View source for एक्सडीआर डीआरएएम

{{Short description|Type of random-access memory}}
{{Refimprove|date=December 2006}}

[[Image:XDRAM.jpg|thumb|एक्सडीआर डीआरएएम।]]एक्सट्रीम डेटा दर [[गतिशील रैंडम-एक्सेस मेमोरी]] एक उच्च-प्रदर्शन गतिशील रैंडम-एक्सेस मेमोरी अंतराफलक है यह [[आरडीआरएएम]] पर आधारित है और इसका उत्तराधिकारी है तथा प्रतिस्पर्धी तकनीकों में [[DDR2 SDRAM|डी डी आर टू एस डी आरएएम]] और [[GDDR4 SDRAM|जी डी डी आर फोर एस डी आरएएम]] सम्मिलित हैं।

== अवलोकन ==
एक्सट्रीम डेटा दर को छोटे उच्च-बैंड चौड़ाई उपभोक्ता प्रणालियों तथा उच्च-प्रदर्शन मेमोरी अनुप्रयोगों और उच्च-अंत वाले [[ ग्राफ़िक्स प्रोसेसिंग युनिट |ग्राफ़िक्स प्रोसेसिंग युनिट]] में प्रभावी होने के लिए डिज़ाइन किया गया था यह असामान्य रूप से उच्च विलंबता समस्याओं को समाप्त करता है जो आरडीआरएएम के शुरुआती रूपों से ग्रस्त हैं इसके अलावा एक्सडीआर डीआरएएम में प्रति-पिन बैंड चौड़ाई पर भारी जोर दिया गया है जो प्रिंटेड सर्किट बोर्ड उत्पादन पर लागत नियंत्रण को आगे बढ़ा सकता है ऐसा इसलिए है क्योंकि समान मात्रा में बैंड चौड़ाई के लिए कम लेन की आवश्यकता होती है एक्सट्रीम डेटा दर का उपयोग [[Sony|सोनी]] द्वारा [[PlayStation 3|प्ले स्टेशन 3]] आश्वासन में किया जाता है।<ref>[http://www.anandtech.com/cpuchipsets/showdoc.aspx?i=2341 AnandTech: Rambus in Cell Processors and Intel's Dual Core Announcements<!-- Bot generated title -->]</ref>


== तकनीकी विनिर्देश ==

=== प्रदर्शन ===
* 400 मेगाहर्ट्ज पर आरंभिक क्लॉक रेट।
* {{visible anchor|Octal data rate}} (ODR): आठ बिट प्रति घड़ी चक्र प्रति लेन।
* प्रत्येक चिप 900 MHz (7.2 GHz प्रभावी) पर 230.4 [[ gigabit ]]/सेकंड (28.8 [[गीगाबाइट]]/सेकंड) तक प्रदान करते हुए 8, 16, या 32 प्रोग्राम करने योग्य लेन प्रदान करती है।<ref>[http://vr-zone.com/articles/elpida-produces-world-s-fastest-7.2ghz-xdr-dram/6471.html?doc=6471 Elpida Produces World's Fastest 7.2GHz XDR DRAM]</ref>


=== सुविधाएँ ===
* द्वि-दिशात्मक [[विभेदक संकेतन]] रामबस संकेतन स्तर (DRSL)
** यह डिफरेंशियल [[ खुला कलेक्टर ]] | ओपन-कलेक्टर ड्राइवर, वोल्टेज स्विंग 0.2V का उपयोग करता है। यह [[ कम वोल्टेज अंतर सिग्नलिंग ]] के समान नहीं है।
* प्रोग्राम करने योग्य ऑन-चिप समाप्ति
* अनुकूली प्रतिबाधा मिलान
* आठ बैंक मेमोरी आर्किटेक्चर
* पूर्ण बैंडविड्थ पर चार बैंक-इंटरलीव्ड लेनदेन तक
* पॉइंट-टू-पॉइंट डेटा इंटरकनेक्ट
* चिप पैमाने पैकेज पैकेजिंग
* गतिशील अनुरोध शेड्यूलिंग
* अधिकतम दक्षता के लिए जल्दी-पढ़ने-बाद-लिखने का समर्थन
* जीरो ओवरहेड रिफ्रेश

=== बिजली की आवश्यकता ===
* 1.8 वी आईसी बिजली आपूर्ति पिन
* प्रोग्रामेबल अल्ट्रा-लो-वोल्टेज DRSL 200 mV स्विंग
* लो-पावर [[चरण बंद लूप]] / [[देरी से बंद पाश]] डिजाइन
* पावर-डाउन सेल्फ-रिफ्रेश सपोर्ट
* गतिशील घड़ी गेटिंग के साथ गतिशील डेटा चौड़ाई समर्थन
* प्रति-पिन I/O पावर-डाउन
* उप पृष्ठ सक्रियण समर्थन

=== सिस्टम डिजाइन में आसानी ===
* प्रति-बिट [https://web.archive.org/web/20101225105048/http://www.rambus.com/us/technology/innovations/detail/flexphase_timing.html FlexPhase] सर्किट 2.5 पीएस रिज़ॉल्यूशन की भरपाई करते हैं
* XDR इंटरकनेक्ट न्यूनतम पिन काउंट का उपयोग करता है

=== विलंबता ===
* 1.25/2.0/2.5/3.33 एनएस अनुरोध पैकेट

== प्रोटोकॉल ==
एक XDR RAM चिप के हाई-स्पीड सिग्नल एक डिफरेंशियल क्लॉक इनपुट (मास्टर, CFM/CFMN से क्लॉक), एक 12-बिट [[ सिंगल-एंड सिग्नलिंग ]] | सिंगल-एंडेड रिक्वेस्ट/कमांड बस (RQ11..0), और एक द्विदिश अंतर हैं। डेटा बस 16 बिट चौड़ा तक (DQ15..0/DQN15..0)। अनुरोध बस समानांतर में कई मेमोरी चिप्स से जुड़ी हो सकती है, लेकिन डेटा बस पॉइंट टू पॉइंट है; केवल एक RAM चिप इससे जुड़ी हो सकती है। एक निश्चित-चौड़ाई मेमोरी नियंत्रक के साथ विभिन्न मात्रा में मेमोरी का समर्थन करने के लिए, चिप्स में प्रोग्राम करने योग्य इंटरफ़ेस चौड़ाई होती है। एक 32-बिट-चौड़ा DRAM नियंत्रक 2 16-बिट चिप्स का समर्थन कर सकता है, या 4 मेमोरी चिप्स से जुड़ा हो सकता है, जिनमें से प्रत्येक 8 बिट डेटा की आपूर्ति करता है, या 2-बिट इंटरफेस के साथ कॉन्फ़िगर किए गए 16 चिप्स तक।

इसके अलावा, प्रत्येक चिप में एक कम गति वाली सीरियल बस होती है जिसका उपयोग इसकी क्षमताओं को निर्धारित करने और इसके इंटरफ़ेस को कॉन्फ़िगर करने के लिए किया जाता है। इसमें तीन साझा इनपुट होते हैं: एक रीसेट लाइन (RST), एक सीरियल कमांड इनपुट (CMD) और एक सीरियल क्लॉक (SCK), और सीरियल डेटा इन/आउट लाइन्स (SDI और SDO) जो एक साथ डेज़ी-चेन से जुड़े होते हैं और अंत में कनेक्ट होते हैं। मेमोरी कंट्रोलर पर सिंगल पिन के लिए।

सभी एकल-समाप्त रेखाएँ सक्रिय-निम्न हैं; एक निश्चित संकेत या तार्किक 1 को कम वोल्टेज द्वारा दर्शाया जाता है।

अनुरोध बस घड़ी इनपुट के सापेक्ष [[दुगनी डाटा दर]] पर चलती है। दो लगातार 12-बिट ट्रांसफर (सीएफएम के गिरने वाले किनारे से शुरू) 24-बिट कमांड पैकेट बनाते हैं।

डेटा बस घड़ी की गति से 8 गुना अधिक चलती है; एक 400 MHz घड़ी 3200 MT/s उत्पन्न करती है। सभी डेटा पढ़ता है और लिखता है 16-ट्रांसफर फटने में काम करता है जो 2 घड़ी चक्रों तक चलता है।

अनुरोध पैकेट प्रारूप इस प्रकार हैं:

{|class=wikitable style="text-align:center;"
|+XDR DRAM request packet formats<ref>[http://www.rambus.com/assets/documents/products/dl_0161_v0_8.pdf XDR™ Architecture] {{webarchive |url=https://web.archive.org/web/20110724044154/http://www.rambus.com/assets/documents/products/dl_0161_v0_8.pdf |date=July 24, 2011 }} (Rambus)</ref>
!rowspan=2| Clock<br/>edge ||rowspan=2| Bit
|rowspan=26|
! NOP
|rowspan=26|
!colspan=2| Column read/write
|rowspan=26|
!colspan=2| Calibrate/power-down
|rowspan=26|
!colspan=2| Precharge/refresh
|rowspan=26|
!colspan=2| Row Activate
|rowspan=26|
!colspan=2| Masked write
|-
! Bit || Bit || Description || Bit || Description || Bit || Description || Bit || Description || Bit || Description
|-
| ↓ || RQ11 ||bgcolor=palegreen| 0 ||bgcolor=palegreen| 0 ||rowspan=4| COL opcode ||bgcolor=palegreen| 0 ||rowspan=4| COLX opcode ||bgcolor=palegreen| 0 ||rowspan=4| ROWP opcode ||bgcolor=palegreen| 0 ||rowspan=2| ROWA opcode ||bgcolor=palegreen| 1 || COLM opcode
|-
| ↓ || RQ10 ||bgcolor=palegreen| 0 ||bgcolor=palegreen| 0 ||bgcolor=palegreen| 0 ||bgcolor=palegreen| 0 ||bgcolor=palegreen| 1 || M3 ||rowspan=4| Write mask<br/>low bits
|-
| ↓ || RQ9  ||bgcolor=palegreen| 0 ||bgcolor=palegreen| 0 ||bgcolor=palegreen| 1 ||bgcolor=palegreen| 1 || R9 ||rowspan=3| Row address<br/>high bits || M2
|-
| ↓ || RQ8  ||bgcolor=palegreen| 0 ||bgcolor=palegreen| 1 ||bgcolor=palegreen| 0 ||bgcolor=palegreen| 1 || R10 || M1
|-
| ↓ || RQ7  ||bgcolor=lightgrey| x ||bgcolor=palegreen| WRX || Write/Read bit ||bgcolor=lightgrey| x ||rowspan=4 bgcolor=lightgrey| ''reserved'' || POP1 ||rowspan=2| Precharge delay (0–3) || R11 || M0
|-
| ↓ || RQ6  ||bgcolor=lightgrey| x || C8 ||rowspan=2| Column address<br/>high bits ||bgcolor=lightgrey| x || POP0 ||bgcolor=lightgrey| R12 ||rowspan=4 bgcolor=lightgrey| ''reserved'' || C8 ||rowspan=2| Column address<br/>high bits
|-
| ↓ || RQ5  ||bgcolor=lightgrey| x || C9 ||bgcolor=lightgrey| x ||bgcolor=lightgrey| x ||rowspan=3 bgcolor=lightgrey| ''reserved'' ||bgcolor=lightgrey| R13 || C9
|-
| ↓ || RQ4  ||bgcolor=lightgrey| x ||bgcolor=lightgrey| C10 ||rowspan=2 bgcolor=lightgrey| ''reserved'' ||bgcolor=lightgrey| x ||bgcolor=lightgrey| x ||bgcolor=lightgrey| R14 ||bgcolor=lightgrey| C10 ||rowspan=2 bgcolor=lightgrey| ''reserved''
|-
| ↓ || RQ3  ||bgcolor=lightgrey| x ||bgcolor=lightgrey| C11 ||bgcolor=palegreen| XOP3 ||rowspan=4| Subopcode ||bgcolor=lightgrey| x ||bgcolor=lightgrey| R15 ||bgcolor=lightgrey| C11
|-
| ↓ || RQ2  ||bgcolor=lightgrey| x ||bgcolor=PaleTurquoise| BC2 ||rowspan=3| Bank address ||bgcolor=palegreen| XOP2 ||bgcolor=PaleTurquoise| BP2 ||rowspan=3| Precharge bank ||bgcolor=PaleTurquoise| BA2 ||rowspan=3| Bank address ||bgcolor=PaleTurquoise| BC2 ||rowspan=3| Bank address
|-
| ↓ || RQ1  ||bgcolor=lightgrey| x ||bgcolor=PaleTurquoise| BC1 ||bgcolor=palegreen| XOP1 ||bgcolor=PaleTurquoise| BP1 ||bgcolor=PaleTurquoise| BA1 ||bgcolor=PaleTurquoise| BC1
|-
| ↓ || RQ0  ||bgcolor=lightgrey| x ||bgcolor=PaleTurquoise| BC0 ||bgcolor=palegreen| XOP0 ||bgcolor=PaleTurquoise| BP0 ||bgcolor=PaleTurquoise| BA0 ||bgcolor=PaleTurquoise| BC0
|-
| ↑ || RQ11 ||bgcolor=lightgrey| x || DELC || Command delay (0–1) ||bgcolor=lightgrey| x ||rowspan=12 bgcolor=lightgrey| ''reserved'' || POP2 || Precharge enable || DELA || Command delay (0–1) || M7 ||rowspan=4| Write mask<br/>high bits
|-
| ↑ || RQ10 ||bgcolor=lightgrey| x ||bgcolor=lightgrey| x ||rowspan=3 bgcolor=lightgrey| ''reserved'' ||bgcolor=lightgrey| x ||bgcolor=palegreen| ROP2 ||rowspan=3| Refresh command || R8 ||rowspan=9| Row address<br/>low bits || M6
|-
| ↑ || RQ9  ||bgcolor=lightgrey| x ||bgcolor=lightgrey| x ||bgcolor=lightgrey| x ||bgcolor=palegreen| ROP1 || R7 || M5
|-
| ↑ || RQ8  ||bgcolor=lightgrey| x ||bgcolor=lightgrey| x ||bgcolor=lightgrey| x ||bgcolor=palegreen| ROP0 || R6 || M4
|-
| ↑ || RQ7  ||bgcolor=lightgrey| x || C7 ||rowspan=4| Column address<br/>low bits ||bgcolor=lightgrey| x || DELR1 ||rowspan=2| Refresh delay (0–3) || R5 || C7 ||rowspan=4| Column address<br/>low bits
|-
| ↑ || RQ6  ||bgcolor=lightgrey| x || C6 ||bgcolor=lightgrey| x || DELR0 || R4 || C6
|-
| ↑ || RQ5  ||bgcolor=lightgrey| x || C5 ||bgcolor=lightgrey| x ||bgcolor=lightgrey| x ||rowspan=3 bgcolor=lightgrey| ''reserved'' || R3 || C5
|-
| ↑ || RQ4  ||bgcolor=lightgrey| x || C4 ||bgcolor=lightgrey| x ||bgcolor=lightgrey| x || R2 || C4
|-
| ↑ || RQ3  ||bgcolor=lightgrey| x || SC3 ||rowspan=4| Sub-column address ||bgcolor=lightgrey| x ||bgcolor=lightgrey| x || R1 || SC3 ||rowspan=4| Sub-column address
|-
| ↑ || RQ2  ||bgcolor=lightgrey| x || SC2 ||bgcolor=lightgrey| x ||bgcolor=PaleTurquoise| BR2 ||rowspan=3| Refresh bank || R0 || SC2
|-
| ↑ || RQ1  ||bgcolor=lightgrey| x || SC1 ||bgcolor=lightgrey| x ||bgcolor=PaleTurquoise| BR1 || SR1 ||rowspan=2| Sub-row address || SC1
|-
| ↑ || RQ0  ||bgcolor=lightgrey| x || SC0 ||bgcolor=lightgrey| x ||bgcolor=PaleTurquoise| BR0 || SR0 || SC0
|}
कम से कम समय देने वाली बड़ी संख्या में समय की कमी है जो विभिन्न आदेशों के बीच समाप्त होनी चाहिए (देखें {{section link|Dynamic random-access memory|Memory timing}}); उन्हें भेजने वाले DRAM नियंत्रक को यह सुनिश्चित करना चाहिए कि वे सभी मिले हैं।

कुछ आदेशों में विलंब फ़ील्ड होते हैं; ये दिए गए घड़ी चक्रों की संख्या से उस आदेश के प्रभाव में देरी करते हैं। यह एक ही घड़ी चक्र पर प्रभावी होने के लिए कई आदेशों (विभिन्न बैंकों को) की अनुमति देता है।

=== पंक्ति सक्रिय आदेश ===
यह मानक एसडीआरएएम के सक्रिय कमांड के समान रूप से संचालित होता है, जो बैंक के अर्थ प्रवर्धक सरणी में लोड होने के लिए एक पंक्ति पता निर्दिष्ट करता है। बिजली बचाने के लिए, एक चिप को केवल अर्थ प्रवर्धक सरणी के एक हिस्से को सक्रिय करने के लिए कॉन्फ़िगर किया जा सकता है। इस स्थिति में, SR1..0 बिट पंक्ति के आधे या चौथाई भाग को सक्रिय करने के लिए निर्दिष्ट करते हैं, और निम्नलिखित पठन/लेखन आदेशों के स्तंभ पतों को उस भाग तक सीमित करने की आवश्यकता होती है। (ताज़ा कार्रवाई हमेशा पूर्ण पंक्ति का उपयोग करें।)

=== कमांड पढ़ें/लिखें ===
ये एक मानक एसडीआरएएम के पढ़ने या लिखने के आदेशों के समान रूप से काम करते हैं, एक स्तंभ पता निर्दिष्ट करते हैं। एक राइट कमांड (आमतौर पर 3) के बाद कुछ चक्रों में चिप को डेटा प्रदान किया जाता है, और एक रीड कमांड (आमतौर पर 6) के बाद कई चक्रों में चिप द्वारा आउटपुट किया जाता है। एसडीआरएएम के अन्य रूपों की तरह, डीआरएएम नियंत्रक यह सुनिश्चित करने के लिए ज़िम्मेदार है कि डेटा बस एक ही समय में दोनों दिशाओं में उपयोग के लिए निर्धारित नहीं है। डेटा को हमेशा 16-ट्रांसफर बर्स्ट में स्थानांतरित किया जाता है, जो 2 घड़ी चक्रों तक चलता है। इस प्रकार, ×16 डिवाइस के लिए, 256 बिट्स (32 बाइट्स) प्रति बर्स्ट स्थानांतरित किए जाते हैं।

यदि चिप 16 बिट से कम चौड़ी डेटा बस का उपयोग कर रही है, तो डेटा बस में प्रस्तुत किए जाने वाले कॉलम के हिस्से का चयन करने के लिए एक या अधिक उप-कॉलम एड्रेस बिट्स का उपयोग किया जाता है। यदि डेटा बस 8 बिट चौड़ी है, तो SC3 का उपयोग यह पहचानने के लिए किया जाता है कि रीड डेटा का कौन सा आधा भाग एक्सेस करना है; यदि डेटा बस 4 बिट चौड़ी है, तो SC3 और SC2 का उपयोग किया जाता है, आदि।

पारंपरिक एसडीआरएएम के विपरीत, उस क्रम को चुनने का कोई प्रावधान नहीं है जिसमें डेटा एक फट के भीतर आपूर्ति की जाती है। इस प्रकार, महत्वपूर्ण-शब्द-पहले पढ़ना संभव नहीं है।

==== नकाबपोश लेखन आदेश ====
नकाबपोश राइट कमांड सामान्य राइट के समान है, लेकिन कमांड में देरी की अनुमति नहीं है और मास्क बाइट की आपूर्ति की जाती है। यह नियंत्रित करने की अनुमति देता है कि कौन से 8-बिट फ़ील्ड लिखे गए हैं। यह बिटमैप नहीं है जो दर्शाता है कि कौन से बाइट लिखे जाने हैं; यह राइट बर्स्ट में 32 बाइट्स के लिए पर्याप्त नहीं होगा। बल्कि, यह एक बिट पैटर्न है जिसे DRAM कंट्रोलर अलिखित बाइट्स से भरता है। DRAM कंट्रोलर एक ऐसे पैटर्न को खोजने के लिए जिम्मेदार होता है जो अन्य बाइट्स में दिखाई नहीं देता है जिसे लिखा जाना है। क्योंकि 256 संभावित पैटर्न हैं और बर्स्ट में केवल 32 बाइट्स हैं, एक को खोजना आसान है। यहां तक कि जब कई डिवाइस समानांतर में जुड़े होते हैं, तब भी मास्क बाइट हमेशा पाया जा सकता है जब बस अधिकतम 128 बिट चौड़ा हो। (यह प्रति बर्स्ट 256 बाइट्स उत्पन्न करेगा, लेकिन एक मास्क्ड राइट कमांड का उपयोग केवल तभी किया जाता है जब उनमें से कम से कम एक को नहीं लिखा जाना है।)

प्रत्येक बाइट एक विशेष घड़ी चक्र के दौरान एक डेटा लाइन में लगातार 8 बिट्स स्थानांतरित होती है। M0 का मिलान घड़ी चक्र के दौरान स्थानांतरित किए गए पहले डेटा बिट से किया जाता है, और M7 का मिलान अंतिम बिट से किया जाता है।

यह सम्मेलन महत्वपूर्ण-शब्द-पहले पढ़ने के प्रदर्शन में भी हस्तक्षेप करता है; किसी भी शब्द में कम से कम स्थानांतरित किए गए पहले 8 बिट के बिट शामिल होने चाहिए।

=== प्रीचार्ज/रिफ्रेश कमांड ===
यह कमांड पारंपरिक एसडीआरएएम के प्रीचार्ज और रिफ्रेश कमांड के संयोजन के समान है। POPx और BPx बिट्स प्रीचार्ज ऑपरेशन निर्दिष्ट करते हैं, जबकि ROPx, DELRx और BRx बिट्स रीफ्रेश ऑपरेशन निर्दिष्ट करते हैं। प्रत्येक को अलग से सक्षम किया जा सकता है। यदि सक्षम किया गया है, तो प्रत्येक के पास एक अलग आदेश विलंब हो सकता है और उसे एक अलग बैंक को संबोधित किया जाना चाहिए।

प्रीचार्ज आदेश एक समय में केवल एक बैंक को भेजे जा सकते हैं; एक पारंपरिक एसडीआरएएम के विपरीत, सभी बैंकों के आदेश में कोई प्रीचार्ज नहीं है।

रिफ्रेश कमांड भी पारंपरिक एसडीआरएएम से अलग हैं। कोई रिफ्रेश ऑल बैंक कमांड नहीं है, और रिफ्रेश ऑपरेशन को अलग-अलग एक्टिवेट और प्रीचार्ज ऑपरेशंस में विभाजित किया गया है, इसलिए समय मेमोरी कंट्रोलर द्वारा निर्धारित किया जाता है। रिफ्रेश काउंटर को कंट्रोलर द्वारा प्रोग्राम भी किया जा सकता है। संचालन हैं:
* '000: NOPR' कोई रीफ्रेश ऑपरेशन न करें
* '001: आरईएफपी' रीफ्रेश प्रीचार्ज; चयनित बैंक पर रीफ्रेश ऑपरेशन समाप्त करें।
* '010: REFA' ताज़ा सक्रिय करें; आरईएफएच/एम/एल रजिस्टर और चयनित बैंक द्वारा रीफ्रेश के लिए चयनित पंक्ति को सक्रिय करें।
* '011: REFI' ताज़ा करें और बढ़ाएँ; आरईएफए के लिए, लेकिन आरईएफएच/एम/एल रजिस्टर में भी वृद्धि करें।
* '100: LRR0' लोड रिफ्रेश रजिस्टर कम; RQ7–0 को रिफ्रेश काउंटर REFL के निचले 8 बिट्स में कॉपी करें। कोई आदेश विलंब नहीं।
* '101: LRR1' लोड ताज़ा रजिस्टर मध्य; RQ7–0 को रिफ्रेश काउंटर REFM के मध्य 8 बिट्स में कॉपी करें। कोई आदेश विलंब नहीं।
* '110: LRR2' लोड रिफ्रेश रजिस्टर हाई; RQ7–0 को रिफ्रेश काउंटर REFH के उच्च 8 बिट्स में कॉपी करें (यदि लागू किया गया हो)। कोई आदेश विलंब नहीं।
* '111' आरक्षित

=== कैलिब्रेट/पावरडाउन कमांड ===
यह कमांड कई तरह के विविध कार्य करता है, जैसा कि XOPx फ़ील्ड द्वारा निर्धारित किया गया है। हालांकि 16 संभावनाएं हैं, वास्तव में केवल 4 का उपयोग किया जाता है। तीन उप-आदेश आउटपुट ड्राइवर अंशांकन शुरू और बंद करते हैं (जो समय-समय पर, प्रत्येक 100 एमएस में किया जाना चाहिए)।

चौथा उप-आदेश चिप को पावर-डाउन मोड में रखता है। इस मोड में, यह आंतरिक रीफ्रेश करता है और हाई-स्पीड डेटा लाइनों को अनदेखा करता है। इसे कम गति वाली सीरियल बस का उपयोग करके जगाया जाना चाहिए।

== लो-स्पीड सीरियल बस ==
XDR DRAMs को कम गति वाली सीरियल बस का उपयोग करके जांचा और कॉन्फ़िगर किया जाता है। RST, SCK, और CMD सिग्नल नियंत्रक द्वारा समानांतर में प्रत्येक चिप पर संचालित होते हैं। SDI और SDO लाइनें एक साथ डेज़ी-श्रृंखलाबद्ध हैं, जिसमें अंतिम SDO आउटपुट नियंत्रक से जुड़ा है, और पहला SDI इनपुट उच्च (तर्क 0) जुड़ा हुआ है।

रीसेट करने पर, प्रत्येक चिप अपने एसडीओ पिन को कम (1) चलाती है। जब रीसेट जारी किया जाता है, तो चिप्स को SCK दालों की एक श्रृंखला भेजी जाती है। प्रत्येक चिप अपने SDI इनपुट को उच्च (0) देखने के बाद अपने SDO आउटपुट को उच्च (0) एक चक्र में चलाती है। इसके अलावा, यह उन चक्रों की संख्या की गणना करता है जो रीसेट जारी करने और इसके एसडीआई इनपुट को उच्च देखने के बीच समाप्त हो जाते हैं, और एक आंतरिक चिप आईडी रजिस्टर में गिनती करने वाली प्रतियां। सीएमडी लाइन पर नियंत्रक द्वारा भेजे गए आदेशों में एक पता शामिल होता है जो चिप आईडी फ़ील्ड से मेल खाना चाहिए।

=== आदेशों की सामान्य संरचना ===
प्रत्येक आदेश 8-बिट पते का उपयोग करके या तो 8-बिट रजिस्टर को पढ़ता या लिखता है। यह 256 रजिस्टरों तक की अनुमति देता है, लेकिन वर्तमान में केवल 1-31 की सीमा निर्दिष्ट है।

आम तौर पर, सीएमडी लाइन को उच्च छोड़ दिया जाता है (तर्क 0) और एससीके दालों का कोई प्रभाव नहीं पड़ता है। आदेश भेजने के लिए, सीएमडी लाइनों पर 32 बिट्स का अनुक्रम देखा जाता है:

* 4 बिट्स <code>1100</code>, कमांड स्टार्ट सिग्नल।
* एक पढ़ने/लिखने वाला बिट। यदि 0, यह एक पठन है, यदि 1 यह एक लेखन है।
* एक एकल/प्रसारण बिट। यदि 0, केवल मेल खाने वाली आईडी वाला डिवाइस चुना गया है। यदि 1, सभी डिवाइस कमांड निष्पादित करते हैं।
* सीरियल डिवाइस आईडी के 6 बिट। डिवाइस रीसेट पर डिवाइस आईडी स्वचालित रूप से असाइन की जाती हैं, 0 से शुरू होती हैं।
* रजिस्टर पते के 8 बिट
* 0 का एक बिट। यह पढ़ने के अनुरोधों को संसाधित करने के लिए समय प्रदान करता है, और पढ़ने के मामले में एसडीओ आउटपुट को सक्षम करता है,
* 8 बिट डेटा। यदि यह एक रीड कमांड है, तो प्रदान की गई बिट्स 0 होनी चाहिए, और रजिस्टर का मान चयनित चिप के एसडीओ पिन पर प्रदर्शित होता है। सभी गैर-चयनित चिप्स अपने एसडीआई इनपुट को अपने एसडीओ आउटपुट से जोड़ते हैं, इसलिए नियंत्रक मान देखेगा।
* 0 का एक बिट। यह कमांड को समाप्त करता है और एसडीओ आउटपुट को अक्षम करने के लिए समय प्रदान करता है।

== यह भी देखें ==
* आरडीआरएएम
* [[एक्सडीआर2 घूंट]]
* [[डिवाइस बैंडविड्थ की सूची]]

==संदर्भ==
{{reflist}}


== बाहरी संबंध ==
*[http://www.rambus.com/us/products/xdr_xdr2/index.html Rambus XDR Product Page]
*[https://web.archive.org/web/20060717124505/http://www.rambus.com/us/products/flex_io/index.html Rambus FlexIO CPU Inte], 
*rface [https://web.archive.org/web/20060717124505/http://www.rambus.com/us/products/flex_io/index.html provides XDR Interface]
*[http://www.qimonda.com/graphics-ram/XDR/index.html Qimonda XDR(TM) DRAM product]

{{DRAM}}
[[Category: एसडीआरएएम]] 



[[Category: Machine Translated Page]]
[[Category:Created On 31/05/2023]]