View source for चार्ज ट्रैप फ्लैश

{{short description|Semiconductor memory technology}}
'''चार्ज ट्रैप फ्लैश''' (सीटीएफ) [[सेमीकंडक्टर मेमोरी|अर्धचालक मेमोरी]] विधि होती है, जिसका उपयोग गैर-वाष्पशील मेमोरी एवं गैर-वाष्पशील एन.ओ.आर. और एनएएनडी [[फ्लैश मेमोरी]] बनाने में किया जाता है। यह [[फ्लोटिंग-गेट MOSFET|फ्लोटिंग-गेट मोसफेट]] कंप्यूटर मेमोरी का प्रकार होता है, किन्तु परंपरागत फ्लोटिंग-गेट तकनीकी से भिन्न होता है, जिसमें यह फ्लोटिंग-गेट संरचना के डॉप्ड [[पॉलीक्रिस्टलाइन सिलिकॉन]] की अतिरिक्त इलेक्ट्रॉनों को स्टोर करने के लिए [[सिलिकॉन नाइट्राइड]] फिल्म का उपयोग करता है। इस प्रकार यह दृष्टिकोण [[स्मृति|मेमोरी]] निर्माताओं को विनिर्माण लागत को पांच विधियों से कम करने की अनुमति देता है।
# चार्ज स्टोरेज नोड बनाने के लिए कम प्रक्रिया चरणों की आवश्यकता होती है।
# छोटी प्रक्रिया ज्यामिति का उपयोग किया जा सकता है (इसलिए चिप के आकार और लागत को कम करना)
# एकाधिक बिट्स को फ्लैश मेमोरी सेल पर संग्रहीत किया जा सकता है।
# उत्तम विश्वसनीयता
# टनल ऑक्साइड परत में बिंदु दोष के लिए चार्ज ट्रैप कम संवेदनशील होने के कारण उच्च उपज

जबकि चार्ज-ट्रैपिंग अवधारणा पहले के समीप होती थी, चूँकि सन्न 2002 तक यह नहीं होता था कि [[AMD|एएमडी]] और [[Fujitsu|फ़ुजीत्सु]] ने उच्च-मात्रा चार्ज-ट्रैपिंग फ्लैश मेमोरी का उत्पादन किया था। उन्होंने जीएल नॉर फ्लैश मेमोरी समूह के प्रारंभ के साथ चार्ज-ट्रैपिंग फ्लैश मेमोरी का व्यावसायिक उत्पादन प्रारंभ किया था। वही व्यवसाय, जो अब संचार नाम के अनुसार कार्य कर रहा है, इसने उस समय से उच्च मात्रा में चार्ज ट्रैपिंग उपकरणों का उत्पादन किया है। इस प्रकार सन्न 2008 के $2.5 बिलियन के नॉर फ़्लैश बाज़ार में चार्ज ट्रैपिंग फ़्लैश का भाग 30% था। अतः [[सैफुन सेमीकंडक्टर|सैफुन अर्धचालक]], जिन्होंने अनेक कंपनियों को बड़े चार्ज ट्रैपिंग तकनीकी पोर्टफोलियो का लाइसेंस दिया था, जिसको मार्च सन्न 2008 में संचार द्वारा अधिग्रहित किया गया था। सन्न 2000 के दशक के अंत से, सीटीएफ [[ तोशीबा |तोशीबा]] और [[सैमसंग इलेक्ट्रॉनिक्स]] द्वारा विकसित 3D [[V-NAND|V-एनएएनडी]] फ्लैश मेमोरी का प्रमुख घटक बन गया था।

== उत्पत्ति ==
सामान्यतः मूल [[MOSFET|मोसफेट]] (मेटल-ऑक्साइड-अर्धचालक क्षेत्र-प्रभाव ट्रांजिस्टर या एमओएस ट्रांजिस्टर) का आविष्कार सन्न 1959 में [[बेल लैब्स]] में मिस्र के इंजीनियर मोहम्मद एम. अटाला और कोरियाई इंजीनियर डावन कहंग द्वारा किया गया था और सन्न 1960 में प्रदर्शित किया गया था।<ref name="computerhistory">{{cite journal|url=https://www.computerhistory.org/siliconengine/metal-oxide-semiconductor-mos-transistor-demonstrated/|title=1960 - Metal Oxide Semiconductor (MOS) Transistor Demonstrated|journal=The Silicon Engine|publisher=[[Computer History Museum]]}}</ref> इस प्रकार कहंग ने बेल लैब्स में [[साइमन मिन बुध]] के साथ [[ चल-गेट |चल-गेट]] मोसफेट का आविष्कार किया था और उन्होंने सन्न 1967 में फ्लोटिंग-गेट (एफजी) [[मेमोरी सेल (कंप्यूटिंग)]] के रूप में इसके उपयोग का प्रस्ताव रखा था।<ref>{{cite journal |last1=Kahng |first1=Dawon |author1-link=Dawon Kahng |last2=Sze |first2=Simon Min |author2-link=Simon Sze |title=एक फ्लोटिंग गेट और मेमोरी उपकरणों के लिए इसका अनुप्रयोग|journal=[[The Bell System Technical Journal]] |date=July{{ndash}}August 1967 |volume=46 |issue=6 |pages=1288–1295 |doi=10.1002/j.1538-7305.1967.tb01738.x|bibcode=1967ITED...14Q.629K }}</ref> चूँकि फ्लोटिंग-गेट मोसफेट में इंजेक्शन और चार्ज के भंडारण के आधार पर यह गैर-वाष्पशील मेमोरी का प्रथम रूप होता था,<ref name="Ioannou">{{cite book |last1=Ioannou-Soufleridis |first1=V. |last2=Dimitrakis |first2=Panagiotis |last3=Normand |first3=Pascal |chapter=Chapter 3: Charge-Trap Memories with Ion Beam Modified ONO Stracks |title=Charge-Trapping Non-Volatile Memories: Volume 1 – Basic and Advanced Devices |date=2015 |publisher=Springer |isbn=9783319152905 |pages=65–102 (65) |chapter-url=https://books.google.com/books?id=7vFUCgAAQBAJ&pg=PA65}}</ref> जो पश्चात् में [[EPROM|ईपीरोम]] (इरेसेबल [[ प्रोग्राम करने योग्य रीड-ओनली मेमोरी |प्रोग्राम करने योग्य रीड-ओनली मेमोरी]] ), [[EEPROM|इइपीआरओएम]] (इलेक्ट्रिकली इरेजेबल पीरॉम) और फ्लैश मेमोरी तकनीकी का आधार बन गया था।<ref name="economist">{{cite news |title=पैन में सिर्फ एक फ्लैश नहीं|url=https://www.economist.com/technology-quarterly/2006/03/11/not-just-a-flash-in-the-pan |newspaper=[[The Economist]] |date=March 11, 2006 |accessdate=10 September 2019}}</ref>

चार्ज-ट्रैपिंग अवधारणा को प्रथम बार सन्न 1967 में जॉन सेडन और टिंग एल चू द्वारा प्रस्तुत किया गया था।

सन्न 1967 के अंत में, एचए के नेतृत्व में [[स्पेरी कॉर्पोरेशन]] अनुसंधान दल रिचर्ड वेगेनर ने मेटल-नाइट्राइड-ऑक्साइड-अर्धचालक ट्रांजिस्टर (एमएनओएस ट्रांजिस्टर) का आविष्कार किया था,<ref>{{cite conference|last1=Wegener|first1=H. A. R.|last2=Lincoln|first2=A. J.|last3=Pao|first3=H. C.|last4=O'Connell|first4=M. R.|last5=Oleksiak|first5=R. E.|last6=Lawrence|first6=H.|title=वेरिएबल थ्रेसहोल्ड ट्रांजिस्टर, एक नया विद्युत-परिवर्तनीय, गैर-विनाशकारी रीड-ओनली स्टोरेज डिवाइस|conference=1967 International Electron Devices Meeting|date=October 1967|volume=13|pages=70|doi=10.1109/IEDM.1967.187833}}</ref> इस प्रकार का मोसफेट जिसमें [[ऑक्साइड]] परत को [[नाइट्राइड]] और ऑक्साइड की दोहरी परत से परिवर्तित कर दिया जाता है।<ref>{{cite book |last1=Brodie |first1=Ivor |last2=Muray |first2=Julius J. |title=माइक्रोफैब्रिकेशन का भौतिकी|date=2013 |publisher=[[Springer Science & Business Media]] |isbn=9781489921604 |page=74 |url=https://books.google.com/books?id=GQYHCAAAQBAJ&pg=PA74}}</ref> फ्लोटिंग गेट के अतिरिक्त नाइट्राइड को ट्रैपिंग लेयर के रूप में उपयोग किया गया था, किन्तु इसका उपयोग सीमित होता था जिससे कि इसे फ्लोटिंग गेट से हीन माना जाता था।<ref>{{cite book |last1=Prall |first1=Kirk |last2=Ramaswamy |first2=Nirmal |last3=Goda |first3=Akira |chapter=Chapter 2: A Synopsis on the State of the Art of NAND Memories |title=Charge-Trapping Non-Volatile Memories: Volume 1 – Basic and Advanced Devices |date=2015 |publisher=Springer |isbn=9783319152905 |pages=37–64 (39) |chapter-url=https://books.google.com/books?id=7vFUCgAAQBAJ&pg=PA39}}</ref> एमएनओएस ट्रांजिस्टर डिवाइस को गेट और चैनल के मध्य 50-वोल्ट फॉरवर्ड या रिवर्स बायस के आवेदन के माध्यम से प्रोग्राम किया जा सकता है, जो ट्रांजिस्टर के थ्रेशोल्ड वोल्टेज को प्रभावित करता है।

सन्न 1960 के दशक के अंत में एमएनओएस उपकरणों के साथ चार्ज ट्रैप (सीटी) मेमोरी प्रस्तुत की गई थी। इसमें फ़्लोटिंग-गेट (एफजी) मेमोरी के समान डिवाइस संरचना और ऑपरेटिंग सिद्धांत होते थे, किन्तु मुख्य अंतर यह होता है कि शुल्क एफजी मेमोरी में संचालन सामग्री (सामान्यतः डोप्ड [[पॉलीसिलिकॉन]] परत) में संग्रहीत होते हैं, जबकि सीटी मेमोरी स्थानीयकृत में संग्रहीत चार्ज करती है। अतः [[ढांकता हुआ]] परत (सामान्यतः सिलिकॉन नाइट्राइड से बना) का आंतरिक जाल होता है।<ref name="Ioannou" />
=== चार्ज ट्रैप इइपीआरओएम ===
सन्न 1974 तक, चार्ज ट्रैप विधि का उपयोग विद्युत रूप से मिटाने योग्य प्रोग्रामेबल रीड-ओनली मेमोरी (इइपीआरओएम) में भंडारण तंत्र के रूप में किया गया था और यह मानक फ्लोटिंग-गेट मोसफेट विधि का विकल्प  होता था।<ref>{{cite journal|last1=Tarui|first1=Yasuo|last2=Nagai|first2=Kiyoko|last3=Hayashi|first3=Yutaka|title=नॉनवॉलेटाइल सेमीकंडक्टर मेमोरी|journal=Oyobuturi|date=1974-07-19|volume=43|issue=10|pages=990{{endash}}1002|doi=10.11470/oubutsu1932.43.990|url=https://www.jstage.jst.go.jp/article/oubutsu1932/43/10/43_10_990/_pdf/-char/en.pdf|issn=2188-2290|url-status=live|archiveurl=https://web.archive.org/web/20180312205219/https://www.jstage.jst.go.jp/article/oubutsu1932/43/10/43_10_990/_pdf/-char/en.pdf|archivedate=2018-03-12}}</ref> सन्न 1977 में, पी.सी.वाई. चेन ऑफ [[ फेयरचाइल्ड कैमरा और इंस्ट्रूमेंट |फेयरचाइल्ड कैमरा और इंस्ट्रूमेंट]] ने पेपर प्रकाशित किया था<ref>{{cite journal|last1=Chen|first1=P. C. Y.|title=थ्रेसहोल्ड-परिवर्तनीय सी-गेट एमओएस डिवाइस|journal=IEEE Transactions on Electron Devices|date=1977|volume=24|issue=5|pages=584–586|doi=10.1109/T-ED.1977.18783|bibcode=1977ITED...24..584C|s2cid=25586393|issn=0018-9383}}</ref> और [[SONOS]] के आविष्कार का विवरण, मोसफेट विधि जिसमें अधिक कम मांग वाला कार्यक्रम होता है और शर्तों को मिटा देता है और भंडारण को लंबे समय तक चार्ज करता है। इस सुधार के कारण सन्न 1980 के दशक में चार्ज-ट्रैपिंग SONOS पर आधारित इइपीआरओएम उपकरणों का निर्माण हुआ था।

=== चार्ज ट्रैप फ्लैश प्रयोग ===
सामान्यतः सन्न 1991 में, एन. कोडामा, के.ओयामा और हीरोकी शिराई सहित जापानी [[NEC|एनईसी]] शोधकर्ताओं ने प्रकार की फ्लैश मेमोरी विकसित की जिसमें चार्ज ट्रैप विधि सम्मिलित होती थी।<ref>{{cite journal |last1=Kodama |first1=N. |last2=Oyama |first2=K. |last3=Shirai |first3=H. |last4=Saitoh |first4=K. |last5=Okazawa |first5=T. |last6=Hokari |first6=Y. |title=A symmetrical side wall (SSW)-DSA cell for a 64 Mbit flash memory |journal=International Electron Devices Meeting 1991 [Technical Digest] |date=December 1991 |pages=303–306 |doi=10.1109/IEDM.1991.235443|isbn=0-7803-0243-5 |s2cid=111203629 }}</ref> सन्न 1998 में, सैफुन अर्धचालक (पश्चात् में स्पानसन द्वारा अधिग्रहित) के इजरायली इंजीनियर बोअज़ ईटन ने [[पेटेंट]] कराया था<ref>{{cite web|last=Eitan|first=Boaz|title=US Patent 5,768,192: Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping|url=http://patft.uspto.gov/netacgi/nph-Parser?Sect1=PTO1&Sect2=HITOFF&d=PALL&p=1&u=%2Fnetahtml%2FPTO%2Fsrchnum.htm&r=1&f=G&l=50&s1=5,768,192.PN.&OS=PN/5,768,192&RS=PN/5,768,192|publisher=US Patent & Trademark Office|accessdate=22 May 2012}}</ref> और एन.आर.ओ.एम नाम की फ्लैश मेमोरी विधि जिसने पारंपरिक फ्लैश मेमोरी डिजाइनों में उपयोग किए जाने वाले [[फ्लोटिंग गेट]] को परिवर्तित करने के लिए चार्ज ट्रैपिंग लेयर का लाभ उठाया जाता है। इस पेटेंट में दो महत्वपूर्ण नवाचार दिखाई देते हैं। इस प्रकार सेल के ड्रेन/स्रोत टर्मिनलों के करीब इंजेक्ट किए गए ऋणात्मक और धनात्मक चार्ज का स्थानीयकरण, और चार्ज ट्रैप के दोनों छोर पर सेल के संग्रहीत डेटा का पता लगाने के लिए रिवर्स रीड कॉन्सेप्ट का उपयोग करता है। इन दो नए विचारों ने उच्च साइकलिंग को सक्षम किया और इस प्रकार 30 साल पूर्व चार्ज ट्रैपिंग अवधारणा का आविष्कार होने के पश्चात् पहली बार विश्वसनीय चार्ज ट्रैप फ्लैश उत्पादों का उत्पादन करने की अनुमति दी थी। इसके अतिरिक्त, इन अवधारणाओं का उपयोग करके प्रति सेल दो भिन्न-भिन्न भौतिक बिट्स बनाना संभव होता है, अतः प्रति सेल संग्रहीत डेटा की क्षमता को दोगुना करना होता है।

सन्न 2000 में, रिचर्ड एम. फास्टो, मिस्र के इंजीनियर खालिद जेड अहमद और जॉर्डन के इंजीनियर समीर हद्दाद (जो पश्चात् में संचार में सम्मिलित हो गए) के नेतृत्व में उन्नत माइक्रो डिवाइसेस (एएमडी) अनुसंधान दल ने एन.ओ.आर. फ्लैश मेमोरी सेल (कंप्यूटिंग) के लिए चार्ज ट्रैप तंत्र का प्रदर्शन किया था।<ref>{{cite journal |last1=Fastow |first1=Richard M. |last2=Ahmed |first2=Khaled Z. |last3=Haddad |first3=Sameer |display-authors=etal |title=NOR फ्लैश सेल में बेक प्रेरित चार्ज गेन|journal=IEEE Electron Device Letters |date=April 2000 |volume=21 |issue=4 |pages=184–186 |doi=10.1109/55.830976 |bibcode=2000IEDL...21..184F |s2cid=24724751 |url=https://www.researchgate.net/publication/3253902}}</ref> सन्न 2002 में एएमडी और फ़ुजीत्सु में इन नवाचारों में और सुधार किया गया (और पश्चात् में स्पैन्शन द्वारा), और पहले इन कंपनियों द्वारा "मिररबिट फ्लैश मेमोरी" कहे जाने वाले मात्रा उत्पादन में डाला गया था।

===स्पैन्शन मिररबिट फ्लैश मेमोरी===
सन्न 2002 में एएमडी और फ़ुजीत्सु द्वारा चार्ज ट्रैपिंग फ्लैश (सीटीएफ) का व्यावसायीकरण किया गया था।<ref>{{cite news |title=Samsung produces first 3D NAND, aims to boost densities, drive lower cost per GB |url=https://www.extremetech.com/computing/163221-samsung-produces-first-3d-nand-aims-to-boost-densities-drive-lower-cost-per-gb |accessdate=4 July 2019 |work=[[ExtremeTech]] |date=August 6, 2013}}</ref> उस वर्ष, एएमडी (डिवीजन में पश्चात् में संचार के रूप में भिन्न हो गया था) ने नई फ्लैश मेमोरी विधि की घोषणा की जिसे मिररबिट कहा जाता है।<ref>{{cite magazine|last1=Lammers|first1=David|title=एएमडी ने मिररबिट को इंटेल स्ट्रैटाफ्लैश के खिलाफ खड़ा किया|url=http://www.eetimes.com/document.asp?doc_id=1205457|magazine=EE Times|date=13 May 2016}}</ref> इस प्रकार फैलाव ने इस उत्पाद का उपयोग विनिर्माण लागत को कम करने और एन.ओ.आर. फ्लैश मेमोरी की घनत्व सीमा को पारंपरिक एन.ओ.आर. फ्लैश से आगे बढ़ाने और [[इंटेल]] द्वारा निर्मित बहु-स्तरीय सेल एन.ओ.आर. फ्लैश की लागत से मेल खाने के लिए किया था।

[[File:Fig 1 - MirrorBit.jpg|thumb|संचार मिररबिट सेल]]मिररबिट सेल चार्ज ट्रैपिंग लेयर का उपयोग न केवल पारंपरिक फ्लोटिंग गेट के विकल्प के रूप में करता है, बल्कि यह चार्ज स्टोरेज नाइट्राइड की गैर-संवाहक प्रकृति का भी लाभ उठाता है, जिससे कि दो बिट्स को ही मेमोरी सेल साझा करने की अनुमति मिल सकती है। इस प्रकार चित्र 1 में दिखाया गया है कि बिट्स सेल के विपरीत छोर पर रहते हैं और चैनल के माध्यम से विभिन्न दिशाओं में धारा चलाकर पढ़ा जा सकता है।

सेल पर चार बिट्स रखने के लिए बहुस्तरीय सेल प्रौद्योगिकी के साथ इस दृष्टिकोण को संयोजित करने के लिए उत्पादों को सफलतापूर्वक बनाया गया है।<ref>{{cite web|title=Press release "Spansion Unveils First Family of MirrorBit® Quad Solutions for Content Delivery"|url=http://investor.spansion.com/phoenix.zhtml?c=189782&p=irol-newsArticle&ID=1408527&highlight=|publisher=Spansion, Incorporated|accessdate=22 May 2012|url-status=dead|archiveurl=https://archive.today/20120712173815/http://investor.spansion.com/phoenix.zhtml?c=189782&p=irol-newsArticle&ID=1408527&highlight=|archivedate=12 July 2012}}</ref>
== चार्ज ट्रैपिंग ऑपरेशन ==
फ्लोटिंग गेट मेमोरी सेल की भांति, चार्ज ट्रैपिंग सेल ट्रांजिस्टर के थ्रेशोल्ड वोल्टेज को परिवर्तित करने के लिए कंट्रोल गेट और चैनल के मध्य चर चार्ज का उपयोग करता है। इस चार्ज को संशोधित करने के तंत्र फ्लोटिंग गेट और चार्ज ट्रैप के मध्य अपेक्षाकृत समान हैं और रीड क्रियाविधि भी अधिक समान होती हैं।

=== चार्ज ट्रैपिंग बनाम फ्लोटिंग गेट क्रियाविधि ===
चार्ज ट्रैपिंग फ्लैश में, इलेक्ट्रॉनों को ट्रैपिंग परत में संग्रहीत किया जाता है, जैसे वह मानक फ्लैश मेमोरी, इइपीआरओएम या ईपीरॉम में फ्लोटिंग गेट में संग्रहीत होते हैं। इस प्रकार मुख्य अंतर यह है कि चार्ज ट्रैपिंग लेयर विसंवाहक होती है, जबकि फ्लोटिंग गेट संवाहक होता है।

फ्लैश मेमोरी में उच्च लेखन भार टनल ऑक्साइड परत पर तनाव का कारण बनता है, जो क्रिस्टल जाली में छोटे व्यवधान उत्पन्न करता है जिसे ऑक्साइड दोष कहा जाता है। यदि बड़ी संख्या में इस प्रकार के व्यवधान उत्पन्न होते हैं तब फ्लोटिंग गेट और ट्रांजिस्टर के चैनल के मध्य शॉर्ट सर्किट विकसित हो जाता है और फ्लोटिंग गेट अब चार्ज नहीं रख सकता है। यह फ्लैश घिसाव का मूल कारण होता है (फ्लैश मेमोरी घिसाव देखें), जिसे चिप के "धैर्य" के रूप में निर्दिष्ट किया गया है। इस प्रकार के शॉर्ट सर्किट की घटना को कम करने के लिए, फ्लोटिंग गेट फ्लैश को मोटी टनल ऑक्साइड (~100Å) का उपयोग करके निर्मित किया जाता है, किन्तु जब [[फाउलर-नॉर्डहेम टनलिंग]] का उपयोग किया जाता है तब यह धीमा हो जाता है और डिजाइन को उच्च टनलिंग वोल्टेज का उपयोग करने के लिए प्रेरित करता है, जो चिप के अन्य भागों पर नए बोझ डालता है।

चार्ज ट्रैपिंग सेल इस प्रकार की कठिनाइयों के लिए अपेक्षाकृत प्रतिरक्षित होते है, जिससे कि चार्ज ट्रैपिंग परत विसंवाहक होता है।<ref name="Prince 2006 Slide 12">{{cite journal|last=Prince|first=Betty|title=Evolution of Flash Memories: Nitride Storage and Silicon Nanocrystal|journal=CMOSET Conference Proceedings|year=2006|pages=Slide 12}}</ref> चार्ज फँसाने वाली परत और चैनल के मध्य ऑक्साइड दोष द्वारा बनाया गया शॉर्ट सर्किट के साथ तत्काल संपर्क में केवल इलेक्ट्रॉनों को हटा देता है, अन्य इलेक्ट्रॉनों को ट्रांजिस्टर के थ्रेसहोल्ड वोल्टेज को नियंत्रित करने के लिए जारी रखने के लिए छोड़ देता है। चूंकि शॉर्ट सर्किट चिंता का विषय नहीं होता है, पतली टनल ऑक्साइड परत का उपयोग किया जा सकता है, (50-70Å) जो ट्रैपिंग परत के युग्मन को चैनल में बढ़ाता है और तेज प्रोग्राम गति (स्थानीय फंसे हुए चार्ज के साथ) और कम टनलिंग वोल्टेज के साथ मिटा देता है। इस प्रकार निचले टनलिंग वोल्टेज, बदले में, टनल ऑक्साइड परत पर कम तनाव डालते हैं, जिससे जाली व्यवधान कम होते हैं।

चार्ज ट्रैपिंग सेल का उपयोग करने का अन्य महत्वपूर्ण लाभ यह होता है कि पतली चार्ज ट्रैपिंग परत प्रदर्शन और मापनीयता में सुधार करने के लिए निकटतम कोशिकाओं के मध्य संधारित्र युग्मन को कम करती है।<ref name="Prince 2006 Slide 12"/>
=== चार्ज ट्रैपिंग लेयर पर चार्ज प्राप्त करना ===
चैनल उष्ण इलेक्ट्रॉन (सीएचई) इंजेक्शन तंत्र जिसे [[गर्म वाहक इंजेक्शन|उष्ण वाहक इंजेक्शन]] के रूप में भी जाना जाता है, इसके माध्यम से फ्लोटिंग गेट एनओआर फ्लैश को प्रोग्राम किया जाता है, उसी प्रकार इलेक्ट्रॉनों को चार्ज ट्रैपिंग परत पर ले जाया जाता है। इस प्रकार संक्षेप में, नियंत्रण द्वार के मध्य उच्च वोल्टेज रखा जाता है जबकि स्रोत और नाली पर मध्यम-उच्च वोल्टेज लगाया जाता है जबकि वर्तमान को स्रोत से नाली में प्रेरित किया जाता है। जिन इलेक्ट्रॉनों ने नाली के समीप उच्च-क्षेत्र क्षेत्र के माध्यम से घूमने में पर्याप्त ऊर्जा प्राप्त की है, वह चार्ज ट्रैपिंग परत में इंजेक्ट होने के लिए चैनल से उबलते है जहां वह आराम करने आते हैं।

=== चार्ज ट्रैपिंग लेयर से चार्ज हटाना ===
चार्ज ट्रैपिंग फ्लैश को मिटाने के लिए एनएएनडी और एन.ओ.आर. फ्लैश दोनों में उपयोग किए जाने वाले फाउलर-नॉर्डहेम टनलिंग दृष्टिकोण के विपरीत हॉट होल इंजेक्शन (हॉट-कैरियर इंजेक्शन देखें) के माध्यम से मिटा दिया जाता है। यह प्रक्रिया चार्ज को हटाने के लिए चार्ज ट्रैपिंग लेयर की ओर छिद्रों को स्थानांतरित करने के लिए एफएन में उपयोग किए जाने वाले धारा के अतिरिक्त क्षेत्र का उपयोग करती है।

== मैन्युफैक्चरिंग चार्ज ट्रैपिंग फ्लैश ==
चार्ज ट्रैपिंग फ्लैश कुछ अपवादों के साथ फ्लोटिंग गेट फ्लैश के निर्माण में समान है, जो निर्माण को सरल बनाने के लिए कार्य करता है।

'''फ्लोटिंग गेट से सामग्री अंतर'''

फ्लोटिंग गेट फ्लैश और चार्ज ट्रैपिंग फ्लैश दोनों खड़ी गेट संरचना का उपयोग करते हैं, जिसमें फ्लोटिंग गेट या चार्ज ट्रैपिंग परत चैनल के ठीक ऊपर और नियंत्रण गेट के नीचे होती है। इस प्रकार फ्लोटिंग गेट या चार्ज ट्रैपिंग लेयर को चैनल से टनल ऑक्साइड लेयर और कंट्रोल गेट से गेट ऑक्साइड लेयर द्वारा इंसुलेटेड किया जाता है। अतः भंडारण परत के अपवाद के साथ इन सभी परतों के लिए सामग्री समान होती है, जो फ्लोटिंग गेट संरचना के लिए प्रवाहकीय पॉलीसिलिकॉन होता है और चार्ज ट्रैप के लिए सामान्यतः सिलिकॉन नाइट्राइड होता है।

===सिलिकॉन [[ nanocrystal |नैनोक्रिस्टल]] में फंसने वाले आवेश का संबंध===
[[फ्रीस्केल सेमीकंडक्टर|फ्रीस्केल अर्धचालक]] कुछ इसी प्रकार की विधि का निर्माण करता है, जिसे कंपनी अपने [[ microcontroller |माइक्रोकन्ट्रोलर]] या एमसीयू रेखा में पतली फिल्म स्टोरेज कहती है। इस प्रकार फ्रीस्केल दृष्टिकोण सिलिकॉन ऑक्साइड की गैर-प्रवाहकीय परत में प्रवाहकीय द्वीपों के रूप में सिलिकॉन नैनोक्रिस्टल का उपयोग करता है।

अधिक पारंपरिक सिलिकॉन नाइट्राइड चार्ज ट्रैप की भांति, सेल के पहनने को बढ़ाते हुए, फ्लोटिंग गेट के तरफ से दूसरे तक इलेक्ट्रॉन प्रवाहित नहीं होते हैं।

यह नैनोक्रिस्टल दृष्टिकोण फ्रीस्केल द्वारा मात्रा में निर्मित किया जा रहा है और एसटी माइक्रोइलेक्ट्रॉनिक, फिलिप्स, रेनेसास, सैमसंग, तोशिबा, एटमेल और संचार में सामान्य रूप से चार्ज ट्रैपिंग स्टोरेज का विकास किया जा रहा है।<ref>{{cite journal|last=Prince|first=Betty|title=Evolution of Flash Memories: Nitride Storage and Silicon Nanocrystal|journal=CMOSET Conference Proceedings|year=2006|pages=Slide 13}}</ref>

'''फ्लोटिंग गेट से प्रक्रिया अंतर'''

चूंकि नाइट्राइड चार्ज ट्रैपिंग लेयर गैर प्रवाहकीय होती है, इसलिए इसे पैटर्न बनाने की आवश्यकता नहीं होती है सभी चार्ज ट्रैप पहले से ही दूसरे से विद्युत-रोधित होते हैं। इसका उपयोग विनिर्माण को सरल बनाने के लिए किया जा सकता है।

फ्लोटिंग गेट संरचनाओं को पिछली कुछ प्रक्रिया पीढ़ियों के लिए अधिक विस्तृत गेट डाइलेक्ट्रिक्स की आवश्यकता होती है और आज सामान्यतः ओएनओ (ऑक्साइड-नाइट्राइड-ऑक्साइड) संरचना का उपयोग किया जाता है, जो निर्माण के लिए अधिक जटिल होता है और चार्ज-ट्रैपिंग फ्लैश में अनावश्यक होते है।

नाइट्राइड परत का लाभ यह होता है कि फ्लोटिंग गेट में उपयोग किए जाने वाले पॉलीसिलिकॉन की तुलना में यह उच्च तापमान निर्माण प्रसंस्करण के प्रति कम संवेदनशील होता है। यह चार्ज ट्रैप के ऊपर की परतों के प्रसंस्करण को सरल करता है।

मार्केटिंग ब्रोशर में संचार ने प्रामाणित किया है कि मिररबिट एन.ओ.आर. फ्लैश वेफर की प्रोसेसिंग लागत पारंपरिक फ्लोटिंग गेट वेफर की तुलना में कम है जिससे कि इसमें 10% कम फोटोलिथोग्राफी मुखौटा कदम होते हैं और 40% कम महत्वपूर्ण कदम हैं (जिनके लिए उत्तम संकल्प की आवश्यकता होती है, और इसलिए सबसे महंगा फोटोलिथोग्राफिक उपकरण)।<ref>{{cite journal|last=Cambou|first=Bertrand|title=एक उद्योग को पुनर्परिभाषित करना - एक बदलती दुनिया के लिए स्मृति को बदलना|journal=Spansion Sales Presentation|year=2008}}</ref> Infineon की मार्केटिंग सामग्रियों से पता चला है कि समान फ्लोटिंग गेट उत्पाद के निर्माण की तुलना में चार्ज ट्रैपिंग एनएएनडी फ्लैश बनाने के लिए 15% कम मास्क चरणों की आवश्यकता थी।

== मिररबिट फ्लैश मेमोरी ==
स्पैन्शन का मिररबिट फ्लैश और सैफुन का एनरोम दो फ्लैश मेमोरी हैं जो नाइट्राइड में चार्ज ट्रैपिंग मैकेनिज्म का उपयोग ही सेल पर दो बिट्स को स्टोर करने के लिए चिप की मेमोरी क्षमता को प्रभावी ढंग से दोगुना करते हैं। यह चार्ज ट्रैप लेयर के दोनों ओर चार्ज लगाकर किया जाता है। चार्ज ट्रैप के दोनों ओर पढ़ने के लिए चैनल के माध्यम से आगे और रिवर्स धाराओं का उपयोग करके सेल को पढ़ा जाता है।

=== मिररबिट ऑपरेशन - सेल पर 2 बिट प्राप्त करना ===
[[File:Fig 2 - Hot Electron Programming.JPG|thumb|चित्रा 2. प्रोग्रामिंग इलेक्ट्रॉनों को उष्ण इलेक्ट्रॉन इंजेक्शन के माध्यम से चार्ज ट्रैप में जोड़ता है।]]सीएचई प्रोग्रामिंग (चित्र 2) के समय उष्ण इलेक्ट्रॉनों को चैनल से चैनल के बायस्ड ड्रेन एंड की ओर चार्ज ट्रैपिंग लेयर में इंजेक्ट किया जाता है, किन्तु चैनल के फ्लोटिंग सोर्स एंड से नहीं। ट्रांजिस्टर के स्रोत और नाली को चैनल के छोर से दूसरे छोर पर स्विच करने की अनुमति देकर, चार्ज को इंजेक्ट किया जा सकता है और चैनल के दोनों छोर पर चार्ज ट्रैपिंग परत में संग्रहीत किया जा सकता है।

[[File:Fig 3 - Hot Hole Erase.JPG|thumb|चित्रा 3. मिटाने से उष्ण छेद इंजेक्शन के माध्यम से चार्ज जाल से इलेक्ट्रॉनों को हटा दिया जाता है।]]इसी तरह, चार्ज ट्रैपिंग सेल के छोर को मिटाने वाले क्षेत्र को छोर या चैनल के दूसरे छोर पर रखकर मिटाया जा सकता है, जिससे दूसरे छोर को फ्लोट करने की अनुमति मिलती है जैसा कि चित्र 3 में दिखाया गया है। बैंड-टू-बैंड हॉट होल इरेज़ छेद बनाता है जो स्थानीय रूप से फंसे हुए हैं जिनमें से कुछ चार्ज ट्रैप के उस छोर से चार्ज को हटाने के लिए इलेक्ट्रॉनों के साथ पुनर्संयोजित होते हैं।

=== सेल से 2 बिट्स पढ़ना ===
मिररबिट रीड को बहुत सरलता से स्रोत और ड्रेन संपर्कों को उलट कर किया जाता है। नाली की तरफ से फैला हुआ जंक्शन रिक्तीकरण क्षेत्र चैनल को चार्ज ट्रैपिंग सेल की तरफ चार्ज से ढाल देता है जो नाली के ऊपर होता है। इसका शुद्ध परिणाम यह है कि ड्रेन-साइड चार्ज का चैनल के माध्यम से चलने वाले धारा पर बहुत कम प्रभाव पड़ता है, जबकि सोर्स-साइड चार्ज ट्रांजिस्टर की दहलीज को निर्धारित करता है।

जब स्रोत और नाली को उलट दिया जाता है, तो विपरीत पक्ष का आवेश ट्रांजिस्टर की दहलीज को निर्धारित करता है।

इस प्रकार चार्ज ट्रैपिंग सेल के दोनों छोर पर दो भिन्न-भिन्न चार्ज स्तर सेल के माध्यम से दो भिन्न-भिन्न धाराओं को प्रवाहित करेंगे, जो वर्तमान प्रवाह की दिशा पर निर्भर करता है।

== पश्चात् के घटनाक्रम ==

=== चार्ज ट्रैपिंग  एनएएनडी - सैमसंग और अन्य ===
सैमसंग इलेक्ट्रॉनिक्स ने 2006 में खुलासा किया<ref>{{cite journal|last=Kim|first=Kinam|author2=Choi, Jungdal|title=Future Outlook of NAND Flash Technology for 40nm Node and Beyond|journal=IEEE Nonvolatile Semiconductor Memory Workshop Proceedings|year=2006|pages=9–11}}</ref> चार्ज ट्रैपिंग फ्लैश के उपयोग में इसका शोध उस समय उपयोग में आने वाली प्लानर संरचनाओं के समान सेल संरचनाओं का उपयोग करके एनएएनडी प्रौद्योगिकी के निरंतर स्केलिंग की अनुमति देता है। विधि सोनोस (सिलिकॉन-ऑक्साइड-नाइट्राइड-ऑक्साइड-सिलिकॉन) या मोनोस (मेटल-ओएनओएस) कैपेसिटर संरचना पर निर्भर करती है, जो नाइट्राइड परत में चार्ज ट्रैप में जानकारी संग्रहीत करती है।

सैमसंग ने दो सेल संरचनाओं का खुलासा किया: 40 एनएम के लिए टीएएनओएस (टाइटेनियम, एल्यूमिना, नाइट्राइड, ऑक्साइड, सिलिकॉन), जहां शोधकर्ताओं का मानना था कि उपस्तिथा 3डी कैप संरचना (इस लेख में पश्चात् में विस्तार से वर्णित) का निर्माण नहीं किया जा सकता है, और टीएचएनओएस, जिसमें एल्यूमीनियम ऑक्साइड को अज्ञात [[उच्च-के ढांकता हुआ]] सामग्री से बदल दिया जाएगा। उच्च-के सामग्री से एल्यूमीनियम ऑक्साइड संरचना की तुलना में लंबे समय तक बनाए रखने की उम्मीद थी।

कैप संरचना में पारंपरिक फ्लोटिंग गेट सेल में आसन्न फ़्लोटिंग गेट्स के मध्य अवरोध बनाने के लिए नियंत्रण गेट को बढ़ाया जाता है।

अगले पांच वर्षों में अनेक डिवाइस डिजाइनरों ने इस दृष्टिकोण के साथ 30 एनएम नोड पर एनएएनडी का सफलतापूर्वक उत्पादन करते हुए कैप संरचना को तेजी से सख्त प्रक्रिया ज्यामिति में धकेलने के विधि खोजे।

चार्ज ट्रैपिंग को अभी भी  एनएएनडी फ्लैश के लिए भविष्य की विधि के रूप में देखा जाता है, किन्तु इसे प्लानर कोशिकाओं की तुलना में ऊर्ध्वाधर संरचनाओं के लिए अधिक माना जा रहा है।

==== एनएएनडी को चार्ज ट्रैपिंग विधि की आवश्यकता क्यों है ====
[[File:Fig 4 - Process History.JPG|thumb|चित्र 4. प्रक्रिया समय के साथ सिकुड़ती जाती है।]]एनएएनडी फ्लैश बहुत आक्रामक विधि से स्केलिंग कर रहा है (चित्र 4)। जैसे-जैसे प्रक्रियाएं माइग्रेट होती हैं, कंट्रोल गेट और फ्लोटिंग गेट के इंटरफेस की चौड़ाई सिकुड़ने के वर्ग के अनुपात में सिकुड़ती जाती है, और फ्लोटिंग गेट्स के मध्य की दूरी प्रक्रिया के सिकुड़ने के अनुपात में सिकुड़ती जाती है, किन्तु फ्लोटिंग गेट की मोटाई समान रहती है ( फ्लोटिंग गेट जितना पतला होता है, सेल इलेक्ट्रॉन हानि के प्रति उतना ही कम सहिष्णु होता है)। इसका मतलब यह है कि आसन्न फ़्लोटिंग गेट्स के मध्य युग्मन नियंत्रण गेट और फ़्लोटिंग गेट के मध्य युग्मन से बड़ा हो जाता है, जिससे आसन्न बिट्स के मध्य डेटा भ्रष्टाचार हो जाता है।

जैसे-जैसे प्रक्रियाएं सिकुड़ती रहती हैं, यह तेजी से समस्याग्रस्त होती जाती है। इस कारण आधुनिक  एनएएनडी फ्लैश में नियंत्रण गेट को फ्लोटिंग गेट को कैप करने के लिए पुन: कॉन्फ़िगर किया गया है। कैप संरचना में पारंपरिक फ्लोटिंग गेट सेल में आसन्न फ्लोटिंग गेट्स के मध्य अवरोध बनाने के लिए कंट्रोल गेट को बढ़ाया जाता है (चित्र 5 देखें)। यह फ़्लोटिंग गेट और कंट्रोल गेट के मध्य युग्मन को बढ़ाते हुए आसन्न फ़्लोटिंग गेट में युग्मन को कम करने में कार्य करता है। दोष यह है कि नियंत्रण द्वार चैनल से जुड़ता है, इसलिए इस युग्मन को कम करने के उपाय किए जाने चाहिए।

[[File:Fig 5 - Capped Cells.JPG|thumb|चित्रा 5. आसन्न फ्लोटिंग गेट्स के मध्य संधारित्र युग्मन को कम करने के लिए कैप्ड सेल संरचना।]]2006 में यह माना गया था कि इन उपकरणों के लिए आवश्यक जटिल तीन-परत ओएनओ गेट ऑक्साइड के उत्पादन में कठिनाइयों के कारण उपस्तिथा फ्लोटिंग गेट कैप संरचना को 50 एनएम नोड से छोटी प्रक्रियाओं पर निर्मित नहीं किया जा सकता है।

सैमसंग ने भी घोषणा की<ref>{{cite web|title=Press Release: Samsung Announces First 40-nanometer Device -- 32Gb NAND Flash With Revolutionary Charge Trap Technology|url=http://www.samsung.com/global/business/semiconductor/news-events/press-releases/detail?newsId=4218|publisher=Samsung|accessdate=3 November 2013}}</ref> 2006 के अंत में कि 2008 तक यह इस प्रकार के उपकरण को 40 एनएम प्रोसेस नोड में उत्पादन में डाल देगा, किन्तु इस घोषणा के पश्चात् पांच वर्षों में अनेक डिवाइस डिजाइनरों ने कैप संरचना को तेजी से सख्त प्रक्रिया ज्यामिति में धकेलने के विधि खोजे, सफलतापूर्वक एनएएनडी को नीचे तक उत्पादन किया इस विधि से 20 एनएम नोड।

चार्ज ट्रैपिंग दृष्टिकोण को अभी भी 20 एनएम से छोटी प्रक्रियाओं के लिए एनएएनडी फ्लैश के भविष्य के रूप में देखा जाता है और दोनों प्लानर के साथ-साथ लंबवत 3डी संरचनाओं के लिए विचार किया जा रहा है।

==== यह परिवर्तन कब हो सकता है ====
आज सैनडिस्क का प्रामाणित है कि कंपनी 10–19 एनएम रेंज में दूसरे नोड में पारंपरिक एनएएनडी संरचनाओं का उपयोग जारी रखने की उम्मीद करती है।<ref>{{cite journal|last=Harari|first=Eli|title=सैनडिस्क वित्तीय विश्लेषक बैठक प्रस्तुति|year=2010|pages=Slide 16}}</ref> इसका मतलब यह है कि उद्योग के 10 एनएम तक पहुंचने तक मानक उपकरण संरचनाएं यथावत बनी रह सकती हैं, चूंकि विश्वसनीय फ्लोटिंग गेट बनाने की चुनौतियां प्रत्येक प्रक्रिया के सिकुड़ने के साथ और अधिक गंभीर हो जाती हैं।

दूसरी ओर, [[सेमीकंडक्टर के लिए अंतर्राष्ट्रीय प्रौद्योगिकी रोडमैप|अर्धचालक के लिए अंतर्राष्ट्रीय प्रौद्योगिकी रोडमैप]] (आईटीआरएस) प्रोसेस तकनीकी रोडमैप की 2010 प्रोसेस इंटीग्रेशन, डिवाइसेस और स्ट्रक्चर्स (पीआईडीएस) टेबल<ref>{{cite web|title=ITRS Process Integration, Devices, and Structures (PIDS) Update 2010|url=http://www.itrs.net/links/2010itrs/2010Update/ToPost/2010Tables_PIDS_FOCUS_C_ITRS.xls|archive-url=https://web.archive.org/web/20110817011725/http://www.itrs.net/Links/2010ITRS/2010Update/ToPost/2010Tables_PIDS_FOCUS_C_ITRS.xls|url-status=dead|archive-date=17 August 2011|publisher=ITRS - The International Technology Roadmap for Semiconductors|accessdate=22 May 2012}}</ref> 2012 में 22 एनएम पर प्रारंभ होने वाले चार्ज ट्रैपिंग को अपनाना और 20 एनएम प्रक्रिया के साथ 2014 में मुख्यधारा बनना।

यह संभव है कि भविष्य की प्रक्रियाओं के लिए प्लानर चार्ज ट्रैपिंग सेल का उपयोग किया जाएगा। किसी भी निर्माता ने अभी तक 19 एनएम से छोटी ज्यामिति के लिए अपनी प्रक्रियाओं का खुलासा नहीं किया है।

=== लंबवत संरचनाओं के लिए चार्ज ट्रैपिंग परतें ===
वर्टिकल स्ट्रक्चर्स को एनएएनडी फ्लैश के लिए तार्किक अगले चरण के रूप में देखा जाता है, बार और क्षैतिज स्केलिंग अदृश्य हो जाती है। चूंकि लंबवत सुविधाओं को किनारे पर नहीं बनाया जा सकता है, चार्ज ट्रैपिंग परत लंबवत एनएएनडी फ्लैश स्ट्रिंग बनाने का बहुत ही रोचक विधि बन जाती है।

तोशिबा और सैमसंग इलेक्ट्रॉनिक्स ने वर्टिकल चार्ज ट्रैपिंग  एनएएनडी संरचनाओं के लिए प्रोटोटाइप का खुलासा किया है।

====तोशिबा का बीआईसीएस और सैमसंग का 3डी  एनएएनडी====
2007 में तोशिबा<ref>{{cite web|title=Press Release: Toshiba Develops New NAND Flash Technology|url=http://www.toshiba.co.jp/about/press/2007_06/pr1201.htm|publisher=Toshiba Corporation|accessdate=22 May 2012}}</ref> और 2009 में सैमसंग<ref>{{cite journal|last=Kimura|first=Masahide|title=3D Cells Make Terabit NAND Flash Possible|journal=Nikkei Tech-On|date=17 September 2009|url=http://techon.nikkeibp.co.jp/article/HONSHI/20090827/174636/|url-status=dead|archiveurl=https://web.archive.org/web/20120806165251/http://techon.nikkeibp.co.jp/article/HONSHI/20090827/174636/|archivedate=6 August 2012}}</ref> ने 3डी वी- एनएएनडी के विकास की घोषणा की, जो सिलिकॉन के दिए गए क्षेत्र में बिट्स की संख्या बढ़ाने के लिए क्षैतिज के अतिरिक्त मानक एनएएनडी फ्लैश बिट स्ट्रिंग बनाने का साधन है।

[[File:Vertical NAND Structure.svg|thumb|चित्रा 6. लंबवत  एनएएनडी संरचना।]]इसके क्रॉस सेक्शन का मोटा विचार चित्र 6 में दिखाया गया है। इस ड्राइंग में लाल भाग प्रवाहकीय पॉलीसिलिकॉन का प्रतिनिधित्व करते हैं, नीला सिलिकॉन डाइऑक्साइड इन्सुलेटिंग परत है, और पीला नाइट्राइड चार्ज ट्रैपिंग परत है।

लंबवत संरचनाएं (केवल दिखाया गया है) सिलेंडर हैं जो चैनल को लागू करते हैं जो वैकल्पिक ढांकता हुआ और चार्ज ट्रैपिंग परतों (नीला और पीला) में लपेटा जाता है। इस प्रकार के उपकरण के निर्माण के लिए पॉलीसिलिकॉन और सिलिकॉन डाइऑक्साइड डाइइलेक्ट्रिक की परतों को पहले सिलिकॉन सब्सट्रेट के ऊपर जमा किया जाता है जिसमें मानक सीएमओएस तर्क तत्व होते हैं। ट्रेंच को फिर खोदा जाता है और इसकी दीवारों को पहले सिलिकॉन डाइऑक्साइड (नीला), फिर सिलिकॉन नाइट्राइड (पीला), फिर और सिलिकॉन डाइऑक्साइड (नीला) परत के साथ जमा किया जाता है, जिससे गेट डाइइलेक्ट्रिक, चार्ज ट्रैप और टनल डाइइलेक्ट्रिक का निर्माण होता है। . अंत में छेद कंडक्टिंग पॉलीसिलिकॉन (लाल) से भर जाता है जो चैनल बनाता है। प्रवाहकीय पॉलीसिलिकॉन की वैकल्पिक परतें इस संरचना में नियंत्रण द्वार के रूप में कार्य करती हैं।

यह संरचना इस तथ्य का लाभ उठाती है कि चार्ज ट्रैप परत को प्रत्येक नियंत्रण द्वार के मध्य अछूता रहने की आवश्यकता नहीं है, इसलिए इसे ऊर्ध्वाधर दिशा में खोदने की आवश्यकता नहीं है।

===एम्बेडेड मेमोरी में चार्ज फंसना===
अन्य विधिों की तुलना में चार्ज ट्रैपिंग फ्लैश का लाभ यह है कि इसे मानक तर्क प्रक्रिया के साथ अपेक्षाकृत आसानी से एम्बेड किया जा सकता है। मानक तर्क प्रक्रिया को तीन और उच्च वोल्टेज मास्क और तीन और कोर सीटीएफ मास्क के अतिरिक्त तर्क-प्लस-फ्लैश प्रक्रिया में परिवर्तित किया जा सकता है, और इन छह मास्कों में से कोई भी महत्वपूर्ण परत नहीं है (अर्थात सबसे उन्नत भाग का उपयोग करने की आवश्यकता है) प्रक्रिया का)। अन्य सभी तर्क प्रक्रियाओं को सीधे साझा किया जा सकता है।<ref>{{cite journal|last=Chung|first=Sung-Yong|title=NOR फ्लैश एप्लिकेशन के लिए चार्ज ट्रैपिंग डिवाइस की तकनीक और डिजाइन|journal=International Memory Workshop Short Course|year=2010}}</ref>
==== बैंडगैप-इंजीनियर चार्ज-ट्रैपिंग मेमोरी डिवाइसेस ====

आईटीआरएस पीआईडीएस 2013 में, यह स्पष्ट रूप से उल्लेख किया गया था कि प्रतिधारण को हल करने और दुविधा को मिटाने के लिए बैंडगैप इंजीनियर चार्ज-ट्रैपिंग डिवाइस की आवश्यकता होती है। साधारण टनल ऑक्साइड का उपयोग करने वाला सोनोस, चूंकि, एनएएनडी अनुप्रयोग के लिए उपयुक्त नहीं है- बार इलेक्ट्रॉन गहरे एसआईएन ट्रैप स्तरों में फंस जाते हैं तो उन्हें उच्च विद्युत क्षेत्र के अनुसार भी भिन्न करना जटिल होता है। डिवाइस को जल्दी से मिटाने के लिए सब्सट्रेट में छेद को इलेक्ट्रॉन चार्ज को बेअसर करने के लिए SiN में इंजेक्ट किया जाता है। चूँकि SiO2 के लिए होल बैरियर उच्च (~4.1 eV) है, होल इंजेक्शन दक्षता खराब है और पर्याप्त होल धारा बहुत पतले टनल ऑक्साइड (~ 2 एनएम) का उपयोग करके ही प्राप्त किया जा सकता है। इस प्रकार की पतली सुरंग ऑक्साइड, चूंकि, खराब डेटा प्रतिधारण में परिणाम देती है जिससे कि भंडारण इलेक्ट्रॉनों के कारण कमजोर अंतर्निर्मित क्षेत्र के अनुसार सब्सट्रेट से प्रत्यक्ष छेद सुरंग को रोका नहीं जा सकता है (प्रत्यक्ष सुरंग की दर बाधा मोटाई का मजबूत कार्य है किन्तु केवल कमजोर रूप से विद्युत क्षेत्र पर निर्भर करता है, इस प्रकार चार्ज स्टोरेज द्वारा कमजोर अंतर्निर्मित क्षेत्र सब्सट्रेट से सीधे छेद सुरंग बनाने के लिए पर्याप्त है जो डेटा प्रतिधारण को बर्पश्चात् कर देता है)। सोनोस के अनेक रूप प्रस्तावित किए गए हैं। सुरंग ढांकता हुआ इंजीनियरिंग अवधारणाओं का उपयोग चर मोटाई सुरंग ढांकता हुआ बनाने के लिए सुरंग बाधा गुणों को संशोधित करने के लिए किया जाता है। उदाहरण के लिए, एकल ऑक्साइड (बीई-सोनोस) [एच को परिवर्तित करने के लिए ओएनओ की ट्रिपल अल्ट्रा-पतली (1-2 एनएम) परतें प्रस्तुत की जाती हैं। टी. ल्यू, एट अल, आईईडीएम 2005]। उच्च विद्युत क्षेत्र के अनुसार , ऑक्साइड और नाइट्राइड की ऊपरी दो परतें सी वैलेंस बैंड के ऊपर ऑफसेट होती हैं, और सब्सट्रेट छेद नीचे की पतली ऑक्साइड के माध्यम से आसानी से सुरंग बनाते हैं और ऊपर की मोटी सी एन फँसाने वाली परत में इंजेक्ट करते हैं। डेटा स्टोरेज मोड में, कमजोर विद्युत क्षेत्र ट्रिपल लेयर को ऑफसेट नहीं करता है और SiN में दोनों इलेक्ट्रॉनों और सब्सट्रेट में छेद ट्रिपल लेयर की कुल मोटाई से अवरुद्ध हो जाते हैं। पश्चात् में बीई-सोनोस को हाई-K (Al2O3) और मिटाने के प्रदर्शन को बढ़ाने के लिए मेटल गेट जोड़ा गया, तथाकथित BE-MANOS [S. सी. लाई, एट अल, एनवीएसएमडब्ल्यू 2007]। प्रतिधारण में सुधार के लिए उच्च-K Al2O3 और SiN के मध्य बफर ऑक्साइड जोड़ने का सुझाव दिया गया है। अभी बड़े पैमाने पर उत्पादन 3डी  एनएएनडी बीई-मानोस की समान संरचना को अपनाता है, प्रत्येक व्यक्तिगत कंपनियों द्वारा विस्तृत नुस्खा ट्यूनिंग के कुछ रूपों के साथ। टनलिंग बैरियर के लिए इंजीनियर किए गए बैंडगैप की अवधारणा को चार्ज-ट्रैपिंग उपकरणों के लिए आवश्यक मार्ग के रूप में मान्यता प्राप्त है।

चूंकि एनएएनडी को फंसाने वाला चार्ज GCR और FG क्रॉस टॉक विवादों में सहायता कर सकता है और इस प्रकार 20nm से नीचे स्केलिंग का वचन लेता है, यह वर्ड लाइन ब्रेकडाउन और बहुत कम इलेक्ट्रॉनों जैसी मूलभूत सीमाओं में सहायता नहीं करता है। इसलिए, में सड़क मानचित्र प्रवृत्ति यह प्लानर एफजी और 3डी एनएएनडी के मध्य संक्रमण भूमिका में है। जब 3डी एनएएनडी बनाने के लिए चार्ज ट्रैपिंग उपकरणों का उपयोग किया जाता है, तब बड़ा डिवाइस आकार स्वाभाविक रूप से इलेक्ट्रॉन संख्या और शब्द रेखा टूटने के विवादों को हल करता है।

==अग्रिम पठन==
* {{cite press release|url=http://www.electroiq.com/articles/sst/2006/09/samsung-unwraps-40nm-charge-trap-flash-device.html|archive-url=https://archive.today/20130703233009/http://www.electroiq.com/articles/sst/2006/09/samsung-unwraps-40nm-charge-trap-flash-device.html|url-status=dead|archive-date=3 July 2013|title=Samsung unwraps 40nm charge trap flash device|publisher=Solid State Technology|date=11 September 2006}}
* {{cite journal|author=Kinam Kim|title=Technology for sub-50nm DRAM and NAND flash manufacturing|journal=Electron Devices Meeting, 2005. IEDM Technical Digest|pages=323–326|doi=10.1109/IEDM.2005.1609340|isbn=0-7803-9268-X|year=2005|s2cid=16423250}}
* {{cite journal|author1=Sanghun Jeon|author2=Jeong Hee Han|author3=Jung Hoon Lee|author4=Sangmoo Choi|author5=Hyunsang Hwang|author6=Chungwoo Kim|display-authors=1|title=High work-function metal gate and high-κ dielectrics for charge trap flash memory device applications|journal=[[IEEE Transactions on Electron Devices]]|volume=52|number=12|pages=2654–2659|date=December 2005|doi=10.1109/TED.2005.859691|bibcode=2005ITED...52.2654J}}
* {{cite journal|url=http://www.eetimes.com/document.asp?doc_id=1280939|author1=Saied Tehrani|display-authors=et al|title=The future of charge-trapping flash memory|journal=[[EE Times]]|date=June 17, 2013}}

संदर्भ
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