View source for सिग्नल ट्रांज़िशन ग्राफ़

'''सिग्नल ट्रांज़िशन ग्राफ़ (एसटीजी)''' का उपयोग सामान्यतः [[ इलेक्ट्रॉनिक यन्त्रशास्त्र |इलेक्ट्रॉनिक इंजीनियरिंग]] और [[कंप्यूटर इंजीनियरिंग]] में उनके विश्लेषण या संश्लेषण के प्रयोजनों के लिए [[अतुल्यकालिक सर्किट|अतुल्यकालिक परिपथ]] के सक्रिय गतिविधि का वर्णन करने के लिए किया जाता है।

== मुख्य परिभाषाएँ और अनुप्रयोग ==
अनौपचारिक रूप से, एसटीजी एक अतुल्यकालिक परिपथ के व्यवहार का एक आलेखीय विवरण है, जहाँ सिग्नलिंग घटनाओं के मध्य कारण सम्बन्धी विषय में जानकारी प्रत्यक्ष रूप से अवस्थाओं पर आधारित विवरणों के विपरीत प्रस्तुत की जाती है। इस प्रकार, एसटीजी परिपथ के विवरण को एक निश्चित रूप देने में सहायता प्रदान करते हैं जिसे सामान्यतः काल आरेखों द्वारा दर्शाया जाता है तथा जिन्हें कभी-कभी [[तरंग]] रूप भी कहा जाता है। उत्तरार्द्ध का व्यापक रूप से इलेक्ट्रॉनिक इंजीनियरों द्वारा उपयोग किया जाता है।

[[Image:VME-bus-example.png|thumb|center|upright=3|वीएमई बस नियंत्रक। ब्लॉक-आरेख, समय आरेख (ए) तथा संबंधित एसटीजी (बी)। इस उदाहरण की उत्पत्ति यहीं से हुई है.<ref name=":3">{{Cite web|title=A. Yakovlev and A. Petrov. Petri nets and parallel bus controller design. Proc. of 11th Int. Conf. on Applications and Theory of Petri Nets, Paris, France, June 1990|url=https://www.staff.ncl.ac.uk/alex.yakovlev/home.formal/AY-AP-PN90.pdf|url-status=live}}</ref>]]अधिक औपचारिक रूप से, एसटीजी एक प्रकार का व्याख्या किया गया (या लेबल किया गया) [[पेट्री नेट|पेट्री जाल]] है जिसके संक्रमणों को संकेतों के मानों में परिवर्तित नाम के साथ लेबल किया जाता है (सीएफ. सिग्नल ट्रांजीशन)। उदाहरण के लिए, लेबलिंग का विशिष्ट स्थिति वह स्थिति है जहां सिग्नल बाइनरी होते हैं, इसलिए संक्रमण की व्याख्या सर्किट में सिग्नल की बढ़ती तथा गिरती तीव्रता के रूप में की जाती है।

एसटीजी सामान्यतः स्टेट ग्राफ़ की तुलना में अतुल्यकालिक परिपथ के व्यवहार का अधिक संक्षिप्त विवरण देते हैं। किसी सर्किट के एसटीजी विनिर्देश की जटिलता सामान्यतः परिपथ में संकेतों की संख्या में रैखिक होती है, जबकि स्टेट ग्राफ़ की जटिलता इस तथ्य के कारण अत्यधिक गति से बढ़ सकती है कि अतुल्यकालिक परिपथ में उच्च स्तर की समवर्तीता होती है। एसटीजी में समवर्ती घटनाओं को कारण-अनुक्रम संबंधों (सीएफ. वास्तविक संगामिति) के माध्यम से दर्शाया जाता है, जबकि स्टेट ग्राफ़ में समवर्ती घटनाओं को अंतग्रंथन के माध्यम से दर्शाया जाता है।

एसटीजी को सर्वप्रथम वर्ष 1981 में लियोनिद रोसेनब्लम (रूसी में) द्वारा सिग्नल आरेख नाम के अंतर्गत प्रस्तावित किया गया था।<ref>{{Cite journal|last=Л. Я. Розенблюм|title=Язык сигнальных графов и его использование для моделирования протоколов информационного обмена и апериодических схем|url=https://www.ee.bgu.ac.il/~kushnero/asynchronous/Varshavsky%20and%20Co/Rosenblum/Rosenblum_1981.pdf|journal=Всесоюзный семинар Моделирование дискретных управляющих и вычислительных систем, стр. 22-24, 1981}}</ref> उनका अधिक औपचारिक रूप से अध्ययन किया गया तथा वर्ष 1982 में एलेक्स याकोवलेव द्वारा अपनी पीएचडी थीसिस (रूसी में) में अतुल्यकालिक इंटरफेस के प्रारूप पर प्रयुक्त किया गया।<ref name=":4">{{Cite web|last=Yakovlev|first=Alex|title=Design and Implementation of Asynchronous Communication Protocols in Systems Interfaces" (Проектирование и реализация протоколов асинхронного обмена информацией в межмодульном интерфейсе), PhD thesis (in Russian), 1982|url=http://async.org.uk/ay-thesis/}}</ref> तत्पश्चात उन्हें वर्ष 1985 में दो स्वतंत्र स्रोतों रोसेनब्लम और याकोवलेव द्वारा<ref name=":0">{{Cite journal|last=Rosenblum, L.Ya. and Yakovlev, A.V.|title=Signal Graphs: from Self-timed to Timed ones|url=https://www.staff.ncl.ac.uk/alex.yakovlev/home.formal/LR-AY-TPN85.pdf|journal=Proceedings of International Workshop on Timed Petri Nets, Torino, Italy, July 1985, IEEE CS Press, Pp. 199-207.}}</ref> और दूसरा टैम-अन्ह चू द्वारा<ref name=":8">{{Cite journal|last=Chu, T.-A.|date=1986-06-01|title=वीएलएसआई एसिंक्रोनस डिजिटल सिस्टम डिजाइन करने के मॉडल पर|url=https://www.sciencedirect.com/science/article/abs/pii/S0167926086800025|journal=Integration|language=en|volume=4|issue=2|pages=99–113|doi=10.1016/S0167-9260(86)80002-5|issn=0167-9260}}</ref> अंग्रेजी में प्रस्तुत किया गया (एक पुराना संस्करण ICCD'85 में प्रस्तुत किया गया था)। तब से, एसटीजी का सिद्धांत और अभ्यास में अधिक विस्तृत रूप से अध्ययन किया गया है,<ref name=":5">{{Cite thesis|title=ग्राफ-सैद्धांतिक विशिष्टताओं से स्व-समयबद्ध वीएलएसआई सर्किट का संश्लेषण|url=https://dspace.mit.edu/handle/1721.1/14794|publisher=Massachusetts Institute of Technology|date=1987|degree=Thesis|first=Tam-Anh|last=Chu|hdl=1721.1/14794 }}</ref><ref>{{Cite book|last=Yakovlev|first=A.V.|title=Proceedings 1992 IEEE International Conference on Computer Design: VLSI in Computers & Processors |chapter=On limitations and extensions of STG model for designing asynchronous control circuits |date=1992|chapter-url=https://ieeexplore.ieee.org/document/276300|location=Cambridge, MA, USA|publisher=IEEE Comput. Soc. Press|pages=396–400|doi=10.1109/ICCD.1992.276300|isbn=978-0-8186-3110-8|s2cid=47325879 }}</ref><ref>{{Cite journal|last1=Yakovlev|first1=Alex|last2=Kishinevsky|first2=Michael|last3=Kondratyev|first3=Alex|last4=Lavagno|first4=Luciano|date=1994|editor-last=Valette|editor-first=Robert|title=OR causality: Modelling and hardware implementation|url=https://link.springer.com/chapter/10.1007/3-540-58152-9_31|journal=Application and Theory of Petri Nets 1994|series=Lecture Notes in Computer Science|volume=815 |language=en|location=Berlin, Heidelberg|publisher=Springer|pages=568–587|doi=10.1007/3-540-58152-9_31|isbn=978-3-540-48462-2}}</ref><ref name=":2">{{Cite journal|last1=Yakovlev|first1=A.V.|last2=Koelmans|first2=A.M.|last3=Lavagno|first3=L. |title=High-level modeling and design of asynchronous interface logic (21/1995)|url=https://ieeexplore.ieee.org/document/350688|journal=IEEE Design & Test of Computers|year=1995 |volume=12|issue=1|pages=32–40|doi=10.1109/54.350688}}</ref><ref>{{Cite journal|last1=Yakovlev|first1=Alexandre|last2=Lavagno|first2=Luciano|last3=Sangiovanni-Vincentelli|first3=Alberto|date=November 1996|title=अतुल्यकालिक नियंत्रण सर्किट संश्लेषण के लिए एक एकीकृत सिग्नल संक्रमण ग्राफ मॉडल|url=http://link.springer.com/10.1007/BF00122081|journal=Formal Methods in System Design|language=en|volume=9|issue=3|pages=139–188|doi=10.1007/BF00122081|issn=0925-9856}}</ref><ref name=":6">{{Cite book|last1=Cortadella|first1=J.|author1-link=Jordi Cortadella|url=http://link.springer.com/10.1007/978-3-642-55989-1|title=अतुल्यकालिक नियंत्रकों और इंटरफेस के लिए तर्क संश्लेषण|last2=Kishinevsky|first2=M.|last3=Kondratyev|first3=A.|last4=Lavagno|first4=L.|last5=Yakovlev|first5=A.|date=2002|publisher=Springer Berlin Heidelberg|isbn=978-3-642-62776-7|series=Springer Series in Advanced Microelectronics|volume=8|location=Berlin, Heidelberg|language=en|doi=10.1007/978-3-642-55989-1}}</ref><ref>{{Cite book|last1=Lavagno|first1=Luciano|last2=Sangiovanni-Vincentelli|first2=Alberto|date=1993|title=अतुल्यकालिक सर्किट के संश्लेषण और परीक्षण के लिए एल्गोरिदम|url=https://doi.org/10.1007/978-1-4615-3212-5|language=en-gb|doi=10.1007/978-1-4615-3212-5|isbn=978-1-4613-6410-8 }}</ref>जिसके कारण पेट्रीफाई<ref name=":10">{{Cite web|title=Petrify: Related publications|url=https://www.cs.upc.edu/~jordicf/petrify/refs/|url-status=live}}</ref>(मुख्य डेवलपर: [[जोर्डी कोरटाडेला]]) और वर्कक्राफ्ट ([[न्यूकैसल विश्वविद्यालय]] से एक टूलकिट) जैसे अतुल्यकालिक नियंत्रण परिपथ के विश्लेषण और संश्लेषण के लिए प्रमुख सॉफ्टवेयर उपकरण का विकास हुआ है।<ref name=":1">{{Cite web|title=वर्कक्राफ्ट|url=https://workcraft.org/|url-status=live}}</ref>

अतुल्यकालिक परिपथ को रूपित करने में एसटीजी का उपयोग करने के विभिन्न उदाहरणों में से, सबसे प्रसिद्ध अतुल्यकालिक इंटरफेस, कंट्रोलर, आर्बिटर और एनालॉग-मिश्रित सिग्नल परिपथ के क्षेत्र में हैं, सीएफ।<ref>{{Cite web|last=Yakovlev|first=Alex|title=Designing arbiters using Petri nets. Proceedings of the 1995 Israel Workshop on Asynchronous VLSI, Nof Genossar, Israel, March 1995, VLSI Systems Research Center, Technion, Haifa, Israel, pp. 178-201|url=https://www.staff.ncl.ac.uk/alex.yakovlev/home.formal/DesignArbitersUsingPNs-IsraelAsync1995.pdf|url-status=live}}</ref><ref name=":2" /><ref>{{Cite journal|date=1996-12-01|title=पेट्री नेट का उपयोग करके अतुल्यकालिक नियंत्रण सर्किट की मॉडलिंग, विश्लेषण और संश्लेषण|url=https://www.sciencedirect.com/science/article/abs/pii/S0167926096000107|journal=Integration|language=en|volume=21|issue=3|pages=143–170|doi=10.1016/S0167-9260(96)00010-7|issn=0167-9260|last1=Yakovlev |first1=A.V. |last2=Koelmans |first2=A.M. |last3=Semenov |first3=A. |last4=Kinniment |first4=D.J. }}</ref><ref>{{Cite journal|last1=Yakovlev|first1=A.|last2=Furber|first2=S.|last3=Krenz|first3=R.|last4=Bystrov|first4=A.|date=July 2004|title=स्व-समयबद्ध डुप्लेक्स संचार प्रणाली का डिज़ाइन और विश्लेषण|url=https://ieeexplore.ieee.org/document/1321042|journal=IEEE Transactions on Computers|volume=53|issue=7|pages=798–814|doi=10.1109/TC.2004.26|s2cid=27216794 |issn=1557-9956}}</ref><ref>{{Cite journal|last1=Sokolov|first1=Danil|last2=Khomenko|first2=Victor|last3=Mokhov|first3=Andrey|last4=Dubikhin|first4=Vladimir|last5=Lloyd|first5=David|last6=Yakovlev|first6=Alex|date=May 2020|title=एएमएस इलेक्ट्रॉनिक्स के लिए एसिंक्रोनस लॉजिक कंट्रोल के डिज़ाइन को स्वचालित करना|url=https://ieeexplore.ieee.org/document/8675314|journal=IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems|volume=39|issue=5|pages=952–965|doi=10.1109/TCAD.2019.2907905|s2cid=133188921 |issn=1937-4151}}</ref><ref>{{Cite book|last1=Golubcovs|first1=Stanislavs|last2=Mokhov|first2=Andrey|last3=Bystrov|first3=Alex|last4=Sokolov|first4=Danil|last5=Yakovlev|first5=Alex|title=2019 19th International Conference on Application of Concurrency to System Design (ACSD) |chapter=Generalised Asynchronous Arbiter |date=June 2019|chapter-url=https://ieeexplore.ieee.org/document/8843647|pages=3–12|doi=10.1109/ACSD.2019.00005|isbn=978-1-7281-3843-5 |s2cid=148566115 |url=https://eprint.ncl.ac.uk/fulltext.aspx?url=256086/EBCD209C-12D0-4EA7-8144-C3D274F15EE4.pdf&pub_id=256086 }}</ref> हाल ही में एसटीजी को मॉडल कारण व्यवहार में विस्तारित किया गया है जिसमें कारण कार्य सिद्धांत सम्मिलित है कैपेसिटिव कपलिंग द्वारा मध्यस्थता, जैसे कि स्विच्ड कैपेसिटर कन्वर्टर्स (एससीसी) में उपयोग किया जाता है।'''<ref>{{Cite web|last=Mileiko|first=Sergey|date=2020|title=मजबूत व्यापक IoT अनुप्रयोगों के लिए पावर-कंप्यूट सह-डिज़ाइन, पीएचडी थीसिस, न्यूकैसल विश्वविद्यालय।|url=http://async.org.uk/tech-reports/NCL-EEE-MICRO-TR-2020-218.pdf|url-status=live}}</ref><ref>{{Cite web|last=Li|first=Danhui|date=2021|title=असतत इवेंट मॉडल, पीएचडी थीसिस, न्यूकैसल विश्वविद्यालय के साथ स्विच्ड-कैपेसिटर डीसी-डीसी कन्वर्टर्स का विश्लेषण और डिजाइन|url=http://async.org.uk/tech-reports/NCL-EEE-MICRO-TR-2021-219.pdf|url-status=live}}</ref>'''

== एक्सटेंशन तथा संबंधित मॉडल ==
बाइनरी सिग्नल पर आधारित एसटीजी के अतिरिक्त प्रतीकात्मक एसटीजी भी हैं,<ref>{{Cite web|last=A. Yakovlev and A. Petrov and L. Rosenblum|date=1993|title=Synthesis of Asynchronous Control Circuits from Symbolic Signal Transition Graphs, Asynchronous Design Methodologies, 1993|url=https://www.staff.ncl.ac.uk/alex.yakovlev/home.formal/async-des-methods-Manchester-1993-SymbSTG-yakovlev.pdf|url-status=live}}</ref> जहाँ सिग्नल बहु-मानी हो सकते हैं।

समय (विलंब) सूचना टिप्पणी (एनोटेशन) के साथ एसटीजी को सर्वप्रथम<ref name=":0" />तथा पश्चात<ref>{{Cite book|last1=Vanbekbergen|first1=P.|last2=Goossens|first2=G.|last3=De Man|first3=H.|title=&#91;1992&#93; Proceedings the European Conference on Design Automation |chapter=Specification and analysis of timing constraints in signal transition graphs |date=1992|chapter-url=https://ieeexplore.ieee.org/document/205943|location=Brussels, Belgium|publisher=IEEE Comput. Soc. Press|pages=302–306|doi=10.1109/EDAC.1992.205943|isbn=978-0-8186-2645-6|s2cid=61935560 }}</ref> में प्रस्तुत किया गया था, जहाँ बाध्य समय के साथ परिपथ व्यवहार विश्लेषण के विचार,<ref>{{Cite book|last1=Cortadella|first1=Jordi|author1-link=Jordi Cortadella|last2=Kishinevsky|first2=Michael|last3=Kondratyev|first3=Alex|last4=Lavagno|first4=Luciano|last5=Taubin|first5=Alexander|last6=Yakovlev|first6=Alex|title=Proceedings of the 1998 IEEE/ACM international conference on Computer-aided design - ICCAD '98 |chapter=Lazy transition systems |date=1998|chapter-url=http://portal.acm.org/citation.cfm?doid=288548.288633|language=en|location=San Jose, California, United States|publisher=ACM Press|pages=324–331|doi=10.1145/288548.288633|isbn=978-1-58113-008-9|hdl=2117/133832|s2cid=12302564 |hdl-access=free}}</ref> भी सर्वप्रथम प्रस्तुत किए गए थे,<ref>{{Cite book|last1=Stevens|first1=K.|last2=Ginosar|first2=R.|last3=Rotem|first3=S.|title=कार्यवाही. एसिंक्रोनस सर्किट और सिस्टम में उन्नत अनुसंधान पर पांचवीं अंतर्राष्ट्रीय संगोष्ठी|chapter=Relative timing |date=1999|chapter-url=https://ieeexplore.ieee.org/document/761535|location=Barcelona, Spain|publisher=IEEE Comput. Soc|pages=208–218|doi=10.1109/ASYNC.1999.761535|isbn=978-0-7695-0031-7|s2cid=195352018 }}</ref> जिन्हें तत्पश्चात रिलेटिव टाइमिंग कहा गया।

एसिंक्रोनी और इंटरप्ट को सुसम्बद्ध रूप में प्रग्रहण करने के लिए मूलभूत अंतर्निहित पेट्री जाल मॉडल के विशेष एक्सटेंशन प्लेस चार्ट नेट में प्रस्तुत किए गए थे।<ref>{{Cite journal|last1=Kishinevsky|first1=Michael|last2=Cortadella|first2=Jordi|author2-link=Jordi Cortadella|last3=Kondratyev|first3=Alex|last4=Lavagno|first4=Luciano|last5=Taubin|first5=Alexander|last6=Yakovlev|first6=Alex|date=1997|editor-last=Azéma|editor-first=Pierre|editor2-last=Balbo|editor2-first=Gianfranco|title=Coupling asynchrony and interrupts: Place Chart Nets|url=https://link.springer.com/chapter/10.1007/3-540-63139-9_44|journal=Application and Theory of Petri Nets 1997|series=Lecture Notes in Computer Science|volume=1248 |language=en|location=Berlin, Heidelberg|publisher=Springer|pages=328–347|doi=10.1007/3-540-63139-9_44|isbn=978-3-540-69187-7}}</ref> क्षेत्र के सिद्धांत (सीएफ.<ref>{{Citation|last1=Badouel|first1=Eric|title=Theory of regions|date=1998|url=https://doi.org/10.1007/3-540-65306-6_22|work=Lectures on Petri Nets I: Basic Models: Advances in Petri Nets|pages=529–586|editor-last=Reisig|editor-first=Wolfgang|series=Lecture Notes in Computer Science|place=Berlin, Heidelberg|publisher=Springer|language=en|doi=10.1007/3-540-65306-6_22|isbn=978-3-540-49442-3|access-date=2021-07-31|last2=Darondeau|first2=Philippe|editor2-last=Rozenberg|editor2-first=Grzegorz}}</ref>) का उपयोग करके<ref>{{Cite journal|last1=Cortadella|first1=J.|author1-link=Jordi Cortadella|last2=Kishinevsky|first2=M.|last3=Lavagno|first3=L.|last4=Yakovlev|first4=A.|date=August 1998|title=परिमित संक्रमण प्रणालियों से पेट्री जाल प्राप्त करना|url=https://ieeexplore.ieee.org/document/707587|journal=IEEE Transactions on Computers|volume=47|issue=8|pages=859–882|doi=10.1109/12.707587|hdl=2117/125784|s2cid=2128502 |hdl-access=free}}</ref> अतुल्यकालिक परिपथ के स्थिति-आधारित मॉडल और पेट्री जाल-आधारित मॉडल (आईएनसी. एसटीजी) के मध्य एक महत्वपूर्ण संबंध स्थापित किया गया है। [[बॉब स्प्राउल]], [[इवान सदरलैंड]] और [[चार्ल्स मोल्नार]] के कारण काउंटरफ़्लो पाइपलाइन प्रोसेसर के लिए क्षेत्रों के सिद्धांत का उपयोग एसटीजी मॉडल और उसके परिपथ कार्यान्वयन को प्राप्त करने के लिए<ref>{{Cite journal|last=Yakovlev|first=Alexandre|date=1998-01-01|title=पेट्री नेट का उपयोग करके काउंटरफ्लो पाइपलाइन प्रोसेसर के लिए नियंत्रण तर्क डिजाइन करना|url=https://doi.org/10.1023/A:1008649930696|journal=Formal Methods in System Design|language=en|volume=12|issue=1|pages=39–71|doi=10.1023/A:1008649930696|s2cid=14497213 |issn=1572-8102}}</ref> उपयोग किया गया था।<ref>{{Cite journal|last1=Sproull|first1=R.F.|last2=Sutherland|first2=I.E.|last3=Molnar|first3=C.E.|date=Autumn 1994|title=काउंटरफ़्लो पाइपलाइन प्रोसेसर आर्किटेक्चर|url=https://ieeexplore.ieee.org/document/303847|journal=IEEE Design & Test of Computers|volume=11|issue=3|pages=48–|doi=10.1109/MDT.1994.303847|s2cid=26434994 |issn=1558-1918}}</ref>

एसटीजी से घनिष्ठ रूप से संबंधित मॉडलों में से एक परिवर्तन आरेख (चेंज डायग्राम्स ) है, जिसे माइकल किशिनेव्स्की, एलेक्स कोंद्रतयेव, अलेक्जेंडर तौबिन और विक्टर वार्शव्स्की द्वारा प्रस्तावित किया गया है।<ref>{{Cite book|url=https://www.worldcat.org/oclc/28889359|title=Concurrent hardware : the theory and practice of self-timed design|date=1994|publisher=Wiley|others=M. A. Kishinevskiĭ|isbn=0-471-93536-0|location=Chichester|oclc=28889359}}</ref> परिवर्तन आरेखों में AND और OR कारण कार्य संबंध दोनों को एक संक्षिप्त तरीके से मॉडल करने में सक्षम होने का लाभ है। किन्तु चयन की स्थिति में उनमें वर्णनात्मक शक्ति का अभाव है। पेट्री जाल और परिवर्तन आरेखों के मध्य उनकी वर्णनात्मक शक्ति और कॉज़ल लॉजिक नेट के रूप में उनके एकीकरण के संदर्भ में तुलना प्रस्तुत की गई है।<ref>{{Cite journal|last1=Yakovlev|first1=Alexandre|last2=Kishinevsky|first2=Michael|last3=Kondratyev|first3=Alex|last4=Lavagno|first4=Luciano|last5=Pietkiewicz-Koutny|first5=Marta|date=1996-11-01|title=OR कार्य-कारण के साथ अतुल्यकालिक सर्किट व्यवहार के लिए मॉडल पर|url=https://doi.org/10.1007/BF00122082|journal=Formal Methods in System Design|language=en|volume=9|issue=3|pages=189–233|doi=10.1007/BF00122082|s2cid=7456859 |issn=1572-8102}}</ref>
== हार्डवेयर विवरण भाषाओं के साथ लिंक ==
अतुल्यकालिक प्रारूप का समर्थन करने के उद्देश्य से एसटीजी को विभिन्न एचडीएल<ref>{{Cite web |last=Starodubtsev, N., Yakovlev, A., Petrov, S. |date= |title=एसिंक्रोनस सर्किट के इंटरैक्टिव संश्लेषण के लिए वीएचडीएल पर्यावरण का उपयोग|url=https://eprints.ncl.ac.uk/file_store/production/160502/C2EDAB40-31DB-4A53-94BA-4C8F93BB8372.pdf |publication-place=Published in Proceedings of VHDL Forum in Europe Spring Working Conference, 1996, Dresden, Germany}}</ref> के साथ इंटरफेस किया गया है, उदाहरण के लिए वीएचडीएल (वर्ष 1996) और वेरिलॉग (वर्ष 2000) के साथ लिंक देखें।<ref>{{Citation |last1=Blunno |first1=Ivan |title=Deriving Signal Transition Graphs from Behavioral Verilog HDL |date=2000 |url=http://link.springer.com/10.1007/978-1-4757-3143-9_8 |work=Hardware Design and Petri Nets |pages=151–170 |editor-last=Yakovlev |editor-first=Alex |place=Boston, MA |publisher=Springer US |language=en |doi=10.1007/978-1-4757-3143-9_8 |isbn=978-1-4419-4969-1 |access-date=2022-05-30 |last2=Lavagno |first2=Luciano |editor2-last=Gomes |editor2-first=Luis |editor3-last=Lavagno |editor3-first=Luciano}}</ref> वीएचडीएल से संश्लेषण प्रवाह में रखे गए एसटीजी और पेट्री जाल<ref>{{Cite journal |last1=Shang |first1=D. |last2=Burns |first2=F. |last3=Koelmans |first3=A. |last4=Yakovlev |first4=A. |last5=Xia |first5=F. |date=2004-05-01 |title=वीएचडीएल और पेट्री नेट का उपयोग करके प्रत्यक्ष मानचित्रण पर आधारित अतुल्यकालिक प्रणाली संश्लेषण|url=https://digital-library.theiet.org/content/journals/10.1049/ip-cdt_20040525 |journal=IEE Proceedings - Computers and Digital Techniques |language=en |volume=151 |issue=3 |pages=209–220 |doi=10.1049/ip-cdt:20040525 |s2cid=62708582 |issn=1359-7027}}</ref> को सहायक प्रदर्शित किया गया है तथा<ref>{{Cite book |last1=Burns |first1=F. |last2=Shang |first2=D. |last3=Koelmans |first3=A. |last4=Yakovlev |first4=A. |title=यूरोप सम्मेलन और प्रदर्शनी में कार्यवाही डिजाइन, स्वचालन और परीक्षण|chapter=An asynchronous synthesis toolset using Verilog |date=2004 |chapter-url=https://ieeexplore.ieee.org/document/1268948 |location=Paris, France |publisher=IEEE Comput. Soc |pages=724–725 |doi=10.1109/DATE.2004.1268948 |isbn=978-0-7695-2085-8|s2cid=9219686 }}</ref> इसी प्रकार वेरिलॉग के साथ जहाँ एक उपकरण वीईआरआईएसवाईएन विकसित किया गया था।<ref>{{Cite web |title=अतुल्यकालिक उच्च स्तरीय संश्लेषण उपकरण (VERISYN)|url=http://async.org.uk/besst/verisyn/}}</ref>

हाल ही में एसटीजी को संकेत पद्धति के साथ युग्मित किया गया है जो व्यावहारिक हार्डवेयर डिजाइनरों के लिए सरल माना जाता है, इसलिए तरंग-रूप आरेख (डब्ल्यूटीजी) के मॉडल का उद्भव हुआ है।<ref>{{Cite book |last1=Cortadella |first1=Jordi |author1-link=Jordi Cortadella|last2=Moreno |first2=Alberto |last3=Sokolov |first3=Danil |last4=Yakovlev |first4=Alex |last5=Lloyd |first5=David |title=2017 23rd IEEE International Symposium on Asynchronous Circuits and Systems (ASYNC) |chapter=Waveform Transition Graphs: A Designer-Friendly Formalism for Asynchronous Behaviours |chapter-url=https://ieeexplore.ieee.org/document/8097387 |year=2017 |location= |publisher=IEEE |pages=73–74 |doi=10.1109/ASYNC.2017.24 |hdl=2117/114897 |isbn=978-1-5386-2749-5|s2cid=5836204 |hdl-access=free }}</ref> इसी प्रकार, यह सिद्ध करते हुए कि डिजाइनरों के लिए फिनिट स्टेट मशीन (एफएसएम) के मॉडल को संभालना आसान हो सकता है, उदाहरण के लिए पेट्री नेट या एसटीजी,<ref>{{Cite web |last=Nowick |first=Steve |title=बर्स्ट-मोड एसिंक्रोनस नियंत्रकों का स्वचालित संश्लेषण (पीएचडी थीसिस)|url=http://i.stanford.edu/pub/cstr/reports/csl/tr/95/686/CSL-TR-95-686.pdf |archive-date=1993}}</ref> फ्रंट-एंड के रूप में बर्स्ट मोड एफएसएम के साथ एक लिंक विकसित किया गया है।<ref>{{Cite journal |last1=Chan |first1=Alex |last2=Sokolov |first2=Danil |last3=Khomenko |first3=Victor |last4=Lloyd |first4=David |last5=Yakovlev |first5=Alex |date=2021-02-01 |title=बर्स्ट-मोड विनिर्देशों से एसआई सर्किट का संश्लेषण|url=https://ieeexplore.ieee.org/document/9474117 |journal=2021 Design, Automation & Test in Europe Conference & Exhibition (DATE) |location=Grenoble, France |publisher=IEEE |pages=366–369 |doi=10.23919/DATE51398.2021.9474117 |isbn=978-3-9819263-5-4|s2cid=236150734 }}</ref>
== विश्लेषण विधियाँ ==
इस समय, अतुल्यकालिक परिपथ के विश्लेषण और संश्लेषण के लिए निसंदेह अत्यधिक कुशल विधि [[पेट्री नेट खुलासा|पेट्री जाल विकास]] पर आधारित हैं - इनका अध्ययन विक्टर खोमेंको ने अपनी पीएचडी अभिधारणा में किया था।<ref name=":7">{{Cite book|last=Khomenko|first=Victor|title=पेट्री नेट अनफोल्डिंग्स, पीएचडी थीसिस के उपसर्गों के आधार पर मॉडल जांच|publisher=Newcastle University|year=2003|url=http://homepages.cs.ncl.ac.uk/victor.khomenko/home.formal/papers/thesis.pdf}}</ref> इन्हें वर्कक्राफ्ट के अंतर्गत कार्यान्वित किया जाता है।<ref name=":1" />

अतुल्यकालिक परिपथ के पेट्री जाल मॉडल के कुछ उपवर्गों के निष्पादन विश्लेषण की जांच एगुओ ज़ी और पीटर बीरेल द्वारा की गई है।<ref>{{Citation|last1=Xie|first1=Aiguo|title=Performance Analysis of Asynchronous Circuits and Systems Using Stochastic Timed Petri Nets|date=2000|url=https://doi.org/10.1007/978-1-4757-3143-9_13|work=Hardware Design and Petri Nets|pages=239–268|editor-last=Yakovlev|editor-first=Alex|place=Boston, MA|publisher=Springer US|language=en|doi=10.1007/978-1-4757-3143-9_13|isbn=978-1-4757-3143-9|access-date=2021-08-01|last2=Beerel|first2=Peter A.|editor2-last=Gomes|editor2-first=Luis|editor3-last=Lavagno|editor3-first=Luciano}}</ref>
== अतुल्यकालिक परिपथ संश्लेषण ==
एसटीजी विनिर्देश से अतुल्यकालिक परिपथ के संश्लेषण में विभिन्न समस्याओं की जांच की गई है। उनके वर्गीकरण की एक विधि एसटीजी विनिर्देश के स्थिति स्थान का प्रतिनिधित्व करने के लिए उपयोग किए जाने वाले विश्लेषण दृष्टिकोण पर आधारित है जैसे कि स्पष्ट स्थिति स्थान (स्टेट स्पेस), अंतर्निहित पेट्री जाल का विकास, पेट्री जाल का संरचनात्मक विश्लेषण और एसटीजी का प्रत्यक्ष मानचित्रण (वाक्यविन्यास-प्रत्यक्ष अनुवाद)। ये दृष्टिकोण सामान्यतः संश्लेषण के एल्गोरिदम की जटिलता से संबंधित होते हैं तथा इसलिए उपकरणों के कार्य अवधि से जुड़े होते हैं। दूसरी ओर, इनमें से कुछ तकनीकें पेट्री जाल के वर्ग पर कुछ बाधाएँ प्रयुक्त करती हैं। उदाहरण के लिए, स्पष्ट स्थिति स्थान आधारित विधियां सामान्यतः एक यादृच्छिक पेट्री जाल के वर्ग के लिए कार्य करती हैं, जबकि कुछ संरचनात्मक विधियों के लिए आवश्यक है कि अंतर्निहित पेट्री जाल एक चिह्नित ग्राफ़ या एक फ्री-चॉइस नेट हो।

=== कम्पलीट स्टेट कोडिंग समस्या ===
परिपथ कार्यान्वयन के संश्लेषण में प्रमुख प्रसिद्ध समस्याओं में से एक कंप्लीट स्टेट कोडिंग (सीएससी) है। इस समस्या का निवारण करने के लिए विभिन्न तरीके विकसित किये गये हैं।<ref name=":5" /><ref>{{Cite book|last1=Lavagno|first1=L.|last2=Moon|first2=C.W.|last3=Brayton|first3=R.K.|last4=Sangiovanni-Vincentelli|first4=A.|title=&#91;1992&#93; Proceedings 29th ACM/IEEE Design Automation Conference |chapter=Solving the state assignment problem for signal transition graphs |date=1992|chapter-url=https://ieeexplore.ieee.org/document/227821|location=Anaheim, CA, USA|publisher=IEEE Comput. Soc. Press|pages=568–572|doi=10.1109/DAC.1992.227821|isbn=978-0-8186-2822-1|s2cid=17410812 }}</ref><ref>{{Citation|last1=Vanbekbergen|first1=Peter|title=A Generalized State Assignment Theory for Transformations on Signal Transition Graphs|date=1994|url=https://doi.org/10.1007/978-1-4615-2794-7_8|work=Asynchronous Circuit Design for VLSI Signal Processing|pages=101–115|editor-last=Meng|editor-first=Teresa H.|place=Boston, MA|publisher=Springer US|language=en|doi=10.1007/978-1-4615-2794-7_8|isbn=978-1-4615-2794-7|access-date=2021-08-12|last2=Lin|first2=Bill|last3=Goossens|first3=Gert|last4=De Man|first4=Hugo|editor2-last=Malik|editor2-first=Sharad}}</ref><ref name=":6" />सीएससी स्पष्टीकरण के लिए विश्लेषण करने का एक विशेष रूप से मूल तरीका युग्मित संबंध या, समतुल्य रूप, लॉक रिलेशन की धारणा पर आधारित है, जिसे एलेक्स याकोवलेव<ref name=":4" /><ref name=":3" />और पीटर वानबेकबर्गेन द्वारा स्वतंत्र रूप से विकसित किया गया है।<ref>{{Cite book|last1=Vanbekbergen|first1=P.|last2=Catthoor|first2=F.|last3=Goossens|first3=G.|last4=De Man|first4=H.|title=1990 IEEE International Conference on Computer-Aided Design. Digest of Technical Papers |chapter=Optimized synthesis of asynchronous control circuits from graph-theoretic specifications |date=1990|chapter-url=https://ieeexplore.ieee.org/document/129875|location=Santa Clara, CA, USA|publisher=IEEE Comput. Soc. Press|pages=184–187|doi=10.1109/ICCAD.1990.129875|isbn=978-0-8186-2055-3}}</ref><ref>{{Cite journal|last1=Vanbekbergen|first1=P.|last2=Goossens|first2=G.|last3=Catthoor|first3=F.|last4=De Man|first4=H.J.|date=November 1992|title=ग्राफ़-सैद्धांतिक विशिष्टताओं से अतुल्यकालिक नियंत्रण सर्किट का अनुकूलित संश्लेषण|url=https://ieeexplore.ieee.org/document/177405|journal=IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems|volume=11|issue=11|pages=1426–1438|doi=10.1109/43.177405|s2cid=32318274 }}</ref> एक अन्य विधि ने क्षेत्रों के सिद्धांत का शोषण किया जो पेट्री जाल के तत्वों को स्टेट ग्राफ में स्थितियों के क्षेत्रों से संबद्ध करता है।<ref>{{Cite journal|last1=Cortadella|first1=J.|last2=Kishinevsky|first2=M.|last3=Kondratyev|first3=A.|last4=Lavagno|first4=L.|last5=Yakovlev|first5=A.|date=August 1997|title=गति-स्वतंत्र सर्किट में राज्य असाइनमेंट के लिए एक क्षेत्र-आधारित सिद्धांत|url=https://ieeexplore.ieee.org/document/644602|journal=IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems|volume=16|issue=8|pages=793–812|doi=10.1109/43.644602|hdl=2117/125782|hdl-access=free}}</ref>

आंशिक क्रम और पेट्री जाल विकास के आधार पर सीएससी को ज्ञात करने तथा विश्लेषण<ref>{{Cite book|last1=Semenov|first1=A.|last2=Yakovlev|first2=A.|last3=Pastor|first3=E.|last4=Pena|first4=M.A.|last5=Cortadella|first5=J.|author5-link=Jordi Cortadella|last6=Lavagno|first6=L.|title=एसिंक्रोनस सर्किट और सिस्टम में उन्नत अनुसंधान पर तीसरी अंतर्राष्ट्रीय संगोष्ठी की कार्यवाही|chapter=Partial order based approach to synthesis of speed-independent circuits |date=1997|chapter-url=https://ieeexplore.ieee.org/document/587179|location=Eindhoven, Netherlands|publisher=IEEE Comput. Soc. Press|pages=254–265|doi=10.1109/ASYNC.1997.587179|isbn=978-0-8186-7922-3|hdl=2117/129959|s2cid=7883418 |hdl-access=free}}</ref><ref>{{Cite thesis|title=पेट्री नेट अनफोल्डिंग का उपयोग करके अतुल्यकालिक नियंत्रण सर्किट का सत्यापन और संश्लेषण|url=http://theses.ncl.ac.uk/jspui/handle/10443/2004|publisher=Newcastle University|date=1997|degree=Thesis|language=en|first=Alexei|last=Semenov.}}</ref> के लिए संश्लेषण विधियां एलेक्स सेमेनोव और विक्टर खोमेंको द्वारा विकसित की गई हैं।<ref name=":7" /><ref>{{Cite journal|last=Khomenko|first=Victor|date=July 2009|title=एसटीजी अनफोल्डिंग का उपयोग करके एन्कोडिंग संघर्षों का कुशल स्वचालित समाधान|url=https://ieeexplore.ieee.org/document/5089937|journal=IEEE Transactions on Very Large Scale Integration (VLSI) Systems|volume=17|issue=7|pages=855–868|doi=10.1109/TVLSI.2008.2012156|s2cid=62773126 |issn=1063-8210}}</ref> इन विधियों ने वर्कक्राफ्ट में कार्यान्वित सीएससी कोर के आधार पर सीएससी समस्याओं के प्रभावी दृश्यकरण के लिए एक विधि<ref>{{Cite journal|last1=Madalinski|first1=A.|last2=Bystrov|first2=A.|last3=Khomenko|first3=V.|last4=Yakovlev|first4=A.|date=2003|title=एसिंक्रोनस सर्किट डिज़ाइन में एन्कोडिंग संघर्षों का विज़ुअलाइज़ेशन और समाधान|url=https://digital-library.theiet.org/content/journals/10.1049/ip-cdt_20030831|journal=IEE Proceedings - Computers and Digital Techniques|language=en|volume=150|issue=5|pages=285|doi=10.1049/ip-cdt:20030831}}</ref> को औपचारिक बनाने और कार्यान्वित करने में सहायता की है।<ref name=":1" />

एसटीजी-आधारित संश्लेषण के लिए संरचनात्मक एन्कोडिंग विधियाँ जोसेप कार्मोना द्वारा विकसित की गई हैं।<ref>{{Cite book|last1=Carmona|first1=J.|last2=Cortadella|first2=J.|author2-link=Jordi Cortadella|last3=Pastor|first3=E.|title=सिस्टम डिज़ाइन में समवर्ती अनुप्रयोग पर दूसरे अंतर्राष्ट्रीय सम्मेलन की कार्यवाही|chapter=A structural encoding technique for the synthesis of asynchronous circuits |date=2001|chapter-url=https://ieeexplore.ieee.org/document/981773|location=Newcastle upon Tyne, UK|publisher=IEEE Comput. Soc|pages=157–166|doi=10.1109/CSD.2001.981773|isbn=978-0-7695-1071-2|hdl=2117/133434|s2cid=16280258 |hdl-access=free}}</ref>
=== प्रतिबंधित तर्क आधारों में संश्लेषण ===
[[ गति स्वतंत्र |स्वतंत्र गति]] (स्पीड-इंडिपेंडेंट) (या तुल्यतः [[अर्ध-विलंब-असंवेदनशील सर्किट|अर्ध-विलंब-उदासीन परिपथ]]- क्यूडीआई) परिपथ के संश्लेषण में एक महत्वपूर्ण समस्या एक प्रतिबंधित तार्किक आधार के भीतर संश्लेषण है, उदाहरण के लिए केवल प्रतिबंधित आधार तर्क गेट जैसे कि AND और OR का उपयोग करना - उदाहरण के लिए, एलेक्स याकोवलेव का कार्य देखें,<ref>{{Cite book |last=Yakovlev |first=A.V. |title=वीएलएसआई डिज़ाइन पर छठा अंतर्राष्ट्रीय सम्मेलन|chapter=Synthesis of Hazard-free Asynchronous Circuits from Generalized Signal-Transition Graphs |date=1993 |chapter-url=https://ieeexplore.ieee.org/document/669629 |location=Bombay, India |publisher=IEEE |pages=21–24 |doi=10.1109/ICVD.1993.669629 |isbn=978-0-8186-3180-1|s2cid=10434495 }}</ref> जहाँ E (उत्तेजन) की स्थिति है, कार्यान्वयन में संकट से मुक्ति सुनिश्चित करने के लिए दृढ़ता आरम्भ की गई थी, जिसमें उत्तेजन फलनों के लिए द्विस्तरीय सम-ऑफ-प्रोडक्ट्स (एसओपी) तर्क तथा किसी दिए गए एसटीजी विनिर्देश के मुख्य आउटपुट संकेतों के लिए एसआर-लैच सम्मिलित थे। तत्पश्चात, एलेक्स कोंडराटयेव एट अल <ref>{{Cite book|last1=Kondratyev|first1=Alex|last2=Kishinevsky|first2=Michael|last3=Lin|first3=Bill|last4=Vanbekbergen|first4=Peter|last5=Yakovlev|first5=Alex|title=Proceedings of the 31st annual conference on Design automation conference - DAC '94 |chapter=Basic gate implementation of speed-independent circuits |date=1994-06-06|series=DAC '94|location=New York, NY, USA|publisher=Association for Computing Machinery|pages=56–62|doi=10.1145/196244.196275|isbn=978-0-89791-653-0|s2cid=10431976 |doi-access=free}}</ref> ने इस स्थिति को मोनोटोनिक कवर की धारणा में सामान्यीकृत किया, जिसका बोध सॉफ्टवेयर उपकरण में हुआ।<ref name=":10" /><ref name=":1" />नकारात्मक गेट बेस, NAND और NOR में संश्लेषण की समस्या अधिक चुनौतीपूर्ण है। इसके लिए अनेक तरीके विकसित किए गए हैं, जिनका नेतृत्व अधिकतर निकोले स्ट्रोडौबत्सेव ने किया है।<ref>{{Cite book|last1=Starodoubtsev|first1=N.|last2=Bystrov|first2=S.|last3=Goncharov|first3=M.|last4=Klotchkov|first4=I.|last5=Smirnov|first5=A.|title=सिस्टम डिज़ाइन में समवर्ती अनुप्रयोग पर दूसरे अंतर्राष्ट्रीय सम्मेलन की कार्यवाही|chapter=Towards synthesis of monotonic asynchronous circuits from signal transition graphs |date=2001|chapter-url=https://ieeexplore.ieee.org/document/981775|location=Newcastle upon Tyne, UK|publisher=IEEE Comput. Soc|pages=179–188|doi=10.1109/CSD.2001.981775|isbn=978-0-7695-1071-2|s2cid=39407927 }}</ref><ref>{{Cite book|last1=Starodoubtsev|first1=N.|last2=Bystrov|first2=S.|last3=Yakovlev|first3=A.|title=Ninth International Symposium on Asynchronous Circuits and Systems, 2003. Proceedings. |chapter=Monotonic circuits with complete acknowledgement |date=2003|chapter-url=https://ieeexplore.ieee.org/document/1199170|location=Vancouver, BC, Canada|publisher=IEEE Comput. Soc|pages=98–108|doi=10.1109/ASYNC.2003.1199170|isbn=978-0-7695-1898-5|s2cid=704120 }}</ref>
=== संश्लेषण के लिए एसटीजी का अपघटन ===
वृहद आकार के एसटीजी के लिए संश्लेषण की मापनीयता की समस्या और स्टेट स्पेस  विस्फोट को न्यूनतम करने की आवश्यकता को अंतर्निहित पेट्री जाल के संरचनात्मक गुणों के संबंध में एसटीजी के संकुचन के आधार पर तरीकों से निपटाया गया है - जैसे कि एक फ्री-चॉइस पेट्री जाल को विभाजित करने के तरीके स्टेट मशीनों<ref name=":8" />या अंकित ग्राफ़ के साथ-साथ फैन-इन सिग्नल सबसेट।<ref>{{Cite journal|last1=Khomenko|first1=Victor|last2=Schaefer|first2=Mark|last3=Vogler|first3=Walter|last4=Wollowski|first4=Ralf|date=2009-10-01|title=खुलासा के साथ संयोजन में एसटीजी अपघटन रणनीतियाँ|url=https://doi.org/10.1007/s00236-009-0102-y|journal=Acta Informatica|language=en|volume=46|issue=6|pages=433–474|doi=10.1007/s00236-009-0102-y|s2cid=9955410 |issn=1432-0525}}</ref>

मापनीयता से निपटने का एक अन्य तरीका एसटीजी की अतुल्यकालिक परिपथ में प्रत्यक्ष मानचित्रण के माध्यम से है जिसकी जांच डैनिल सोकोलोव द्वारा की गई है।<ref name=":9">{{Cite journal|last1=Sokolov|first1=Danil|last2=Bystrov|first2=Alexander|last3=Yakovlev|first3=Alex|date=June 2007|title=एसटीजी से कम-विलंबता अतुल्यकालिक नियंत्रकों की सीधी मैपिंग|url=https://ieeexplore.ieee.org/document/4167995|journal=IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems|volume=26|issue=6|pages=993–1009|doi=10.1109/TCAD.2006.884416|s2cid=6811851 |issn=0278-0070}}</ref>
=== मध्यस्थता के साथ एसटीजी से संश्लेषण ===
मध्यस्थों के लिए अतुल्यकालिक परिपथ को स्वतः संश्लेषित करना विशेष रूप से एक चुनौतीपूर्ण समस्या है, क्योंकि उनके एसटीजी विनिर्देश में उनके अंतर्निहित पेट्री जाल में व्यवहारिक विरोध सम्मिलित होंगे। व्यवहार संबंधी विरोध ऐसे परिवर्तनों के अस्तित्व को दर्शाते हैं जो अस्थिर हैं। साधारणतया, ऐसे एसटीजी के तर्क आधारित कार्यान्वयन से परिपथ संकटों से ग्रस्त हो जाएगा। वर्कक्राफ्ट में म्यूटेक्स सिग्नल ट्रांज़िशन के अर्ध-स्वचालित सम्मिलन, मूल विनिर्देश को संरक्षित करने जैसी विशेष तकनीकें<ref>{{Cite book|last1=Cortadella|first1=J.|author1-link=Jordi Cortadella|last2=Lavagno|first2=L.|last3=Vanbekbergen|first3=P.|last4=Yakovlev|first4=A.|title=Proceedings of 1994 IEEE Symposium on Advanced Research in Asynchronous Circuits and Systems |chapter=Designing asynchronous circuits from behavioural specifications with internal conflicts |date=1994|chapter-url=https://ieeexplore.ieee.org/document/656296|location=Salt Lake City, UT, USA|publisher=IEEE Comput. Soc. Press|pages=106–115|doi=10.1109/ASYNC.1994.656296|hdl=2117/128605 |isbn=978-0-8186-6210-2|s2cid=14524732 |hdl-access=free}}</ref><ref>{{Cite web|last=Low, K-S. and Yakovlev, A.|date=1995|title=Token Ring Arbiters: An Exercise in Asynchronous Logic Design with Petri-Nets|url=https://eprints.ncl.ac.uk/file_store/production/160499/E8A2B49F-411C-4B9A-BB2E-21169D582D9A.pdf|url-status=live}}</ref> विकसित और कार्यान्वित की गई हैं।<ref name=":1" /><ref>{{Cite book |last1=Sokolov |first1=Danil |last2=Khomenko |first2=Victor |last3=Yakovlev |first3=Alex |last4=Lloyd |first4=David |title=2018 24th IEEE International Symposium on Asynchronous Circuits and Systems (ASYNC) |chapter=Design and Verification of Speed-Independent Circuits with Arbitration in Workcraft |date=May 2018 |chapter-url=https://ieeexplore.ieee.org/document/8589980 |pages=30–31 |doi=10.1109/ASYNC.2018.00017|isbn=978-1-5386-5883-3 |s2cid=57192066 |url=https://eprint.ncl.ac.uk/fulltext.aspx?url=254289/D23F047C-AE13-404C-8607-919D799BA645.pdf&pub_id=254289 }}</ref>
== संदर्भ ==
<references />


==अग्रिम पठन==
*[http://async.org.uk Newcastle University Asynchronous Design Group page]
*[https://www.cs.upc.edu/~jordicf/Research/gavina/gavina.html Group on Algorithms for VLSI Design Automation page]
*[https://link.springer.com/book/10.1007/978-1-4757-3143-9 Hardware Design and Petri nets, Ed: A. Yakovlev, L. Lavagno and L. Gomes, Springer, 2002]
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