3 एनएम प्रक्रिया: Difference between revisions

Revision as of 12:12, 29 May 2023

अर्ध-चालक निर्माण में, 3 नैनोमीटर प्रक्रिया 5 नैनोमीटर प्रक्रिया एमओएसएफईटी (धातु-ऑक्साइड-अर्धचालक क्षेत्र-प्रभाव प्रतिरोधान्तरित्र) प्रौद्योगिकी नोड के बाद अगला डाई सन्कुचित है। 2022 तक,ताइवान के चिप निर्माता टीएसएमसी ने 2022 की दूसरी पारी में एक 3 नैनोमीटर, अर्ध-चालक नोड जिसे N3 कहा जाता है, को बड़े पैमाने पर उत्पादन में लगाने की योजना बनाई है।^[1]^[2] N3E नामक एक उन्नत 3 नैनोमीटर चिप प्रक्रिया 2023 में उत्पादन प्रारभ कर सकती है।^[3] दक्षिण कोरियाई चिप निर्माता सैमसंग ने आधिकारिक रूप से ताइवान अर्धचालक निर्माण कंपनी लिमिटेड (मई 2022 तक) के समान समय सीमा को 2022 की पहली पारी में 3जीएई प्रक्रिया प्रौद्योगिकी का उपयोग करके और और दूसरी-पीढ़ी 3 नैनोमीटर प्रक्रिया (3जीएपी नाम) के साथ अनुसरण करने के लिए लक्षित किया। 2023 मे^[4]^[5] जबकि अन्य स्रोतों के अनुसार सैमसंग की 3 नैनोमीटर प्रक्रिया 2024 में प्रारंभ होगी।^[6] अमेरिकी निर्माता इंटेल की योजना 2023 में 3 नैनोमीटर उत्पादन प्रारंभ करने की है।^[7]^[8]^[9]

सैमसंग की 3 नैनोमीटर प्रक्रिया जीएएएफईटी (चारों ओर द्वार क्षेत्र प्रभाव प्रतिरोधान्तरित्र) तकनीक पर आधारित है, जो बहु-द्वार एमओएसएफईटी तकनीक का एक प्रकार है, जबकि ताइवान अर्धचालक निर्माण कंपनी लिमिटेड की 3 नैनोमीटर प्रक्रिया अभी भी फिनफेट (फिन क्षेत्र प्रभाव प्रतिरोधान्तरित्र) तकनीक का उपयोग करेगी,^[10] ताइवान अर्धचालक निर्माण कंपनी लिमिटेड चारों ओर द्वार क्षेत्र प्रभाव प्रतिरोधान्तरित्र विकसित करने के बाद भी उपयोग करेगी।^[11] विशेष रूप से, सैमसंग एमबीसीएफईटी (बहु-संबंध चैनल क्षेत्र-प्रभाव प्रतिरोधान्तरित्र) नामक चारों ओर द्वार क्षेत्र प्रभाव प्रतिरोधान्तरित्र के अपने संस्करण का उपयोग करने की योजना बना रहा है।^[12] इंटेल की प्रक्रिया को नैनोमीटर प्रत्यय के बिना इंटेल 3 कहा जाता है, प्रति वाट प्राप्त प्रदर्शन, ईयूवी लिथोग्राफी का उपयोग, और विद्युत और क्षेत्र में संशोधन की स्थितियों में इसकी पूर्व प्रक्रिया नोड्स की तुलना में फिन क्षेत्र प्रभाव प्रतिरोधान्तरित्र तकनीक के एक परिष्कृत, उन्नत और अनुकूलित संस्करण का उपयोग करेगा।^[13]

3 नैनोमीटर शब्द का प्रतिरोधान्तरित्र के किसी भी वास्तविक भौतिक विशेषता (जैसे द्वार की लंबाई, धातु की तारत्व या द्वार तारत्व) से कोई संबंध नहीं है। विद्युत और इलेक्ट्रॉनिक्स इंजीनियर संस्थान मानक संघ उद्योग संयोजन द्वारा प्रकाशित उपकरणों और प्रणालियों के लिए अंतर्राष्ट्रीय रूपरेखा के 2021 अद्यतन में निहित अनुमानों के अनुसार, 3 नैनोमीटर नोड में 48 नैनोमीटर की संपर्क द्वार तारत्व और 24 नैनोमीटर की सबसे सख्त धातु तारत्व होने की अपेक्षा है।^[14] हालांकि, वास्तविक विश्व के वाणिज्यिक अभ्यास में, 3 नैनोमीटर का उपयोग मुख्य रूप से माइक्रोचिप निर्माताओं द्वारा एक विपणन शब्द के रूप में किया जाता है, जो प्रतिरोधान्तरित्र घनत्व (यानी लघुकरण की एक उच्च डिग्री), बढ़ी हुई गति के संदर्भ में सिलिकॉन अर्ध-चालक चिप्स की एक नई, अधिकतम पीढ़ी का और कम बिजली की क्षय का उल्लेख करता है।^[15]^[16] इसके अतिरिक्त, विभिन्न निर्माताओं के बीच इस बारे में कोई उद्योग-व्यापी समझौता नहीं है कि कौन सी संख्या 3 नैनोमीटर नोड को परिभाषित करेंगे। सामान्य रूप से चिप निर्माता तुलना के लिए अपनी पूर्व प्रक्रिया नोड (इस स्थितियों में 5 नैनोमीटर प्रक्रिया नोड) को संदर्भित करता है। उदाहरण के लिए, ताइवान अर्धचालक निर्माण कंपनी लिमिटेड ने कहा है कि इसके 3 नैनोमीटर फिन क्षेत्र प्रभाव प्रतिरोधान्तरित्र चिप्स उसी गति से बिजली की क्षय को 25-30% तक कम कर देंगे, समान विद्युत पर गति को 10-15% तक बढ़ा देंगे और प्रतिरोधान्तरित्र घनत्व को इसकी तुलना में पूर्व 5 नैनोमीटर फिन क्षेत्र प्रभाव प्रतिरोधान्तरित्र चिप्स लगभग 33% बढ़ा देंगे।^[17]^[18] दूसरी ओर, सैमसंग ने कहा है कि इसकी 3 नैनोमीटर प्रक्रिया बिजली की क्षय को 45% तक कम कर देगी, प्रदर्शन में 23% संशोधन करेगी, और इसकी पूर्व 5 नैनोमीटर प्रक्रिया की तुलना में सतह क्षेत्र में 16% की कमी आएगी।^[19]

ईयूवी को 3 नैनोमीटर पर नई चुनौतियों का सामना करना पड़ता है जिससे कई संरूपण का आवश्यक उपयोग होता है।^[20]

इतिहास

अनुसंधान और प्रौद्योगिकी प्रदर्शन

1985 में, एक निप्पॉन टेलीग्राफ और टेलीफोन (NTT) अनुसंधान दल ने एक धातु-ऑक्साइड-अर्धचालक क्षेत्र-प्रभाव प्रतिरोधान्तरित्र (एनएमओएस तर्क) उपकरण बनाया जिसकी चैनल लंबाई 130 नैनोमीटर प्रक्रिया 150 नैनोमीटर और द्वार ऑक्साइड सघनता 2.5 नैनोमीटर थी।^[21] 1998 में, एक उन्नत सूक्ष्म उपकरण (एएमडी) अनुसंधान दल ने 50 नैनोमीटर की चैनल लंबाई और 1.3 नैनोमीटर की ऑक्साइड सघनता के साथ एक एमओएसएफईटी (एनएमओएस) उपकरण तैयार किया।^[22]^[23]

2003 में, एनईसी की एक शोध टीम ने पीएमओएस और एनएमओएस प्रक्रियाओं का उपयोग करते हुए 3 नैनोमीटर की चैनल लंबाई के साथ पहले धातु-ऑक्साइड-अर्धचालक क्षेत्र-प्रभाव प्रतिरोधान्तरित्र का निर्माण किया।^[24]^[25] 2006 में,कोरिया उन्नत विज्ञान और प्रौद्योगिकी संस्थान (केएआईएसटी) और राष्ट्रीय नैनो फैब केंद्र की एक टीम ने चारों ओर द्वार क्षेत्र प्रभाव प्रतिरोधान्तरित्र तकनीक पर आधारित विश्व का सबसे छोटा नैनोइलेक्ट्रॉनिक उपकरण, 3 नैनोमीटर चौड़ाई वाला बहु द्वार धातु-ऑक्साइड-अर्धचालक क्षेत्र-प्रभाव प्रतिरोधान्तरित्र विकसित किया।^[26]^[27]

व्यावसायीकरण इतिहास

2016 के अंत में, ताइवान अर्धचालक निर्माण कंपनी लिमिटेड ने लगभग US$15.7 बिलियन के सह-प्रतिबद्धता निवेश के साथ 5 नैनोमीटर–3 नैनोमीटर नोड अर्ध-चालक निर्माण संयंत्र के निर्माण की योजना की घोषणा की।^[28]

2017 में, ताइवान अर्धचालक निर्माण कंपनी लिमिटेड ने घोषणा की कि उसे ताइवान के ताइनान विज्ञान पार्क में 3 नैनोमीटर अर्ध-चालक निर्माण संयंत्र का निर्माण प्रारंभ करना है।^[29] ताइवान अर्धचालक निर्माण कंपनी लिमिटेड की योजना 2023 में 3 नैनोमीटर प्रक्रिया नोड का मात्रा उत्पादन प्रारंभ करने की है।^[30]^[31]^[32]^[33]^[34]

2018 के प्रारंभ में, IMEC (अंतरविश्वविद्यालय सूक्ष्म-इलेक्ट्रॉनिक केंद्र) और ताल डिजाइन सिस्टम ने कहा कि उन्होंने अत्यधिक पराबैंगनी लिथोग्राफी (ईयूवी) और 193 नैनोमीटर विसर्जन लिथोग्राफी का उपयोग करके 3 नैनोमीटर परीक्षण चिप्स को टेप किया है।^[35]

2019 के प्रारंभ में, सैमसंग ने 2021 में 3 नैनोमीटर नोड पर 3 नैनोमीटर जीएएएफईटी के निर्माण की योजना प्रस्तुत की, जिसमें नैनोशीट्स का उपयोग करने वाली अपनी बहु-संबंध चैनल क्षेत्र-प्रभाव प्रतिरोधान्तरित्र संरचना का उपयोग किया गया; 7 नैनोमीटर की तुलना में प्रदर्शन में 35% वृद्धि, 50% बिजली की कमी और क्षेत्र में 45% की कमी प्रदान करना।^[36]^[37]^[38] सैमसंग के अर्ध-चालक रूपरेखा में 8, 7, 6, 5 और 4 नैनोमीटर 'नोड्स' के उत्पाद भी सम्मिलित हैं।^[39]^[40]

दिसंबर 2019 में, इंटेल ने 2025 में 3 नैनोमीटर उत्पादन की योजना की घोषणा की।^[41]

जनवरी 2020 में, सैमसंग ने विश्व के पहले 3 नैनोमीटर चारों ओर द्वार क्षेत्र प्रभाव प्रतिरोधान्तरित्र प्रक्रिया प्रोटोटाइप के उत्पादन की घोषणा की, और कहा कि यह 2021 में बड़े पैमाने पर उत्पादन को लक्षित कर रहा है।^[42]

अगस्त 2020 में, ताइवान अर्धचालक निर्माण कंपनी लिमिटेड ने अपनी N3 3 नैनोमीटर प्रक्रिया के विवरण की घोषणा की, जो इसकी N5 5 नैनोमीटर प्रक्रिया में संशोधन होने के अतिरिक्त नई है।^[43] N5 प्रक्रिया की तुलना में, N3 प्रक्रिया को प्रदर्शन में 10–15% (1.10–1.15×) वृद्धि, या तर्क में 1.7× वृद्धि के साथ बिजली की क्षय में 25–35% (1.25–1.35×) कमी की पेशकश करनी चाहिए। घनत्व (0.58 का मापन कारक), एसआरएएम सेल घनत्व में 20% वृद्धि (0.8 मापन कारक), और एनालॉग परिपथ घनत्व में 10% की वृद्धि। चूंकि कई डिजाइनों में तर्क की तुलना में काफी अधिक एसआरएएम सम्मिलित है, (एक सामान्य अनुपात 70% एसआरएएम से 30% तर्क है) डाई केवल लगभग 26% होने की अपेक्षा है। ताइवान अर्धचालक निर्माण कंपनी लिमिटेड ने 2022 की दूसरी पारी में बड़े पैमाने पर उत्पादन की योजना बनाई है।^[1]

जुलाई 2021 में, इंटेल ने एकदम नई प्रक्रिया प्रौद्योगिकी रूपरेखा प्रस्तुत किया, जिसके अनुसार इंटेल 3 प्रक्रिया, कंपनी का ईयूवी का उपयोग करने वाला दूसरा नोड और इंटेल के रिबनएफईटी प्रतिरोधान्तरित्र संरचना पर स्विच करने से पहले फिन क्षेत्र प्रभाव प्रतिरोधान्तरित्र का उपयोग करने वाला अंतिम नोड, अब H2 2023 में उत्पाद निर्माण चरण में प्रवेश करने के लिए निर्धारित है।^[7]

अक्टूबर 2021 में, सैमसंग ने पहले की योजनाओं को समायोजित किया और घोषणा की कि कंपनी 2022 की पहली पारी में अपने ग्राहकों के पहले 3 नैनोमीटर-आधारित चिप डिज़ाइन का उत्पादन प्रारंभ करने वाली है, जबकि 2023 में इसकी 3 नैनोमीटर की दूसरी पीढ़ी की उपेक्षा है।^[4]

जून 2022 में, ताइवान अर्धचालक निर्माण कंपनी लिमिटेड प्रौद्योगिकी संगोष्ठी में, कंपनी ने 2023 H2 में मात्रा उत्पादन के लिए निर्धारित अपनी N3E प्रक्रिया प्रौद्योगिकी का विवरण साझा किया: 1.6× उच्च तर्क प्रतिरोधान्तरित्र घनत्व, 1.3× उच्च चिप प्रतिरोधान्तरित्र घनत्व, अंतर्राष्ट्रीय मानक संगठन विद्युत पर 10-15% उच्च प्रदर्शन या ताइवान अर्धचालक निर्माण कंपनी लिमिटेड N5 v1.0 प्रक्रिया प्रौद्योगिकी, फिनफ्लेक्स तकनीक की तुलना में अंतर्राष्ट्रीय मानक संगठन प्रदर्शन पर 30-35% कम विद्युत, एक ब्लॉक आदि के अंदर विभिन्न पथ ऊंचाइयों के साथ पुस्तकालयों को मिश्रित करने की स्वीकृति देता है। ताइवान अर्धचालक निर्माण कंपनी लिमिटेड ने 3 नैनोमीटर प्रक्रिया परिवार के नए सदस्यों को भी प्रस्तुत किया: उच्च घनत्व वाला संस्करण आरएफ अनुप्रयोगों के लिए N3S, उच्च-प्रदर्शन संस्करण N3P और N3X, और N3आरएफ सम्मिलित है।^[44]^[45]^[46]

जून 2022 में, सैमसंग ने जीएए संरचना के साथ 3 नैनोमीटर प्रक्रिया तकनीक का इस्तेमाल करते हुए लो-पॉवर, हाई-परफ़ॉर्मेंस चिप का शुरुआती उत्पादन प्रारंभ किया।^[47]^[48] उद्योग के सूत्रों के अनुसार, क्वालकॉम ने सैमसंग से 3 नैनोमीटर उत्पादन क्षमता का कुछ भाग आरक्षित किया है।^[49]

25 जुलाई, 2022 को, सैमसंग ने 3 नैनोमीटर द्वार-चारों ओर चिप्स की पहले भार चीन की क्रिप्टोकरंसी खनन कंपनी पैनसेमी को भेजी।^[50]^[51]^[52]^[53] यह पता चला कि नई प्रारंभ की गई 3 नैनोमीटर एमबीसीएफईटी प्रक्रिया प्रौद्योगिकी 16% उच्च प्रतिरोधान्तरित्र घनत्व,^[54] अनिर्दिष्ट 5 नैनोमीटर प्रक्रिया तकनीक की तुलना में 23% अधिक प्रदर्शन या 45% कम बिजली लेना प्रदान करती है।^[55] दूसरी पीढ़ी की 3 नैनोमीटर प्रक्रिया प्रौद्योगिकी के लक्ष्यों में 35% तक उच्च प्रतिरोधान्तरित्र घनत्व,^[54] बिजली लेने में और 50% तक की कमी या 30% तक उच्च प्रदर्शन सम्मिलित है।^[55]^[56]^[54]

29 दिसंबर, 2022 को ताइवान अर्धचालक निर्माण कंपनी लिमिटेड ने घोषणा की कि उसकी 3नैनोमीटर प्रक्रिया तकनीक N3 का उपयोग करके आयतन उत्पादन अच्छी उत्पादकता के साथ चल रहा है।^[57] कंपनी 2023 की दूसरी पारी में एन3ई नामक रिफाइंड 3 नैनोमीटर प्रक्रिया तकनीक का उपयोग करके आयतन निर्माण प्रारंभ करने की योजना बना रही है।^[58]

दिसंबर 2022 में, आईईडीएम 2022 सम्मेलन में, ताइवान अर्धचालक निर्माण कंपनी लिमिटेड ने अपनी 3नैनोमीटर प्रक्रिया प्रौद्योगिकियों के बारे में कुछ विवरणों का प्रदर्शन किया: N3 की संपर्क द्वार तारत्व 45 नैनोमीटर है, N3E की न्यूनतम धातु तारत्व 23 नैनोमीटर है, और एसआरएएम सेल क्षेत्र N3 के लिए 0.0199 μm² और 0.021 μm² है। N3E के लिए (N5 के समान) N3E प्रक्रिया के लिए, डिजाइन के लिए उपयोग किए जाने वाले सेल में पंखों की संख्या के आधार पर, N5 2-2 फिन सेल की तुलना में क्षेत्र मापन 0.64x से 0.85x तक होती है, प्रदर्शन लाभ 11% से 32% तक होता है और ऊर्जा संग्रह 12% से 30% तक (संख्या प्रांतस्था-A72 कोर को संदर्भित करती है) होती है। ताइवान अर्धचालक निर्माण कंपनी लिमिटेड की फिनफ्लेक्स तकनीक समान चिप में विभिन्न संख्या में पंखों के साथ सेलों को मिलाने की स्वीकृति देती है।^[59]^[60]^[61]^[62]

आईईडीएम 2022 से रिपोर्ट करते हुए, अर्ध-चालक उद्योग विशेषज्ञ डिक जेम्स ने कहा कि ताइवान अर्धचालक निर्माण कंपनी लिमिटेड की 3नैनोमीटर प्रक्रियाओं ने केवल वृद्धिशील संशोधन की पेशकश की, क्योंकि फिन की ऊंचाई, द्वार की लंबाई और प्रति प्रतिरोधान्तरित्र (एकल फिन) की संख्या के लिए सीमाएं पहुंच गई हैं। एकल विसरण अवरोध, सक्रिय द्वार पर संपर्क और फिनफ्लेक्स जैसी सुविधाओं के कार्यान्वयन के बाद, फिन क्षेत्र प्रभाव प्रतिरोधान्तरित्र- आधारित प्रक्रिया प्रौद्योगिकियों में संशोधन के लिए और कोई स्थान नहीं संरक्षित रहेगा।^[63]

अप्रैल 2023 में, अपने प्रौद्योगिकी संगोष्ठी में, ताइवान अर्धचालक निर्माण कंपनी लिमिटेड ने अपनी N3P और N3X प्रक्रियाओं के बारे में कुछ विवरणों का प्रदर्शन किया, जिन्हें कंपनी ने पहले प्रस्तुत किया था: N3P N3E की तुलना में 5% उच्च गति या 5%-10% कम विद्युत और 1.04× उच्च चिप घनत्व की पेशकश करेगा। जबकि N3X, N3P की तुलना में ~3.5× उच्च क्षरण और समान घनत्व की कीमत पर 5% गति लाभ प्रदान करेगा। N3P 2024 की दूसरी पारी में मात्रा उत्पादन में प्रवेश करने के लिए निर्धारित है, और N3X 2025 में अनुसरण करेगा।^[64]

3 नैनोमीटर प्रक्रिया नोड

	सैमसंग^[4]^[65]^[66]^[67]			ताइवान अर्धचालक निर्माण कंपनी लिमिटेड^[2]					इंटेल^[7]
प्रक्रिया नाम	3जीएई	3जीएपी	3जीएपी+	N3	N3E	N3S	N3P	N3X	3
प्रतिरोधान्तरित्र का प्रकार	बहु-ब्रिज चैनल क्षेत्र-प्रभाव प्रतिरोधान्तरित्र			फिन क्षेत्र प्रभाव प्रतिरोधान्तरित्र
प्रतिरोधान्तरित्र घनत्व (MTr/mm²)	150^[66]	195^[66]	Unknown	220^[46]	180^[46]	Unknown	Unknown	Unknown	Unknown
एसआरएएम बिट-सेल आकार(μm²)	Unknown	Unknown	Unknown	0.0199^[61]	0.021^[61]	Unknown	Unknown	Unknown	Unknown
प्रतिरोधान्तरित्र द्वार तारत्व (नैनोमीटर)	40	Unknown	Unknown	45^[61]	Unknown	Unknown	Unknown	Unknown	Unknown
अन्तःसम्बद्ध तारत्व (नैनोमीटर)	32	Unknown	Unknown	Unknown	23^[61]	Unknown	Unknown	Unknown	Unknown
प्रकाशन की स्थिति	2022 risk production^[4] 2022 production^[68] 2022 shipping^[69]	2024 production	2025 production	2021 risk production 2022 H2 volume production^[2]^[57] 2023 H1 shipping for revenue^[70]	2023 H2 production^[2]	2024 H1 production^[46]	2024 H2 production^[64]	2025 production^[64]	2023 H2 product manufacturing^[7] 2024 fabbing of Xeons^[71]

संदर्भ

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अग्रिम पठन

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बाहरी संबंध

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Preceded by 5 nm (FinFET)	MOSFET semiconductor device fabrication process	Succeeded by 2 nm (GAAFET)

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 {{Short description|Semiconductor manufacturing processes with a 3&nbsp;nm GAAFET/FinFET technology node}}
 {{Semiconductor manufacturing processes}}
-सेमीकंडक्टर निर्माण में, 3 एनएम प्रक्रिया [[5 एनएम प्रक्रिया]] एमओएसएफईटी (मेटल-ऑक्साइड-सेमीकंडक्टर फील्ड-इफेक्ट ट्रांजिस्टर) [[प्रौद्योगिकी नोड]] के बाद अगला डाई सिकुड़न है। {{As of|2022}}, ताइवानी चिप निर्माता [[TSMC]] ने 2022 की दूसरी छमाही में एक 3 nm, [[सेमीकंडक्टर नोड]] जिसे N3 कहा जाता है, को बड़े पैमाने पर उत्पादन में लगाने की योजना बनाई है।<ref name=tsmc_rm_2022 /><ref name="tsmc" />N3E नामक एक उन्नत 3nm चिप प्रक्रिया 2023 में उत्पादन शुरू कर सकती है।<ref name="Zafar2022">{{cite web |url=https://wccftech.com/tsmc-exceeds-3nm-yield-expectations-production-can-start-sooner-than-planned/ |author=Ramish Zafar |title=TSMC Exceeds 3nm Yield Expectations & Production Can Start Sooner Than Planned |website=wccftech.com |date=4 March 2022 |access-date=19 March 2022 |archive-date=16 March 2022 |archive-url=https://web.archive.org/web/20220316084750/https://wccftech.com/tsmc-exceeds-3nm-yield-expectations-production-can-start-sooner-than-planned/ |url-status=live}}</ref> दक्षिण कोरियाई चिपमेकर [[ SAMSUNG ]] ने 2022 की पहली छमाही में 3 एनएम उत्पादन की शुरुआत के साथ 3 एनएम उत्पादन की शुरुआत के साथ टीएसएमसी (मई 2022 तक) के समान समय सीमा को आधिकारिक रूप से लक्षित किया और दूसरी-जीन 3 एनएम प्रक्रिया (3GAP नाम) के साथ अनुसरण करने के लिए 2023,<ref name=samsung /><ref>{{cite web|url=https://news.samsung.com/global/samsung-electronics-announces-first-quarter-2022-results|title=Samsung Electronics Announces First Quarter 2022 Results|website=Samsung|date=2022-04-28|access-date=10 May 2022|archive-date=10 May 2022|archive-url=https://web.archive.org/web/20220510203429/https://news.samsung.com/global/samsung-electronics-announces-first-quarter-2022-results|url-status=live}}</ref> जबकि अन्य स्रोतों के अनुसार सैमसंग की 3 एनएम प्रक्रिया 2024 में शुरू होगी।<ref>{{Cite web|url=https://www.techpowerup.com/283983/samsung-3-nm-gaafet-node-delayed-to-2024|title=Samsung 3 nm GAAFET Node Delayed to 2024|first=btarunr|last=Discuss|website=TechPowerUp.com|access-date=22 November 2021|archive-date=17 December 2021|archive-url=https://web.archive.org/web/20211217032212/https://www.techpowerup.com/283983/samsung-3-nm-gaafet-node-delayed-to-2024|url-status=live}}</ref> अमेरिकी निर्माता [[इंटेल]] की योजना 2023 में 3 एनएम उत्पादन शुरू करने की है।<ref name=intel_rm_2025 /><ref>{{cite news |last1=Gartenberg |first1=Chaim |title=Intel has a new architecture roadmap and a plan to retake its chipmaking crown in 2025 |url=https://www.theverge.com/2021/7/26/22594074/intel-acclerated-new-architecture-roadmap-naming-7nm-2025 |access-date=22 December 2021 |work=[[The Verge]] |date=26 July 2021 |archive-date=20 December 2021 |archive-url=https://web.archive.org/web/20211220083235/https://www.theverge.com/2021/7/26/22594074/intel-acclerated-new-architecture-roadmap-naming-7nm-2025 |url-status=live }}</ref><ref>{{Cite web|title=इंटेल प्रौद्योगिकी रोडमैप और मील के पत्थर|url=https://www.intel.com/content/www/us/en/newsroom/news/intel-technology-roadmaps-milestones.html#gs.tuhd2s|access-date=2022-02-17|website=Intel|language=en|archive-date=16 July 2022|archive-url=https://web.archive.org/web/20220716192641/https://www.intel.com/content/www/us/en/newsroom/news/intel-technology-roadmaps-milestones.html#gs.tuhd2s|url-status=live}}</ref>
+अर्ध-चालक निर्माण में, '''3 नैनोमीटर प्रक्रिया''' [[5 एनएम प्रक्रिया|5 नैनोमीटर प्रक्रिया]] एमओएसएफईटी (धातु-ऑक्साइड-अर्धचालक क्षेत्र-प्रभाव प्रतिरोधान्तरित्र) [[प्रौद्योगिकी नोड]] के बाद अगला डाई सन्कुचित है। 2022 तक,ताइवान के चिप निर्माता [[TSMC|टीएसएमसी]] ने 2022 की दूसरी पारी में एक 3 नैनोमीटर, [[सेमीकंडक्टर नोड|अर्ध-चालक नोड]] जिसे N3 कहा जाता है, को बड़े पैमाने पर उत्पादन में लगाने की योजना बनाई है।<ref name=tsmc_rm_2022 /><ref name="tsmc" /> N3E नामक एक उन्नत 3 नैनोमीटर चिप प्रक्रिया 2023 में उत्पादन प्रारभ कर सकती है।<ref name="Zafar2022">{{cite web |url=https://wccftech.com/tsmc-exceeds-3nm-yield-expectations-production-can-start-sooner-than-planned/ |author=Ramish Zafar |title=TSMC Exceeds 3nm Yield Expectations & Production Can Start Sooner Than Planned |website=wccftech.com |date=4 March 2022 |access-date=19 March 2022 |archive-date=16 March 2022 |archive-url=https://web.archive.org/web/20220316084750/https://wccftech.com/tsmc-exceeds-3nm-yield-expectations-production-can-start-sooner-than-planned/ |url-status=live}}</ref> दक्षिण कोरियाई चिप निर्माता सैमसंग ने आधिकारिक रूप से ताइवान अर्धचालक निर्माण कंपनी लिमिटेड (मई 2022 तक) के समान समय सीमा को 2022 की पहली पारी में 3जीएई प्रक्रिया प्रौद्योगिकी का उपयोग करके और और दूसरी-पीढ़ी 3 नैनोमीटर प्रक्रिया (3जीएपी नाम) के साथ अनुसरण करने के लिए लक्षित किया। 2023 मे<ref name=samsung /><ref>{{cite web|url=https://news.samsung.com/global/samsung-electronics-announces-first-quarter-2022-results|title=Samsung Electronics Announces First Quarter 2022 Results|website=Samsung|date=2022-04-28|access-date=10 May 2022|archive-date=10 May 2022|archive-url=https://web.archive.org/web/20220510203429/https://news.samsung.com/global/samsung-electronics-announces-first-quarter-2022-results|url-status=live}}</ref> जबकि अन्य स्रोतों के अनुसार सैमसंग की 3 नैनोमीटर प्रक्रिया 2024 में प्रारंभ होगी।<ref>{{Cite web|url=https://www.techpowerup.com/283983/samsung-3-nm-gaafet-node-delayed-to-2024|title=Samsung 3 nm GAAFET Node Delayed to 2024|first=btarunr|last=Discuss|website=TechPowerUp.com|access-date=22 November 2021|archive-date=17 December 2021|archive-url=https://web.archive.org/web/20211217032212/https://www.techpowerup.com/283983/samsung-3-nm-gaafet-node-delayed-to-2024|url-status=live}}</ref> अमेरिकी निर्माता [[इंटेल]] की योजना 2023 में 3 नैनोमीटर उत्पादन प्रारंभ करने की है।<ref name=intel_rm_2025 /><ref>{{cite news |last1=Gartenberg |first1=Chaim |title=Intel has a new architecture roadmap and a plan to retake its chipmaking crown in 2025 |url=https://www.theverge.com/2021/7/26/22594074/intel-acclerated-new-architecture-roadmap-naming-7nm-2025 |access-date=22 December 2021 |work=[[The Verge]] |date=26 July 2021 |archive-date=20 December 2021 |archive-url=https://web.archive.org/web/20211220083235/https://www.theverge.com/2021/7/26/22594074/intel-acclerated-new-architecture-roadmap-naming-7nm-2025 |url-status=live }}</ref><ref>{{Cite web|title=इंटेल प्रौद्योगिकी रोडमैप और मील के पत्थर|url=https://www.intel.com/content/www/us/en/newsroom/news/intel-technology-roadmaps-milestones.html#gs.tuhd2s|access-date=2022-02-17|website=Intel|language=en|archive-date=16 July 2022|archive-url=https://web.archive.org/web/20220716192641/https://www.intel.com/content/www/us/en/newsroom/news/intel-technology-roadmaps-milestones.html#gs.tuhd2s|url-status=live}}</ref>
-सैमसंग की 3 एनएम प्रक्रिया जीएएएफईटी (गेट-ऑल-अराउंड फील्ड-इफेक्ट ट्रांजिस्टर) तकनीक पर आधारित है, जो [[मल्टी-गेट MOSFET]] तकनीक का एक प्रकार है, जबकि टीएसएमसी की 3 एनएम प्रक्रिया अभी भी [[फिनफेट]] (फिन फील्ड-इफेक्ट ट्रांजिस्टर) तकनीक का उपयोग करेगी,<ref>{{Cite web|url=https://www.anandtech.com/show/16041/where-are-my-gaafets-tsmc-to-stay-with-finfet-for-3nm|title=Where are my GAA-FETs? TSMC to Stay with FinFET for 3nm|first=Dr Ian|last=Cutress|website=Anandtech.com|access-date=12 September 2020|archive-date=2 September 2020|archive-url=https://web.archive.org/web/20200902075730/https://www.anandtech.com/show/16041/where-are-my-gaafets-tsmc-to-stay-with-finfet-for-3nm|url-status=live}}</ref> TSMC GAAFET ट्रांजिस्टर विकसित करने के बावजूद।<ref name="auto1">{{Cite web|url=https://www.extremetech.com/computing/314204-tsmc-plots-an-aggressive-course-for-3nm-lithography-and-beyond|title=TSMC Plots an Aggressive Course for 3nm Lithography and Beyond - ExtremeTech|website=Extremetech.com|access-date=12 September 2020|archive-date=22 September 2020|archive-url=https://web.archive.org/web/20200922235956/https://www.extremetech.com/computing/314204-tsmc-plots-an-aggressive-course-for-3nm-lithography-and-beyond|url-status=live}}</ref> विशेष रूप से, सैमसंग एमबीसीएफईटी (मल्टी-ब्रिज चैनल फील्ड-इफेक्ट ट्रांजिस्टर) नामक जीएएएफईटी के अपने संस्करण का उपयोग करने की योजना बना रहा है।<ref>{{Cite web|url=https://techxplore.com/news/2019-05-samsung-foundry-event-3nm-mbcfet.html|title=Samsung at foundry event talks about 3nm, MBCFET developments|website=Techxplore.com|access-date=22 November 2021|archive-date=22 November 2021|archive-url=https://web.archive.org/web/20211122203559/https://techxplore.com/news/2019-05-samsung-foundry-event-3nm-mbcfet.html|url-status=live}}</ref> इंटेल की प्रक्रिया को एनएम प्रत्यय के बिना इंटेल 3 कहा जाता है, प्रति वाट प्राप्त प्रदर्शन, [[ईयूवी लिथोग्राफी]] का उपयोग, और शक्ति और क्षेत्र में सुधार के मामले में इसकी पिछली प्रक्रिया नोड्स की तुलना में FinFET तकनीक के एक परिष्कृत, उन्नत और अनुकूलित संस्करण का उपयोग करेगा।<ref>{{Cite web |url=https://www.forbes.com/sites/patrickmoorhead/2021/07/26/intel-updates-idm-20-strategy-with-new-node-naming-and-technologies/?sh=59b7592729d5 |title=Intel Updates IDM 2.0 Strategy With New Node Naming And Transistor And Packaging Technologies |date=26 July 2021 |author=Patrick Moorhead |website=Forbes |access-date=18 October 2021 |archive-date=18 October 2021 |archive-url=https://web.archive.org/web/20211018091320/https://www.forbes.com/sites/patrickmoorhead/2021/07/26/intel-updates-idm-20-strategy-with-new-node-naming-and-technologies/?sh=59b7592729d5 |url-status=live }}</ref>
-नैनोमीटर शब्द का ट्रांजिस्टर के किसी भी वास्तविक भौतिक विशेषता (जैसे गेट की लंबाई, धातु की पिच या गेट पिच) से कोई संबंध नहीं है। IEEE स्टैंडर्ड्स एसोसिएशन इंडस्ट्री कनेक्शन द्वारा प्रकाशित [[उपकरणों और प्रणालियों के लिए अंतर्राष्ट्रीय रोडमैप]] के 2021 अद्यतन में निहित अनुमानों के अनुसार, 3 एनएम नोड में 48 नैनोमीटर की संपर्क गेट पिच और 24 नैनोमीटर की सबसे सख्त धातु पिच होने की उम्मीद है।<ref>{{Citation |url=https://irds.ieee.org/editions/2021/more-moore |title=INTERNATIONAL ROADMAP FOR DEVICES AND SYSTEMS™: More Moore |year=2021 |publisher=IEEE |page=7 |access-date=7 August 2022 |archive-date=7 August 2022 |archive-url=https://web.archive.org/web/20220807181530/https://irds.ieee.org/editions/2021/more-moore }}</ref> हालांकि, वास्तविक दुनिया के वाणिज्यिक अभ्यास में, 3 एनएम का उपयोग मुख्य रूप से माइक्रोचिप निर्माताओं द्वारा एक विपणन शब्द के रूप में किया जाता है, जो ट्रांजिस्टर घनत्व (यानी लघुकरण की एक उच्च डिग्री), बढ़ी हुई गति के संदर्भ में सिलिकॉन सेमीकंडक्टर चिप्स की एक नई, बेहतर पीढ़ी का उल्लेख करता है। और कम बिजली की खपत।<ref>{{Cite web |url=https://www.pcgamesn.com/amd/tsmc-7nm-5nm-and-3nm-are-just-numbers |title=TSMC's 7nm, 5nm, and 3nm "are just numbers… it doesn't matter what the number is" |website=Pcgamesn.co |access-date=20 April 2020 |archive-date=17 June 2020 |archive-url=https://web.archive.org/web/20200617230408/https://www.pcgamesn.com/amd/tsmc-7nm-5nm-and-3nm-are-just-numbers |url-status=live }}</ref><ref>{{Cite journal |url=https://spectrum.ieee.org/semiconductors/devices/a-better-way-to-measure-progress-in-semiconductors |author=Samuel K. Moore |title=A Better Way to Measure Progress in Semiconductors: It's time to throw out the old Moore's Law metric |publisher=IEEE |journal=IEEE Spectrum |date=21 July 2020 |access-date=20 April 2021 |archive-date=2 December 2020 |archive-url=https://web.archive.org/web/20201202002819/https://spectrum.ieee.org/semiconductors/devices/a-better-way-to-measure-progress-in-semiconductors |url-status=live }}</ref> इसके अलावा, विभिन्न निर्माताओं के बीच इस बारे में कोई उद्योग-व्यापी समझौता नहीं है कि कौन से नंबर 3 एनएम नोड को परिभाषित करेंगे। आमतौर पर चिप निर्माता तुलना के लिए अपनी पिछली प्रक्रिया नोड (इस मामले में 5 एनएम प्रक्रिया नोड) को संदर्भित करता है। उदाहरण के लिए, TSMC ने कहा है कि इसके 3 nm FinFET चिप्स उसी गति से बिजली की खपत को 25-30% तक कम कर देंगे, समान शक्ति पर गति को 10-15% तक बढ़ा देंगे और ट्रांजिस्टर घनत्व को इसकी तुलना में लगभग 33% बढ़ा देंगे पिछले 5 एनएम FinFET चिप्स।<ref>{{Cite web |title=TSMC details its future 5nm and 3nm manufacturing processes—here's what it means for Apple silicon |publisher=Macworld |url=https://www.macworld.com/article/234529/tsmc-details-its-future-5nm-and-3nm-manufacturing-processesheres-what-it-means-for-apple-silicon.html |date=25 August 2020 |author=Jason Cross |access-date=20 April 2021 |archive-date=20 April 2021 |archive-url=https://web.archive.org/web/20210420104726/https://www.macworld.com/article/234529/tsmc-details-its-future-5nm-and-3nm-manufacturing-processesheres-what-it-means-for-apple-silicon.html |url-status=live }}</ref><ref>{{Cite web|title=The future of leading-edge chips according to TSMC: 5nm, 4nm, 3nm and beyond|author=Anton Shilov|website=Techradar.com|date=31 August 2020|access-date=20 April 2021|url=https://www.techradar.com/news/the-future-of-leading-edge-chips-according-to-tsmc-5nm-4nm-3nm-and-beyond|archive-date=20 April 2021|archive-url=https://web.archive.org/web/20210420104725/https://www.techradar.com/news/the-future-of-leading-edge-chips-according-to-tsmc-5nm-4nm-3nm-and-beyond|url-status=live}}</ref> दूसरी ओर, सैमसंग ने कहा है कि इसकी 3 एनएम प्रक्रिया बिजली की खपत को 45% तक कम कर देगी, प्रदर्शन में 23% सुधार करेगी, और इसकी पिछली 5 एनएम प्रक्रिया की तुलना में सतह क्षेत्र में 16% की कमी आएगी।<ref>{{Cite web |url=https://news.samsung.com/global/samsung-begins-chip-production-using-3nm-process-technology-with-gaa-architecture |title=Samsung Begins Chip Production Using 3nm Process Technology With GAA Architecture |date=30 June 2022 |access-date=8 July 2022 |archive-date=8 July 2022 |archive-url=https://web.archive.org/web/20220708021931/https://news.samsung.com/global/samsung-begins-chip-production-using-3nm-process-technology-with-gaa-architecture |url-status=live }}</ref>
+सैमसंग की 3 नैनोमीटर प्रक्रिया जीएएएफईटी (चारों ओर द्वार क्षेत्र प्रभाव प्रतिरोधान्तरित्र) तकनीक पर आधारित है, जो [[मल्टी-गेट MOSFET|बहु-द्वार एमओएसएफईटी]] तकनीक का एक प्रकार है, जबकि ताइवान अर्धचालक निर्माण कंपनी लिमिटेड की 3 नैनोमीटर प्रक्रिया अभी भी [[फिनफेट]] (फिन क्षेत्र प्रभाव प्रतिरोधान्तरित्र) तकनीक का उपयोग करेगी,<ref>{{Cite web|url=https://www.anandtech.com/show/16041/where-are-my-gaafets-tsmc-to-stay-with-finfet-for-3nm|title=Where are my GAA-FETs? TSMC to Stay with FinFET for 3nm|first=Dr Ian|last=Cutress|website=Anandtech.com|access-date=12 September 2020|archive-date=2 September 2020|archive-url=https://web.archive.org/web/20200902075730/https://www.anandtech.com/show/16041/where-are-my-gaafets-tsmc-to-stay-with-finfet-for-3nm|url-status=live}}</ref> ताइवान अर्धचालक निर्माण कंपनी लिमिटेड चारों ओर द्वार क्षेत्र प्रभाव प्रतिरोधान्तरित्र विकसित करने के बाद भी उपयोग करेगी।<ref name="auto1">{{Cite web|url=https://www.extremetech.com/computing/314204-tsmc-plots-an-aggressive-course-for-3nm-lithography-and-beyond|title=TSMC Plots an Aggressive Course for 3nm Lithography and Beyond - ExtremeTech|website=Extremetech.com|access-date=12 September 2020|archive-date=22 September 2020|archive-url=https://web.archive.org/web/20200922235956/https://www.extremetech.com/computing/314204-tsmc-plots-an-aggressive-course-for-3nm-lithography-and-beyond|url-status=live}}</ref> विशेष रूप से, सैमसंग एमबीसीएफईटी (बहु-संबंध चैनल क्षेत्र-प्रभाव प्रतिरोधान्तरित्र) नामक चारों ओर द्वार क्षेत्र प्रभाव प्रतिरोधान्तरित्र के अपने संस्करण का उपयोग करने की योजना बना रहा है।<ref>{{Cite web|url=https://techxplore.com/news/2019-05-samsung-foundry-event-3nm-mbcfet.html|title=Samsung at foundry event talks about 3nm, MBCFET developments|website=Techxplore.com|access-date=22 November 2021|archive-date=22 November 2021|archive-url=https://web.archive.org/web/20211122203559/https://techxplore.com/news/2019-05-samsung-foundry-event-3nm-mbcfet.html|url-status=live}}</ref> इंटेल की प्रक्रिया को नैनोमीटर प्रत्यय के बिना इंटेल 3 कहा जाता है, प्रति वाट प्राप्त प्रदर्शन, [[ईयूवी लिथोग्राफी]] का उपयोग, और विद्युत और क्षेत्र में संशोधन की स्थितियों में इसकी पूर्व प्रक्रिया नोड्स की तुलना में फिन क्षेत्र प्रभाव प्रतिरोधान्तरित्र तकनीक के एक परिष्कृत, उन्नत और अनुकूलित संस्करण का उपयोग करेगा।<ref>{{Cite web |url=https://www.forbes.com/sites/patrickmoorhead/2021/07/26/intel-updates-idm-20-strategy-with-new-node-naming-and-technologies/?sh=59b7592729d5 |title=Intel Updates IDM 2.0 Strategy With New Node Naming And Transistor And Packaging Technologies |date=26 July 2021 |author=Patrick Moorhead |website=Forbes |access-date=18 October 2021 |archive-date=18 October 2021 |archive-url=https://web.archive.org/web/20211018091320/https://www.forbes.com/sites/patrickmoorhead/2021/07/26/intel-updates-idm-20-strategy-with-new-node-naming-and-technologies/?sh=59b7592729d5 |url-status=live }}</ref>
-ईयूवी को 3 एनएम पर नई चुनौतियों का सामना करना पड़ता है जिससे कई पैटर्निंग का आवश्यक उपयोग होता है।<ref>{{cite web|url=https://www.linkedin.com/pulse/euvs-pupil-fill-resist-limitations-3nm-frederick-chen|title=EUV's Pupil Fill and Resist Limitations at 3nm|last=Chen|first=Frederick|website=LinkedIn|date=2022-07-17|archive-url=https://web.archive.org/web/20220729121139/https://www.linkedin.com/pulse/euvs-pupil-fill-resist-limitations-3nm-frederick-chen|archive-date=2022-07-29}}</ref>
+नैनोमीटर शब्द का प्रतिरोधान्तरित्र के किसी भी वास्तविक भौतिक विशेषता (जैसे द्वार की लंबाई, धातु की तारत्व या द्वार तारत्व) से कोई संबंध नहीं है। विद्युत और इलेक्ट्रॉनिक्स इंजीनियर संस्थान मानक संघ उद्योग संयोजन द्वारा प्रकाशित [[उपकरणों और प्रणालियों के लिए अंतर्राष्ट्रीय रोडमैप|उपकरणों और प्रणालियों के लिए अंतर्राष्ट्रीय रूपरेखा]] के 2021 अद्यतन में निहित अनुमानों के अनुसार, 3 नैनोमीटर नोड में 48 नैनोमीटर की संपर्क द्वार तारत्व और 24 नैनोमीटर की सबसे सख्त धातु तारत्व होने की अपेक्षा है।<ref>{{Citation |url=https://irds.ieee.org/editions/2021/more-moore |title=INTERNATIONAL ROADMAP FOR DEVICES AND SYSTEMS™: More Moore |year=2021 |publisher=IEEE |page=7 |access-date=7 August 2022 |archive-date=7 August 2022 |archive-url=https://web.archive.org/web/20220807181530/https://irds.ieee.org/editions/2021/more-moore }}</ref> हालांकि, वास्तविक विश्व के वाणिज्यिक अभ्यास में, 3 नैनोमीटर का उपयोग मुख्य रूप से माइक्रोचिप निर्माताओं द्वारा एक विपणन शब्द के रूप में किया जाता है, जो प्रतिरोधान्तरित्र घनत्व (यानी लघुकरण की एक उच्च डिग्री), बढ़ी हुई गति के संदर्भ में सिलिकॉन अर्ध-चालक चिप्स की एक नई, अधिकतम पीढ़ी का और कम बिजली की क्षय का उल्लेख करता है।<ref>{{Cite web |url=https://www.pcgamesn.com/amd/tsmc-7nm-5nm-and-3nm-are-just-numbers |title=TSMC's 7nm, 5nm, and 3nm "are just numbers… it doesn't matter what the number is" |website=Pcgamesn.co |access-date=20 April 2020 |archive-date=17 June 2020 |archive-url=https://web.archive.org/web/20200617230408/https://www.pcgamesn.com/amd/tsmc-7nm-5nm-and-3nm-are-just-numbers |url-status=live }}</ref><ref>{{Cite journal |url=https://spectrum.ieee.org/semiconductors/devices/a-better-way-to-measure-progress-in-semiconductors |author=Samuel K. Moore |title=A Better Way to Measure Progress in Semiconductors: It's time to throw out the old Moore's Law metric |publisher=IEEE |journal=IEEE Spectrum |date=21 July 2020 |access-date=20 April 2021 |archive-date=2 December 2020 |archive-url=https://web.archive.org/web/20201202002819/https://spectrum.ieee.org/semiconductors/devices/a-better-way-to-measure-progress-in-semiconductors |url-status=live }}</ref> इसके अतिरिक्त, विभिन्न निर्माताओं के बीच इस बारे में कोई उद्योग-व्यापी समझौता नहीं है कि कौन सी संख्या 3 नैनोमीटर नोड को परिभाषित करेंगे। सामान्य रूप से चिप निर्माता तुलना के लिए अपनी पूर्व प्रक्रिया नोड (इस स्थितियों में 5 नैनोमीटर प्रक्रिया नोड) को संदर्भित करता है। उदाहरण के लिए, ताइवान अर्धचालक निर्माण कंपनी लिमिटेड ने कहा है कि इसके 3 नैनोमीटर फिन क्षेत्र प्रभाव प्रतिरोधान्तरित्र चिप्स उसी गति से बिजली की क्षय को 25-30% तक कम कर देंगे, समान विद्युत पर गति को 10-15% तक बढ़ा देंगे और प्रतिरोधान्तरित्र घनत्व को इसकी तुलना में पूर्व 5 नैनोमीटर फिन क्षेत्र प्रभाव प्रतिरोधान्तरित्र चिप्स लगभग 33% बढ़ा देंगे।<ref>{{Cite web |title=TSMC details its future 5nm and 3nm manufacturing processes—here's what it means for Apple silicon |publisher=Macworld |url=https://www.macworld.com/article/234529/tsmc-details-its-future-5nm-and-3nm-manufacturing-processesheres-what-it-means-for-apple-silicon.html |date=25 August 2020 |author=Jason Cross |access-date=20 April 2021 |archive-date=20 April 2021 |archive-url=https://web.archive.org/web/20210420104726/https://www.macworld.com/article/234529/tsmc-details-its-future-5nm-and-3nm-manufacturing-processesheres-what-it-means-for-apple-silicon.html |url-status=live }}</ref><ref>{{Cite web|title=The future of leading-edge chips according to TSMC: 5nm, 4nm, 3nm and beyond|author=Anton Shilov|website=Techradar.com|date=31 August 2020|access-date=20 April 2021|url=https://www.techradar.com/news/the-future-of-leading-edge-chips-according-to-tsmc-5nm-4nm-3nm-and-beyond|archive-date=20 April 2021|archive-url=https://web.archive.org/web/20210420104725/https://www.techradar.com/news/the-future-of-leading-edge-chips-according-to-tsmc-5nm-4nm-3nm-and-beyond|url-status=live}}</ref> दूसरी ओर, सैमसंग ने कहा है कि इसकी 3 नैनोमीटर प्रक्रिया बिजली की क्षय को 45% तक कम कर देगी, प्रदर्शन में 23% संशोधन करेगी, और इसकी पूर्व 5 नैनोमीटर प्रक्रिया की तुलना में सतह क्षेत्र में 16% की कमी आएगी।<ref>{{Cite web |url=https://news.samsung.com/global/samsung-begins-chip-production-using-3nm-process-technology-with-gaa-architecture |title=Samsung Begins Chip Production Using 3nm Process Technology With GAA Architecture |date=30 June 2022 |access-date=8 July 2022 |archive-date=8 July 2022 |archive-url=https://web.archive.org/web/20220708021931/https://news.samsung.com/global/samsung-begins-chip-production-using-3nm-process-technology-with-gaa-architecture |url-status=live }}</ref>
+ईयूवी को 3 नैनोमीटर पर नई चुनौतियों का सामना करना पड़ता है जिससे कई संरूपण का आवश्यक उपयोग होता है।<ref>{{cite web|url=https://www.linkedin.com/pulse/euvs-pupil-fill-resist-limitations-3nm-frederick-chen|title=EUV's Pupil Fill and Resist Limitations at 3nm|last=Chen|first=Frederick|website=LinkedIn|date=2022-07-17|archive-url=https://web.archive.org/web/20220729121139/https://www.linkedin.com/pulse/euvs-pupil-fill-resist-limitations-3nm-frederick-chen|archive-date=2022-07-29}}</ref>
 == इतिहास ==
-=== अनुसंधान और प्रौद्योगिकी डेमो ===
+=== अनुसंधान और प्रौद्योगिकी प्रदर्शन ===
-में, एक [[निप्पॉन टेलीग्राफ और टेलीफोन]] (NTT) अनुसंधान दल ने एक मेटल-ऑक्साइड-सेमीकंडक्टर फील्ड-इफेक्ट ट्रांजिस्टर (NMOS तर्क) उपकरण बनाया जिसकी चैनल लंबाई 130 nm प्रक्रिया|150 nm और [[गेट ऑक्साइड]] मोटाई 2.5 nm थी।<ref>{{cite journal |last1=Kobayashi |first1=Toshio |last2=Horiguchi |first2=Seiji |last3=Miyake |first3=M. |last4=Oda |first4=M. |last5=Kiuchi |first5=K. |s2cid=22309664 |title=Extremely high transconductance (above 500 mS/mm) MOSFET with 2.5 nm gate oxide |journal=1985 International Electron Devices Meeting |date=December 1985 |pages=761–763 |doi=10.1109/IEDM.1985.191088}}</ref> 1998 में, एक उन्नत माइक्रो डिवाइसेस (एएमडी) अनुसंधान दल ने एक मेटल-ऑक्साइड-सेमीकंडक्टर फील्ड-इफेक्ट ट्रांजिस्टर (एनएमओएस) डिवाइस का निर्माण किया, जिसकी चैनल लंबाई डाई सिकुड़न#हाफ-श्रिंक|50 एनएम और ऑक्साइड मोटाई 1.3 एनएम थी।<ref>{{cite journal |last1=Ahmed |first1=Khaled Z. |last2=Ibok |first2=Effiong E. |last3=Song |first3=Miryeong |last4=Yeap |first4=Geoffrey |last5=Xiang |first5=Qi |last6=Bang |first6=David S. |last7=Lin |first7=Ming-Ren |s2cid=109823217 |title=अल्ट्रा थिन डायरेक्ट टनलिंग गेट ऑक्साइड के साथ सब-100 एनएम एमओएसएफईटी का प्रदर्शन और विश्वसनीयता|journal=1998 Symposium on VLSI Technology Digest of Technical Papers (Cat. No.98CH36216) |date=1998 |pages=160–161 |doi=10.1109/VLSIT.1998.689240|isbn=0-7803-4770-6 }}</ref><ref>{{cite journal |last1=Ahmed |first1=Khaled Z. |last2=Ibok |first2=Effiong E. |last3=Song |first3=Miryeong |last4=Yeap |first4=Geoffrey |last5=Xiang |first5=Qi |last6=Bang |first6=David S. |last7=Lin |first7=Ming-Ren |s2cid=1849364 |title=सीधे टनलिंग थर्मल, नाइट्रस और नाइट्रिक ऑक्साइड के साथ सब-100 एनएम nMOSFETs|journal=56th Annual Device Research Conference Digest (Cat. No.98TH8373) |date=1998 |pages=10–11 |doi=10.1109/DRC.1998.731099|isbn=0-7803-4995-4 }}</ref>
+में, एक [[निप्पॉन टेलीग्राफ और टेलीफोन]] (NTT) अनुसंधान दल ने एक धातु-ऑक्साइड-अर्धचालक क्षेत्र-प्रभाव प्रतिरोधान्तरित्र (एनएमओएस तर्क) उपकरण बनाया जिसकी चैनल लंबाई 130 नैनोमीटर प्रक्रिया 150 नैनोमीटर और [[गेट ऑक्साइड|द्वार ऑक्साइड]] सघनता 2.5 नैनोमीटर थी।<ref>{{cite journal |last1=Kobayashi |first1=Toshio |last2=Horiguchi |first2=Seiji |last3=Miyake |first3=M. |last4=Oda |first4=M. |last5=Kiuchi |first5=K. |s2cid=22309664 |title=Extremely high transconductance (above 500 mS/mm) MOSFET with 2.5 nm gate oxide |journal=1985 International Electron Devices Meeting |date=December 1985 |pages=761–763 |doi=10.1109/IEDM.1985.191088}}</ref> 1998 में, एक उन्नत सूक्ष्म उपकरण (एएमडी) अनुसंधान दल ने 50 नैनोमीटर की चैनल लंबाई और 1.3 नैनोमीटर की ऑक्साइड सघनता के साथ एक एमओएसएफईटी (एनएमओएस) उपकरण तैयार किया।<ref>{{cite journal |last1=Ahmed |first1=Khaled Z. |last2=Ibok |first2=Effiong E. |last3=Song |first3=Miryeong |last4=Yeap |first4=Geoffrey |last5=Xiang |first5=Qi |last6=Bang |first6=David S. |last7=Lin |first7=Ming-Ren |s2cid=109823217 |title=अल्ट्रा थिन डायरेक्ट टनलिंग गेट ऑक्साइड के साथ सब-100 एनएम एमओएसएफईटी का प्रदर्शन और विश्वसनीयता|journal=1998 Symposium on VLSI Technology Digest of Technical Papers (Cat. No.98CH36216) |date=1998 |pages=160–161 |doi=10.1109/VLSIT.1998.689240|isbn=0-7803-4770-6 }}</ref><ref>{{cite journal |last1=Ahmed |first1=Khaled Z. |last2=Ibok |first2=Effiong E. |last3=Song |first3=Miryeong |last4=Yeap |first4=Geoffrey |last5=Xiang |first5=Qi |last6=Bang |first6=David S. |last7=Lin |first7=Ming-Ren |s2cid=1849364 |title=सीधे टनलिंग थर्मल, नाइट्रस और नाइट्रिक ऑक्साइड के साथ सब-100 एनएम nMOSFETs|journal=56th Annual Device Research Conference Digest (Cat. No.98TH8373) |date=1998 |pages=10–11 |doi=10.1109/DRC.1998.731099|isbn=0-7803-4995-4 }}</ref>
-में, [[NEC]] की एक शोध टीम ने PMOS लॉजिक और NMOS लॉजिक प्रक्रियाओं का उपयोग करते हुए 3 एनएम की चैनल लंबाई के साथ पहले मेटल-ऑक्साइड-सेमीकंडक्टर फील्ड-इफेक्ट ट्रांजिस्टर का निर्माण किया।<ref name="Schwierz">{{cite book |last1=Schwierz |first1=Frank |last2=Wong |first2=Hei |last3=Liou |first3=Juin J. |title=नैनोमीटर सीएमओएस|date=2010 |publisher=Pan Stanford Publishing |isbn=9789814241083 |page=17 |url=https://books.google.com/books?id=IljcLHKwM3EC&pg=PA17 |language=en |access-date=11 October 2019 |archive-date=24 May 2020 |archive-url=https://web.archive.org/web/20200524083159/https://books.google.com/books?id=IljcLHKwM3EC&pg=PA17 |url-status=live }}</ref><ref>{{cite journal |last1=Wakabayashi |first1=Hitoshi |last2=Yamagami |first2=Shigeharu |last3=Ikezawa |first3=Nobuyuki |last4=Ogura |first4=Atsushi |last5=Narihiro |first5=Mitsuru |last6=Arai |first6=K. |last7=Ochiai |first7=Y. |last8=Takeuchi |first8=K. |last9=Yamamoto |first9=T. |last10=Mogami |first10=T. |s2cid=2100267 |title=उप-10-एनएम प्लानर-बल्क-सीएमओएस उपकरण पार्श्व जंक्शन नियंत्रण का उपयोग करते हुए|journal=IEEE International Electron Devices Meeting 2003 |date=December 2003 |pages=20.7.1–20.7.3 |doi=10.1109/IEDM.2003.1269446|isbn=0-7803-7872-5 }}</ref> 2006 में, [[KAIST]] (KAIST) और नेशनल नैनो फैब सेंटर की एक टीम ने गेट-ऑल-अराउंड (GAAFET) तकनीक पर आधारित दुनिया का सबसे छोटा [[ nanoelectronic ]] उपकरण, 3 एनएम चौड़ाई वाला [[ बहु फाटक ]] मेटल-ऑक्साइड-सेमीकंडक्टर फील्ड-इफेक्ट ट्रांजिस्टर विकसित किया।<ref>{{citation |url=http://www.highbeam.com/doc/1G1-145838158.html|archive-url=https://web.archive.org/web/20121106011401/http://www.highbeam.com/doc/1G1-145838158.html|url-status=dead|archive-date=6 November 2012|title=Still Room at the Bottom (nanometer transistor developed by Yang-kyu Choi from the Korea Advanced Institute of Science and Technology )|date=1 April 2006|work = Nanoparticle News }}</ref><ref>{{citation |last1=Lee |first1=Hyunjin |last2=Choi |first2=Yang-Kyu |last3=Yu |first3=Lee-Eun |last4=Ryu |first4=Seong-Wan |last5=Han |first5=Jin-Woo |last6=Jeon |first6=K. |last7=Jang |first7=D.Y. |last8=Kim |first8=Kuk-Hwan |last9=Lee |first9=Ju-Hyun |date=June 2006 |title=Sub-5nm All-Around Gate FinFET for Ultimate Scaling |journal=Symposium on VLSI Technology, 2006 |pages=58–59 |doi=10.1109/VLSIT.2006.1705215 |display-authors=etal|isbn=978-1-4244-0005-8 |hdl=10203/698 |s2cid=26482358 |hdl-access=free }}</ref>
+में, एनईसी की एक शोध टीम ने पीएमओएस और एनएमओएस प्रक्रियाओं का उपयोग करते हुए 3 नैनोमीटर की चैनल लंबाई के साथ पहले धातु-ऑक्साइड-अर्धचालक क्षेत्र-प्रभाव प्रतिरोधान्तरित्र का निर्माण किया।<ref name="Schwierz">{{cite book |last1=Schwierz |first1=Frank |last2=Wong |first2=Hei |last3=Liou |first3=Juin J. |title=नैनोमीटर सीएमओएस|date=2010 |publisher=Pan Stanford Publishing |isbn=9789814241083 |page=17 |url=https://books.google.com/books?id=IljcLHKwM3EC&pg=PA17 |language=en |access-date=11 October 2019 |archive-date=24 May 2020 |archive-url=https://web.archive.org/web/20200524083159/https://books.google.com/books?id=IljcLHKwM3EC&pg=PA17 |url-status=live }}</ref><ref>{{cite journal |last1=Wakabayashi |first1=Hitoshi |last2=Yamagami |first2=Shigeharu |last3=Ikezawa |first3=Nobuyuki |last4=Ogura |first4=Atsushi |last5=Narihiro |first5=Mitsuru |last6=Arai |first6=K. |last7=Ochiai |first7=Y. |last8=Takeuchi |first8=K. |last9=Yamamoto |first9=T. |last10=Mogami |first10=T. |s2cid=2100267 |title=उप-10-एनएम प्लानर-बल्क-सीएमओएस उपकरण पार्श्व जंक्शन नियंत्रण का उपयोग करते हुए|journal=IEEE International Electron Devices Meeting 2003 |date=December 2003 |pages=20.7.1–20.7.3 |doi=10.1109/IEDM.2003.1269446|isbn=0-7803-7872-5 }}</ref> 2006 में,कोरिया उन्नत विज्ञान और प्रौद्योगिकी संस्थान (केएआईएसटी) और राष्ट्रीय नैनो फैब केंद्र की एक टीम ने चारों ओर द्वार क्षेत्र प्रभाव प्रतिरोधान्तरित्र तकनीक पर आधारित विश्व का सबसे छोटा नैनोइलेक्ट्रॉनिक उपकरण, 3 नैनोमीटर चौड़ाई वाला [[ बहु फाटक |बहु द्वार]] धातु-ऑक्साइड-अर्धचालक क्षेत्र-प्रभाव प्रतिरोधान्तरित्र विकसित किया।<ref>{{citation |url=http://www.highbeam.com/doc/1G1-145838158.html|archive-url=https://web.archive.org/web/20121106011401/http://www.highbeam.com/doc/1G1-145838158.html|url-status=dead|archive-date=6 November 2012|title=Still Room at the Bottom (nanometer transistor developed by Yang-kyu Choi from the Korea Advanced Institute of Science and Technology )|date=1 April 2006|work = Nanoparticle News }}</ref><ref>{{citation |last1=Lee |first1=Hyunjin |last2=Choi |first2=Yang-Kyu |last3=Yu |first3=Lee-Eun |last4=Ryu |first4=Seong-Wan |last5=Han |first5=Jin-Woo |last6=Jeon |first6=K. |last7=Jang |first7=D.Y. |last8=Kim |first8=Kuk-Hwan |last9=Lee |first9=Ju-Hyun |date=June 2006 |title=Sub-5nm All-Around Gate FinFET for Ultimate Scaling |journal=Symposium on VLSI Technology, 2006 |pages=58–59 |doi=10.1109/VLSIT.2006.1705215 |display-authors=etal|isbn=978-1-4244-0005-8 |hdl=10203/698 |s2cid=26482358 |hdl-access=free }}</ref>
 === व्यावसायीकरण इतिहास ===
-के अंत में, TSMC ने लगभग US$15.7 बिलियन के सह-प्रतिबद्धता निवेश के साथ 5 nm–3 nm नोड सेमीकंडक्टर निर्माण संयंत्र के निर्माण की योजना की घोषणा की।<ref>{{citation | url = https://www.eetimes.com/document.asp?doc_id=1330971 | title = TSMC Plans New Fab for 3nm | first = Alan | last = Patterson | date = 12 Dec 2016 | website = Eetimes.com | access-date = 18 April 2019 | archive-date = 1 January 2019 | archive-url = https://web.archive.org/web/20190101054913/https://www.eetimes.com/document.asp?doc_id=1330971 }}</ref>
+के अंत में, ताइवान अर्धचालक निर्माण कंपनी लिमिटेड ने लगभग US$15.7 बिलियन के सह-प्रतिबद्धता निवेश के साथ 5 नैनोमीटर–3 नैनोमीटर नोड अर्ध-चालक निर्माण संयंत्र के निर्माण की योजना की घोषणा की।<ref>{{citation | url = https://www.eetimes.com/document.asp?doc_id=1330971 | title = TSMC Plans New Fab for 3nm | first = Alan | last = Patterson | date = 12 Dec 2016 | website = Eetimes.com | access-date = 18 April 2019 | archive-date = 1 January 2019 | archive-url = https://web.archive.org/web/20190101054913/https://www.eetimes.com/document.asp?doc_id=1330971 }}</ref>
-में, TSMC ने घोषणा की कि उसे ताइवान के [[ताइनान साइंस पार्क]] में 3 एनएम सेमीकंडक्टर निर्माण संयंत्र का निर्माण शुरू करना है।<ref>{{citation | url = https://www.eetimes.com/document.asp?doc_id=1332388 | title = TSMC Aims to Build World's First 3-nm Fab | first = Alan | last = Patterson | date = 2 Oct 2017 | website = Eetimes.com | access-date = 18 April 2019 | archive-date = 28 July 2019 | archive-url = https://web.archive.org/web/20190728022628/https://www.eetimes.com/document.asp?doc_id=1332388 }}</ref> TSMC की योजना 2023 में 3 एनएम प्रोसेस नोड का वॉल्यूम प्रोडक्शन शुरू करने की है।<ref>{{cite web | url = https://wccftech.com/tsmc-2nm-research-taiwan/ | title = TSMC To Commence 2nm Research In Hsinchu, Taiwan Claims Report | first = Ramish | last = Zafar | website = Wccftech.com | date = May 15, 2019 | access-date = 6 December 2019 | archive-date = 7 November 2020 | archive-url = https://web.archive.org/web/20201107234628/https://wccftech.com/tsmc-2nm-research-taiwan/ | url-status = live }}</ref><ref>{{Cite web|url=https://www.techspot.com/news/83080-tsmc-start-production-5nm-second-half-2020-3nm.html|title=TSMC to start production on 5nm in second half of 2020, 3nm in 2022|website=Techspot.com|access-date=12 January 2020|archive-date=19 December 2019|archive-url=https://web.archive.org/web/20191219211202/https://www.techspot.com/news/83080-tsmc-start-production-5nm-second-half-2020-3nm.html|url-status=live}}</ref><ref>{{Cite web|url=https://www.tomshardware.com/news/report-tsmc-to-start-3nm-volume-production-in-2022|title=Report: TSMC To Start 3nm Volume Production In 2022|first=Lucian|last=Armasu 2019-12-06T20:26:59Z|website=Tom's Hardware|access-date=19 December 2019|archive-date=15 September 2022|archive-url=https://web.archive.org/web/20220915124610/https://www.tomshardware.com/news/report-tsmc-to-start-3nm-volume-production-in-2022|url-status=live}}</ref><ref>{{Cite web|url=https://www.gizchina.com/2019/10/25/tsmc-3nm-process-fab-starts-construction-mass-production-in-2023/|title=TSMC 3nm process fab starts construction - mass production in 2023|date=25 October 2019|website=Gizchina.com|access-date=12 January 2020|archive-date=12 January 2020|archive-url=https://web.archive.org/web/20200112210328/https://www.gizchina.com/2019/10/25/tsmc-3nm-process-fab-starts-construction-mass-production-in-2023/|url-status=live}}</ref><ref>{{Cite web|url=https://www.phonearena.com/news/TSMC-starts-building-facilities-to-manufacture-3nm-chips_id119977|title=TSMC starts constructing facilities to turn out 3nm chips by 2023|first=Alan|last=Friedman|website=Phone Arena|access-date=12 January 2020|archive-date=12 January 2020|archive-url=https://web.archive.org/web/20200112210316/https://www.phonearena.com/news/TSMC-starts-building-facilities-to-manufacture-3nm-chips_id119977|url-status=live}}</ref>
-की शुरुआत में, [[IMEC]] (इंटरयूनिवर्सिटी माइक्रोइलेक्ट्रॉनिक सेंटर) और [[ताल डिजाइन सिस्टम]] ने कहा कि उन्होंने [[अत्यधिक पराबैंगनी लिथोग्राफी]] (EUV) और 193 nm [[ विसर्जन लिथोग्राफी ]] का उपयोग करके 3 एनएम टेस्ट चिप्स को टेप किया है।<ref>{{citation |url=https://www.cadence.com/content/cadence-www/global/en_US/home/company/newsroom/press-releases/pr/2018/imec-and-cadence-tape-out-industry-s-first-3nm-test-chip.html |title=Imec and Cadence Tape Out Industry's First 3nm Test Chip |date=28 Feb 2018 |website=Cadence.com |type=press release |access-date=18 April 2019 |archive-date=18 April 2019 |archive-url=https://web.archive.org/web/20190418174740/https://www.cadence.com/content/cadence-www/global/en_US/home/company/newsroom/press-releases/pr/2018/imec-and-cadence-tape-out-industry-s-first-3nm-test-chip.html }}</ref>
+में, ताइवान अर्धचालक निर्माण कंपनी लिमिटेड ने घोषणा की कि उसे ताइवान के [[ताइनान साइंस पार्क|ताइनान विज्ञान पार्क]] में 3 नैनोमीटर अर्ध-चालक निर्माण संयंत्र का निर्माण प्रारंभ करना है।<ref>{{citation | url = https://www.eetimes.com/document.asp?doc_id=1332388 | title = TSMC Aims to Build World's First 3-nm Fab | first = Alan | last = Patterson | date = 2 Oct 2017 | website = Eetimes.com | access-date = 18 April 2019 | archive-date = 28 July 2019 | archive-url = https://web.archive.org/web/20190728022628/https://www.eetimes.com/document.asp?doc_id=1332388 }}</ref> ताइवान अर्धचालक निर्माण कंपनी लिमिटेड की योजना 2023 में 3 नैनोमीटर प्रक्रिया नोड का मात्रा उत्पादन प्रारंभ करने की है।<ref>{{cite web | url = https://wccftech.com/tsmc-2nm-research-taiwan/ | title = TSMC To Commence 2nm Research In Hsinchu, Taiwan Claims Report | first = Ramish | last = Zafar | website = Wccftech.com | date = May 15, 2019 | access-date = 6 December 2019 | archive-date = 7 November 2020 | archive-url = https://web.archive.org/web/20201107234628/https://wccftech.com/tsmc-2nm-research-taiwan/ | url-status = live }}</ref><ref>{{Cite web|url=https://www.techspot.com/news/83080-tsmc-start-production-5nm-second-half-2020-3nm.html|title=TSMC to start production on 5nm in second half of 2020, 3nm in 2022|website=Techspot.com|access-date=12 January 2020|archive-date=19 December 2019|archive-url=https://web.archive.org/web/20191219211202/https://www.techspot.com/news/83080-tsmc-start-production-5nm-second-half-2020-3nm.html|url-status=live}}</ref><ref>{{Cite web|url=https://www.tomshardware.com/news/report-tsmc-to-start-3nm-volume-production-in-2022|title=Report: TSMC To Start 3nm Volume Production In 2022|first=Lucian|last=Armasu 2019-12-06T20:26:59Z|website=Tom's Hardware|access-date=19 December 2019|archive-date=15 September 2022|archive-url=https://web.archive.org/web/20220915124610/https://www.tomshardware.com/news/report-tsmc-to-start-3nm-volume-production-in-2022|url-status=live}}</ref><ref>{{Cite web|url=https://www.gizchina.com/2019/10/25/tsmc-3nm-process-fab-starts-construction-mass-production-in-2023/|title=TSMC 3nm process fab starts construction - mass production in 2023|date=25 October 2019|website=Gizchina.com|access-date=12 January 2020|archive-date=12 January 2020|archive-url=https://web.archive.org/web/20200112210328/https://www.gizchina.com/2019/10/25/tsmc-3nm-process-fab-starts-construction-mass-production-in-2023/|url-status=live}}</ref><ref>{{Cite web|url=https://www.phonearena.com/news/TSMC-starts-building-facilities-to-manufacture-3nm-chips_id119977|title=TSMC starts constructing facilities to turn out 3nm chips by 2023|first=Alan|last=Friedman|website=Phone Arena|access-date=12 January 2020|archive-date=12 January 2020|archive-url=https://web.archive.org/web/20200112210316/https://www.phonearena.com/news/TSMC-starts-building-facilities-to-manufacture-3nm-chips_id119977|url-status=live}}</ref>
-की शुरुआत में, सैमसंग ने 2021 में 3 एनएम नोड पर 3 एनएम जीएएएफईटी ([[गेट-ऑल-अराउंड]] [[ फील्ड इफ़ेक्ट ट्रांजिस्टर ]]) के निर्माण की योजना प्रस्तुत की, जिसमें नैनोशीट्स का उपयोग करने वाली अपनी एमबीसीएफईटी ट्रांजिस्टर संरचना का उपयोग किया गया; 7 एनएम की तुलना में प्रदर्शन में 35% वृद्धि, 50% बिजली की कमी और क्षेत्र में 45% की कमी प्रदान करना।<ref>{{Cite web|url=https://www.extremetech.com/computing/291507-samsung-unveils-3nm-gate-all-around-design-tools|title=Samsung Unveils 3nm Gate-All-Around Design Tools - ExtremeTech|website=Extremetech.com|access-date=12 September 2020|archive-date=15 September 2020|archive-url=https://web.archive.org/web/20200915000842/https://www.extremetech.com/computing/291507-samsung-unveils-3nm-gate-all-around-design-tools|url-status=live}}</ref><ref>{{citation | url = https://www.elinfor.com/news/samsung-3nm-process-is-one-year-ahead-of-tsmc-in-gaa-and-three-years-ahead-of-intel-p-11201 | title = Samsung Plans Mass Production of 3nm GAAFET Chips in 2021 | first = Lucian | last = Armasu | date = 11 January 2019 | work = www.tomshardware.com | access-date = 6 December 2019 | archive-date = 6 December 2019 | archive-url = https://web.archive.org/web/20191206223148/https://www.elinfor.com/news/samsung-3nm-process-is-one-year-ahead-of-tsmc-in-gaa-and-three-years-ahead-of-intel-p-11201 }}</ref><ref>{{citation | url = https://www.tomshardware.com/news/samsung-3nm-gaafet-production-2021,38426.html | title = Samsung: 3nm process is one year ahead of TSMC in GAA and three years ahead of Intel | date = August 6, 2019 | access-date = 18 April 2019 | archive-date = 15 September 2022 | archive-url = https://web.archive.org/web/20220915124609/https://www.tomshardware.com/news/samsung-3nm-gaafet-production-2021,38426.html }}</ref> सैमसंग के सेमीकंडक्टर रोडमैप में 8, 7, 6, 5 और 4 एनएम 'नोड्स' के उत्पाद भी शामिल हैं।<ref>{{citation | url = https://www.tomshardware.com/news/samsung-4nm-foundry-roadmap-revealed,34515.html | title = Samsung Reveals 4nm Process Generation, Full Foundry Roadmap | first = Lucian | last = Armasu | date = May 25, 2017 | work = www.tomshardware.com | access-date = 18 April 2019 | archive-date = 15 September 2022 | archive-url = https://web.archive.org/web/20220915124610/https://www.tomshardware.com/news/samsung-4nm-foundry-roadmap-revealed,34515.html }}</ref><ref>{{Cite web|url=https://www.anandtech.com/show/14333/samsung-announces-3nm-gaa-mbcfet-pdk-version-01|title=Samsung Announces 3nm GAA MBCFET PDK, Version 0.1|first=Ian|last=Cutress|website=Anandtech.com|access-date=19 December 2019|archive-date=14 October 2019|archive-url=https://web.archive.org/web/20191014033656/https://www.anandtech.com/show/14333/samsung-announces-3nm-gaa-mbcfet-pdk-version-01|url-status=live}}</ref>
-दिसंबर 2019 में, इंटेल ने 2025 में 3 एनएम उत्पादन की योजना की घोषणा की।<ref name="auto">{{Cite web|url=https://www.anandtech.com/show/15217/intels-manufacturing-roadmap-from-2019-to-2029|title=Intel's Manufacturing Roadmap from 2019 to 2029: Back Porting, 7nm, 5nm, 3nm, 2nm, and 1.4 nm|first=Dr Ian|last=Cutress|website=Anandtech.com|access-date=11 December 2019|archive-date=12 January 2021|archive-url=https://web.archive.org/web/20210112092150/https://www.anandtech.com/show/15217/intels-manufacturing-roadmap-from-2019-to-2029|url-status=live}}</ref>
+के प्रारंभ में, [[IMEC]] (अंतरविश्वविद्यालय सूक्ष्म-इलेक्ट्रॉनिक केंद्र) और [[ताल डिजाइन सिस्टम]] ने कहा कि उन्होंने [[अत्यधिक पराबैंगनी लिथोग्राफी]] (ईयूवी) और 193 नैनोमीटर [[ विसर्जन लिथोग्राफी |विसर्जन लिथोग्राफी]] का उपयोग करके 3 नैनोमीटर परीक्षण चिप्स को टेप किया है।<ref>{{citation |url=https://www.cadence.com/content/cadence-www/global/en_US/home/company/newsroom/press-releases/pr/2018/imec-and-cadence-tape-out-industry-s-first-3nm-test-chip.html |title=Imec and Cadence Tape Out Industry's First 3nm Test Chip |date=28 Feb 2018 |website=Cadence.com |type=press release |access-date=18 April 2019 |archive-date=18 April 2019 |archive-url=https://web.archive.org/web/20190418174740/https://www.cadence.com/content/cadence-www/global/en_US/home/company/newsroom/press-releases/pr/2018/imec-and-cadence-tape-out-industry-s-first-3nm-test-chip.html }}</ref>
-जनवरी 2020 में, सैमसंग ने दुनिया के पहले 3 एनएम GAAFET प्रोसेस प्रोटोटाइप के उत्पादन की घोषणा की, और कहा कि यह 2021 में बड़े पैमाने पर उत्पादन को लक्षित कर रहा है।<ref>{{Cite web|url=https://www.tomshardware.com/news/samsung-prototypes-first-ever-3nm-gaafet-semiconductor|title=Samsung Prototypes First Ever 3nm GAAFET Semiconductor|last=Broekhuijsen 2020-01-03T16:28:57Z|first=Niels|website=Tom's Hardware|language=en|access-date=2020-02-10|archive-date=15 September 2022|archive-url=https://web.archive.org/web/20220915124610/https://www.tomshardware.com/news/samsung-prototypes-first-ever-3nm-gaafet-semiconductor|url-status=live}}</ref>
-अगस्त 2020 में, TSMC ने अपनी N3 3 nm प्रक्रिया के विवरण की घोषणा की, जो इसकी N5 5 nm प्रक्रिया में सुधार होने के बजाय नई है।<ref>{{Cite web|url=https://www.anandtech.com/show/14666/tsmc-3nm-euv-development-progress-going-well-early-customers-engaged|title=TSMC: 3nm EUV Development Progress Going Well, Early Customers Engaged|first=Anton|last=Shilov|website=Anandtech.com|access-date=12 September 2020|archive-date=3 September 2020|archive-url=https://web.archive.org/web/20200903023151/https://www.anandtech.com/show/14666/tsmc-3nm-euv-development-progress-going-well-early-customers-engaged|url-status=live}}</ref> N5 प्रक्रिया की तुलना में, N3 प्रक्रिया को प्रदर्शन में 10–15% (1.10–1.15×) वृद्धि, या तर्क में 1.7× वृद्धि के साथ बिजली की खपत में 25–35% (1.25–1.35×) कमी की पेशकश करनी चाहिए। घनत्व (0.58 का स्केलिंग कारक), SRAM सेल घनत्व में 20% वृद्धि (0.8 स्केलिंग कारक), और एनालॉग सर्किटरी घनत्व में 10% की वृद्धि। चूंकि कई डिजाइनों में तर्क की तुलना में काफी अधिक SRAM शामिल है, (एक सामान्य अनुपात 70% SRAM से 30% तर्क है) मरने की सिकुड़न केवल लगभग 26% होने की उम्मीद है। TSMC ने 2022 की दूसरी छमाही में बड़े पैमाने पर उत्पादन की योजना बनाई है।<ref name=tsmc_rm_2022>{{cite web|url=https://www.anandtech.com/print/17356/tsmc-roadmap-update-n3e-in-2024-n2-in-2026-major-changes-incoming|title=TSMC रोडमैप अपडेट: 2024 में N3E, 2026 में N2, आने वाले बड़े बदलाव|website=AnandTech|date=2022-04-22|access-date=12 May 2022|archive-date=9 May 2022|archive-url=https://web.archive.org/web/20220509122111/https://www.anandtech.com/print/17356/tsmc-roadmap-update-n3e-in-2024-n2-in-2026-major-changes-incoming|url-status=live}}</ref>
-जुलाई 2021 में, इंटेल ने एकदम नई प्रक्रिया प्रौद्योगिकी रोडमैप प्रस्तुत किया, जिसके अनुसार इंटेल 3 प्रक्रिया, कंपनी का ईयूवी का उपयोग करने वाला दूसरा नोड और इंटेल के RibbonFET ट्रांजिस्टर आर्किटेक्चर पर स्विच करने से पहले FinFET का उपयोग करने वाला अंतिम नोड, अब 2019 में उत्पाद निर्माण चरण में प्रवेश करने के लिए निर्धारित है। एच 2 2023।<ref name=intel_rm_2025 />
+के प्रारंभ में, सैमसंग ने 2021 में 3 नैनोमीटर नोड पर 3 नैनोमीटर जीएएएफईटी के निर्माण की योजना प्रस्तुत की, जिसमें नैनोशीट्स का उपयोग करने वाली अपनी बहु-संबंध चैनल क्षेत्र-प्रभाव प्रतिरोधान्तरित्र संरचना का उपयोग किया गया; 7 नैनोमीटर की तुलना में प्रदर्शन में 35% वृद्धि, 50% बिजली की कमी और क्षेत्र में 45% की कमी प्रदान करना।<ref>{{Cite web|url=https://www.extremetech.com/computing/291507-samsung-unveils-3nm-gate-all-around-design-tools|title=Samsung Unveils 3nm Gate-All-Around Design Tools - ExtremeTech|website=Extremetech.com|access-date=12 September 2020|archive-date=15 September 2020|archive-url=https://web.archive.org/web/20200915000842/https://www.extremetech.com/computing/291507-samsung-unveils-3nm-gate-all-around-design-tools|url-status=live}}</ref><ref>{{citation | url = https://www.elinfor.com/news/samsung-3nm-process-is-one-year-ahead-of-tsmc-in-gaa-and-three-years-ahead-of-intel-p-11201 | title = Samsung Plans Mass Production of 3nm GAAFET Chips in 2021 | first = Lucian | last = Armasu | date = 11 January 2019 | work = www.tomshardware.com | access-date = 6 December 2019 | archive-date = 6 December 2019 | archive-url = https://web.archive.org/web/20191206223148/https://www.elinfor.com/news/samsung-3nm-process-is-one-year-ahead-of-tsmc-in-gaa-and-three-years-ahead-of-intel-p-11201 }}</ref><ref>{{citation | url = https://www.tomshardware.com/news/samsung-3nm-gaafet-production-2021,38426.html | title = Samsung: 3nm process is one year ahead of TSMC in GAA and three years ahead of Intel | date = August 6, 2019 | access-date = 18 April 2019 | archive-date = 15 September 2022 | archive-url = https://web.archive.org/web/20220915124609/https://www.tomshardware.com/news/samsung-3nm-gaafet-production-2021,38426.html }}</ref> सैमसंग के अर्ध-चालक रूपरेखा में 8, 7, 6, 5 और 4 नैनोमीटर 'नोड्स' के उत्पाद भी सम्मिलित हैं।<ref>{{citation | url = https://www.tomshardware.com/news/samsung-4nm-foundry-roadmap-revealed,34515.html | title = Samsung Reveals 4nm Process Generation, Full Foundry Roadmap | first = Lucian | last = Armasu | date = May 25, 2017 | work = www.tomshardware.com | access-date = 18 April 2019 | archive-date = 15 September 2022 | archive-url = https://web.archive.org/web/20220915124610/https://www.tomshardware.com/news/samsung-4nm-foundry-roadmap-revealed,34515.html }}</ref><ref>{{Cite web|url=https://www.anandtech.com/show/14333/samsung-announces-3nm-gaa-mbcfet-pdk-version-01|title=Samsung Announces 3nm GAA MBCFET PDK, Version 0.1|first=Ian|last=Cutress|website=Anandtech.com|access-date=19 December 2019|archive-date=14 October 2019|archive-url=https://web.archive.org/web/20191014033656/https://www.anandtech.com/show/14333/samsung-announces-3nm-gaa-mbcfet-pdk-version-01|url-status=live}}</ref>
-अक्टूबर 2021 में, सैमसंग ने पहले की योजनाओं को समायोजित किया और घोषणा की कि कंपनी 2022 की पहली छमाही में अपने ग्राहकों के पहले 3 एनएम-आधारित चिप डिज़ाइन का उत्पादन शुरू करने वाली है, जबकि 2023 में इसकी 3 एनएम की दूसरी पीढ़ी की उम्मीद है।<ref name = samsung/>
+दिसंबर 2019 में, इंटेल ने 2025 में 3 नैनोमीटर उत्पादन की योजना की घोषणा की।<ref name="auto">{{Cite web|url=https://www.anandtech.com/show/15217/intels-manufacturing-roadmap-from-2019-to-2029|title=Intel's Manufacturing Roadmap from 2019 to 2029: Back Porting, 7nm, 5nm, 3nm, 2nm, and 1.4 nm|first=Dr Ian|last=Cutress|website=Anandtech.com|access-date=11 December 2019|archive-date=12 January 2021|archive-url=https://web.archive.org/web/20210112092150/https://www.anandtech.com/show/15217/intels-manufacturing-roadmap-from-2019-to-2029|url-status=live}}</ref>
-जून 2022 में, TSMC प्रौद्योगिकी संगोष्ठी में, कंपनी ने 2023 H2 में मात्रा उत्पादन के लिए निर्धारित अपनी N3E प्रक्रिया प्रौद्योगिकी का विवरण साझा किया: 1.6× उच्च तर्क ट्रांजिस्टर घनत्व, 1.3× उच्च चिप ट्रांजिस्टर घनत्व, आईएसओ शक्ति पर 10-15% उच्च प्रदर्शन या TSMC N5 v1.0 प्रक्रिया प्रौद्योगिकी, FinFLEX तकनीक की तुलना में ISO प्रदर्शन पर 30-35% कम शक्ति, एक ब्लॉक आदि के भीतर विभिन्न ट्रैक ऊंचाइयों के साथ पुस्तकालयों को इंटरमिक्स करने की अनुमति देता है। TSMC ने 3 nm प्रक्रिया परिवार के नए सदस्यों को भी पेश किया: उच्च घनत्व वाला संस्करण RF अनुप्रयोगों के लिए N3S, उच्च-प्रदर्शन संस्करण N3P और N3X, और N3RF।<ref>{{cite web
+जनवरी 2020 में, सैमसंग ने विश्व के पहले 3 नैनोमीटर चारों ओर द्वार क्षेत्र प्रभाव प्रतिरोधान्तरित्र प्रक्रिया प्रोटोटाइप के उत्पादन की घोषणा की, और कहा कि यह 2021 में बड़े पैमाने पर उत्पादन को लक्षित कर रहा है।<ref>{{Cite web|url=https://www.tomshardware.com/news/samsung-prototypes-first-ever-3nm-gaafet-semiconductor|title=Samsung Prototypes First Ever 3nm GAAFET Semiconductor|last=Broekhuijsen 2020-01-03T16:28:57Z|first=Niels|website=Tom's Hardware|language=en|access-date=2020-02-10|archive-date=15 September 2022|archive-url=https://web.archive.org/web/20220915124610/https://www.tomshardware.com/news/samsung-prototypes-first-ever-3nm-gaafet-semiconductor|url-status=live}}</ref>
+अगस्त 2020 में, ताइवान अर्धचालक निर्माण कंपनी लिमिटेड ने अपनी N3 3 नैनोमीटर प्रक्रिया के विवरण की घोषणा की, जो इसकी N5 5 नैनोमीटर प्रक्रिया में संशोधन होने के अतिरिक्त नई है।<ref>{{Cite web|url=https://www.anandtech.com/show/14666/tsmc-3nm-euv-development-progress-going-well-early-customers-engaged|title=TSMC: 3nm EUV Development Progress Going Well, Early Customers Engaged|first=Anton|last=Shilov|website=Anandtech.com|access-date=12 September 2020|archive-date=3 September 2020|archive-url=https://web.archive.org/web/20200903023151/https://www.anandtech.com/show/14666/tsmc-3nm-euv-development-progress-going-well-early-customers-engaged|url-status=live}}</ref> N5 प्रक्रिया की तुलना में, N3 प्रक्रिया को प्रदर्शन में 10–15% (1.10–1.15×) वृद्धि, या तर्क में 1.7× वृद्धि के साथ बिजली की क्षय में 25–35% (1.25–1.35×) कमी की पेशकश करनी चाहिए। घनत्व (0.58 का मापन कारक), एसआरएएम सेल घनत्व में 20% वृद्धि (0.8 मापन कारक), और एनालॉग परिपथ घनत्व में 10% की वृद्धि। चूंकि कई डिजाइनों में तर्क की तुलना में काफी अधिक एसआरएएम सम्मिलित है, (एक सामान्य अनुपात 70% एसआरएएम से 30% तर्क है) डाई केवल लगभग 26% होने की अपेक्षा है। ताइवान अर्धचालक निर्माण कंपनी लिमिटेड ने 2022 की दूसरी पारी में बड़े पैमाने पर उत्पादन की योजना बनाई है।<ref name="tsmc_rm_2022">{{cite web|url=https://www.anandtech.com/print/17356/tsmc-roadmap-update-n3e-in-2024-n2-in-2026-major-changes-incoming|title=TSMC रोडमैप अपडेट: 2024 में N3E, 2026 में N2, आने वाले बड़े बदलाव|website=AnandTech|date=2022-04-22|access-date=12 May 2022|archive-date=9 May 2022|archive-url=https://web.archive.org/web/20220509122111/https://www.anandtech.com/print/17356/tsmc-roadmap-update-n3e-in-2024-n2-in-2026-major-changes-incoming|url-status=live}}</ref>
+जुलाई 2021 में, इंटेल ने एकदम नई प्रक्रिया प्रौद्योगिकी रूपरेखा प्रस्तुत किया, जिसके अनुसार इंटेल 3 प्रक्रिया, कंपनी का ईयूवी का उपयोग करने वाला दूसरा नोड और इंटेल के रिबनएफईटी प्रतिरोधान्तरित्र संरचना पर स्विच करने से पहले फिन क्षेत्र प्रभाव प्रतिरोधान्तरित्र का उपयोग करने वाला अंतिम नोड, अब H2 2023 में उत्पाद निर्माण चरण में प्रवेश करने के लिए निर्धारित है।<ref name="intel_rm_2025" />
+अक्टूबर 2021 में, सैमसंग ने पहले की योजनाओं को समायोजित किया और घोषणा की कि कंपनी 2022 की पहली पारी में अपने ग्राहकों के पहले 3 नैनोमीटर-आधारित चिप डिज़ाइन का उत्पादन प्रारंभ करने वाली है, जबकि 2023 में इसकी 3 नैनोमीटर की दूसरी पीढ़ी की उपेक्षा है।<ref name="samsung" />
+जून 2022 में, ताइवान अर्धचालक निर्माण कंपनी लिमिटेड प्रौद्योगिकी संगोष्ठी में, कंपनी ने 2023 H2 में मात्रा उत्पादन के लिए निर्धारित अपनी N3E प्रक्रिया प्रौद्योगिकी का विवरण साझा किया: 1.6× उच्च तर्क प्रतिरोधान्तरित्र घनत्व, 1.3× उच्च चिप प्रतिरोधान्तरित्र घनत्व, अंतर्राष्ट्रीय मानक संगठन विद्युत पर 10-15% उच्च प्रदर्शन या ताइवान अर्धचालक निर्माण कंपनी लिमिटेड N5 v1.0 प्रक्रिया प्रौद्योगिकी, फिनफ्लेक्स तकनीक की तुलना में अंतर्राष्ट्रीय मानक संगठन प्रदर्शन पर 30-35% कम विद्युत, एक ब्लॉक आदि के अंदर विभिन्न पथ ऊंचाइयों के साथ पुस्तकालयों को मिश्रित करने की स्वीकृति देता है। ताइवान अर्धचालक निर्माण कंपनी लिमिटेड ने 3 नैनोमीटर प्रक्रिया परिवार के नए सदस्यों को भी प्रस्तुत किया: उच्च घनत्व वाला संस्करण आरएफ अनुप्रयोगों के लिए N3S, उच्च-प्रदर्शन संस्करण N3P और N3X, और N3आरएफ सम्मिलित है।<ref>{{cite web
   |url=https://semiwiki.com/semiconductor-manufacturers/tsmc/314415-tsmc-2022-technology-symposium-review-process-technology-development/
   |title=TSMC Technology Symposium Review
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   |website=AnandTech
   |date=2022-06-16
-}}</ref><ref name=tsmc_wikichip>{{cite web
+}}</ref><ref name="tsmc_wikichip">{{cite web
   |url=https://fuse.wikichip.org/news/7048/n3e-replaces-n3-comes-in-many-flavors/
   |title=N3E N3 की जगह लेता है; कई स्वादों में आता है|website=WikiChip Fuse
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 }}</ref>
-जून 2022 में, सैमसंग ने जीएए आर्किटेक्चर के साथ 3 एनएम प्रोसेस टेक्नोलॉजी का इस्तेमाल करते हुए लो-पॉवर, हाई-परफ़ॉर्मेंस चिप का शुरुआती उत्पादन शुरू किया।
+जून 2022 में, सैमसंग ने जीएए संरचना के साथ 3 नैनोमीटर प्रक्रिया तकनीक का इस्तेमाल करते हुए लो-पॉवर, हाई-परफ़ॉर्मेंस चिप का शुरुआती उत्पादन प्रारंभ किया।<ref>"Samsung Begins Chip Production Using 3nm Process Technology With GAA Architecture". ''news.samsung.com''. Archived from the original on 30 June 2022. Retrieved 30 June 2022.</ref><ref>{{cite web|title=Samsung Starts 3nm Production: The Gate-All-Around (GAAFET) Era Begins|url=https://www.anandtech.com/print/17474/samsung-starts-3nm-production-the-gaafet-era-begins|website=AnandTech|date=2022-06-30|access-date=7 July 2022|archive-date=7 July 2022|archive-url=https://web.archive.org/web/20220707100515/https://www.anandtech.com/print/17474/samsung-starts-3nm-production-the-gaafet-era-begins|url-status=live}}</ref> उद्योग के सूत्रों के अनुसार, क्वालकॉम ने सैमसंग से 3 नैनोमीटर उत्पादन क्षमता का कुछ भाग आरक्षित किया है।<ref>{{cite web|title=Samsung Electronics begins 'trial production' of 3-nano foundry...The first customer is a Chinese ASIC company|url=https://www-thelec-kr.translate.goog/news/articleView.html?idxno=17300&_x_tr_sl=auto&_x_tr_tl=en&_x_tr_hl=en&_x_tr_pto=wapp|website=TheElec|date=2022-06-28|access-date=28 July 2022|archive-date=28 July 2022|archive-url=https://web.archive.org/web/20220728080413/https://www-thelec-kr.translate.goog/news/articleView.html?idxno=17300&_x_tr_sl=auto&_x_tr_tl=en&_x_tr_hl=en&_x_tr_pto=wapp|url-status=live}}</ref>
-रेफरी नाम = :0 >{{Cite web |title=सैमसंग ने GAA आर्किटेक्चर के साथ 3nm प्रोसेस टेक्नोलॉजी का उपयोग करके चिप उत्पादन शुरू किया|url=https://news.samsung.com/global/samsung-begins-chip-production-using-3nm-process-technology-with-gaa-architecture |access-date=2022-06-30 |website=news.samsung.com |language=en |archive-date=30 June 2022 |archive-url=https://web.archive.org/web/20220630035207/https://news.samsung.com/global/samsung-begins-chip-production-using-3nm-process-technology-with-gaa-architecture |url-status=live }}</ref><ref>{{cite web|title=Samsung Starts 3nm Production: The Gate-All-Around (GAAFET) Era Begins|url=https://www.anandtech.com/print/17474/samsung-starts-3nm-production-the-gaafet-era-begins|website=AnandTech|date=2022-06-30|access-date=7 July 2022|archive-date=7 July 2022|archive-url=https://web.archive.org/web/20220707100515/https://www.anandtech.com/print/17474/samsung-starts-3nm-production-the-gaafet-era-begins|url-status=live}}</ref> उद्योग के सूत्रों के अनुसार, क्वालकॉम ने सैमसंग से 3 एनएम उत्पादन क्षमता का कुछ हिस्सा आरक्षित किया है।<ref>{{cite web|title=Samsung Electronics begins 'trial production' of 3-nano foundry...The first customer is a Chinese ASIC company|url=https://www-thelec-kr.translate.goog/news/articleView.html?idxno=17300&_x_tr_sl=auto&_x_tr_tl=en&_x_tr_hl=en&_x_tr_pto=wapp|website=TheElec|date=2022-06-28|access-date=28 July 2022|archive-date=28 July 2022|archive-url=https://web.archive.org/web/20220728080413/https://www-thelec-kr.translate.goog/news/articleView.html?idxno=17300&_x_tr_sl=auto&_x_tr_tl=en&_x_tr_hl=en&_x_tr_pto=wapp|url-status=live}}</ref>
-जुलाई, 2022 को, सैमसंग ने 3 एनएम गेट-ऑल-अराउंड चिप्स की पहली खेप चीन की क्रिप्टोकरंसी माइनिंग फर्म पैनसेमी को भेजी।<ref>{{cite web|title=Samsung’s 3nm trial production run this week to make Bitcoin miner chips|url=https://www.sammobile.com/news/samsung-3nm-trial-production-run-this-week-make-bitcoin-miner-chips/|website=SamMobile|date=2022-06-28|access-date=27 July 2022|archive-date=27 July 2022|archive-url=https://web.archive.org/web/20220727165146/https://www.sammobile.com/news/samsung-3nm-trial-production-run-this-week-make-bitcoin-miner-chips/|url-status=live}}</ref><ref>{{cite web|title=Samsung ships its first set of 3nm chips, marking an important milestone|url=https://www.sammobile.com/news/samsung-3nm-chips-shipped-important-milestone/|website=SamMobile|date=2022-07-25|access-date=27 July 2022|archive-date=27 July 2022|archive-url=https://web.archive.org/web/20220727151146/https://www.sammobile.com/news/samsung-3nm-chips-shipped-important-milestone/|url-status=live}}</ref><ref>{{cite web|title=Samsung celebrates the first shipment of 3nm Gate-All-Around chips|url=https://www.gsmarena.com/samsung_celebrates_the_first_shipment_of_3nm_gateallaround_chips-news-55179.php|website=www.gsmarena.com|date=2022-07-25|access-date=26 July 2022|archive-date=26 July 2022|archive-url=https://web.archive.org/web/20220726001943/https://www.gsmarena.com/samsung_celebrates_the_first_shipment_of_3nm_gateallaround_chips-news-55179.php|url-status=live}}</ref><ref>{{cite press release|title=Samsung Electronics Holds 3 Nano Foundry Mass Production Shipment Ceremony|url=https://news-samsung-com.translate.goog/kr/삼성전자-3나노-파운드리-양산-출하식-개최?_x_tr_sl=auto&_x_tr_tl=en&_x_tr_hl=en&_x_tr_pto=wapp|website=Samsung|date=2022-07-25}}</ref> यह पता चला कि नई शुरू की गई 3 एनएम एमबीसीएफईटी प्रक्रिया प्रौद्योगिकी 16% उच्च ट्रांजिस्टर घनत्व प्रदान करती है,<ref name=3gae_density>{{cite web|title=सैमसंग ने सबसे उन्नत 3nm चिप्स की पहली खेप को चिह्नित करने के लिए समारोह आयोजित किया|url=https://m-en.yna.co.kr/view/AEN20220725002400320|website=Yonhap News Agency|date=2022-07-25|access-date=28 July 2022|archive-date=28 July 2022|archive-url=https://web.archive.org/web/20220728052349/https://m-en.yna.co.kr/view/AEN20220725002400320|url-status=live}}</ref> अनिर्दिष्ट 5 एनएम प्रोसेस तकनीक की तुलना में 23% अधिक प्रदर्शन या 45% कम पावर ड्रॉ।<ref name=3gae_bw>{{cite web|title=सैमसंग ने GAA आर्किटेक्चर के साथ 3nm प्रोसेस टेक्नोलॉजी का उपयोग करके चिप उत्पादन शुरू किया|url=https://www.businesswire.com/news/home/20220629005894/en|website=BusinessWire|date=2022-06-29|access-date=28 July 2022|archive-date=28 July 2022|archive-url=https://web.archive.org/web/20220728080413/https://www.businesswire.com/news/home/20220629005894/en|url-status=live}}</ref> दूसरी पीढ़ी की 3 एनएम प्रक्रिया प्रौद्योगिकी के लक्ष्यों में 35% तक उच्च ट्रांजिस्टर घनत्व शामिल है,<ref name=3gae_density/>पावर ड्रा में और 50% तक की कमी या 30% तक उच्च प्रदर्शन।<ref name=3gae_bw /><ref>{{cite web|title=Samsung starts shipping world’s first 3nm chips|url=https://m.koreaherald.com/view.php?ud=20220725000623|website=The Korea Herald|date=2022-07-25|access-date=27 July 2022|archive-date=27 July 2022|archive-url=https://web.archive.org/web/20220727170728/https://m.koreaherald.com/view.php?ud=20220725000623|url-status=live}}</ref><ref name=3gae_density/>
+जुलाई, 2022 को, सैमसंग ने 3 नैनोमीटर द्वार-चारों ओर चिप्स की पहले भार चीन की क्रिप्टोकरंसी खनन कंपनी पैनसेमी को भेजी।<ref>{{cite web|title=Samsung’s 3nm trial production run this week to make Bitcoin miner chips|url=https://www.sammobile.com/news/samsung-3nm-trial-production-run-this-week-make-bitcoin-miner-chips/|website=SamMobile|date=2022-06-28|access-date=27 July 2022|archive-date=27 July 2022|archive-url=https://web.archive.org/web/20220727165146/https://www.sammobile.com/news/samsung-3nm-trial-production-run-this-week-make-bitcoin-miner-chips/|url-status=live}}</ref><ref>{{cite web|title=Samsung ships its first set of 3nm chips, marking an important milestone|url=https://www.sammobile.com/news/samsung-3nm-chips-shipped-important-milestone/|website=SamMobile|date=2022-07-25|access-date=27 July 2022|archive-date=27 July 2022|archive-url=https://web.archive.org/web/20220727151146/https://www.sammobile.com/news/samsung-3nm-chips-shipped-important-milestone/|url-status=live}}</ref><ref>{{cite web|title=Samsung celebrates the first shipment of 3nm Gate-All-Around chips|url=https://www.gsmarena.com/samsung_celebrates_the_first_shipment_of_3nm_gateallaround_chips-news-55179.php|website=www.gsmarena.com|date=2022-07-25|access-date=26 July 2022|archive-date=26 July 2022|archive-url=https://web.archive.org/web/20220726001943/https://www.gsmarena.com/samsung_celebrates_the_first_shipment_of_3nm_gateallaround_chips-news-55179.php|url-status=live}}</ref><ref>{{cite press release|title=Samsung Electronics Holds 3 Nano Foundry Mass Production Shipment Ceremony|url=https://news-samsung-com.translate.goog/kr/삼성전자-3나노-파운드리-양산-출하식-개최?_x_tr_sl=auto&_x_tr_tl=en&_x_tr_hl=en&_x_tr_pto=wapp|website=Samsung|date=2022-07-25}}</ref> यह पता चला कि नई प्रारंभ की गई 3 नैनोमीटर एमबीसीएफईटी प्रक्रिया प्रौद्योगिकी 16% उच्च प्रतिरोधान्तरित्र घनत्व,<ref name="3gae_density">{{cite web|title=सैमसंग ने सबसे उन्नत 3nm चिप्स की पहली खेप को चिह्नित करने के लिए समारोह आयोजित किया|url=https://m-en.yna.co.kr/view/AEN20220725002400320|website=Yonhap News Agency|date=2022-07-25|access-date=28 July 2022|archive-date=28 July 2022|archive-url=https://web.archive.org/web/20220728052349/https://m-en.yna.co.kr/view/AEN20220725002400320|url-status=live}}</ref> अनिर्दिष्ट 5 नैनोमीटर प्रक्रिया तकनीक की तुलना में 23% अधिक प्रदर्शन या 45% कम बिजली लेना प्रदान करती है।<ref name="3gae_bw">{{cite web|title=सैमसंग ने GAA आर्किटेक्चर के साथ 3nm प्रोसेस टेक्नोलॉजी का उपयोग करके चिप उत्पादन शुरू किया|url=https://www.businesswire.com/news/home/20220629005894/en|website=BusinessWire|date=2022-06-29|access-date=28 July 2022|archive-date=28 July 2022|archive-url=https://web.archive.org/web/20220728080413/https://www.businesswire.com/news/home/20220629005894/en|url-status=live}}</ref> दूसरी पीढ़ी की 3 नैनोमीटर प्रक्रिया प्रौद्योगिकी के लक्ष्यों में 35% तक उच्च प्रतिरोधान्तरित्र घनत्व,<ref name="3gae_density" /> बिजली लेने में और 50% तक की कमी या 30% तक उच्च प्रदर्शन सम्मिलित है।<ref name="3gae_bw" /><ref>{{cite web|title=Samsung starts shipping world’s first 3nm chips|url=https://m.koreaherald.com/view.php?ud=20220725000623|website=The Korea Herald|date=2022-07-25|access-date=27 July 2022|archive-date=27 July 2022|archive-url=https://web.archive.org/web/20220727170728/https://m.koreaherald.com/view.php?ud=20220725000623|url-status=live}}</ref><ref name="3gae_density" />
-दिसंबर, 2022 को TSMC ने घोषणा की कि उसकी 3nm प्रोसेस टेक्नोलॉजी N3 का उपयोग करके वॉल्यूम उत्पादन अच्छी पैदावार के साथ चल रहा है।<ref name=n3vm>{{cite web
+दिसंबर, 2022 को ताइवान अर्धचालक निर्माण कंपनी लिमिटेड ने घोषणा की कि उसकी 3नैनोमीटर प्रक्रिया तकनीक N3 का उपयोग करके आयतन उत्पादन अच्छी उत्पादकता के साथ चल रहा है।<ref name="n3vm">{{cite web
   |url=https://www.tomshardware.com/news/tsmc-kicks-off-3nm-production
   |title=TSMC Kicks Off 3nm Production: A Long Node to Power Leading Chips
   |website=Tom's Hardware
   |date=2022-12-29
-}}</ref> कंपनी 2023 की दूसरी छमाही में एन3ई नामक रिफाइंड 3एनएम प्रोसेस टेक्नोलॉजी का उपयोग करके वॉल्यूम निर्माण शुरू करने की योजना बना रही है।<ref>{{cite web
+}}</ref> कंपनी 2023 की दूसरी पारी में एन3ई नामक रिफाइंड 3 नैनोमीटर प्रक्रिया तकनीक का उपयोग करके आयतन निर्माण प्रारंभ करने की योजना बना रही है।<ref>{{cite web
   |url=https://www.anandtech.com/print/18727/tsmcs-3nm-journey-slow-ramp-huge-investments-big-future
   |title=TSMC's 3nm Journey: Slow Ramp, Huge Investments, Big Future
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   |date=2023-01-17
 }}</ref>
-दिसंबर 2022 में, IEDM 2022 सम्मेलन में, TSMC ने अपनी 3nm प्रक्रिया प्रौद्योगिकियों के बारे में कुछ विवरणों का खुलासा किया: N3 की संपर्क गेट पिच 45 एनएम है, N3E की न्यूनतम धातु पिच 23 एनएम है, और SRAM सेल क्षेत्र N3 के लिए 0.0199 μm² और 0.021 μm² है। N3E के लिए (N5 के समान)। N3E प्रक्रिया के लिए, डिजाइन के लिए उपयोग किए जाने वाले सेल में पंखों की संख्या के आधार पर, N5 2-2 फिन सेल की तुलना में क्षेत्र स्केलिंग 0.64x से 0.85x तक होती है, प्रदर्शन लाभ 11% से 32% तक होता है और ऊर्जा बचत 12% तक होती है। 30% तक (संख्या कॉर्टेक्स-ए 72 कोर को संदर्भित करती है)। TSMC की FinFlex तकनीक एक ही चिप में विभिन्न संख्या में पंखों के साथ कोशिकाओं को मिलाने की अनुमति देती है।<ref>{{cite web
+दिसंबर 2022 में, आईईडीएम 2022 सम्मेलन में, ताइवान अर्धचालक निर्माण कंपनी लिमिटेड ने अपनी 3नैनोमीटर प्रक्रिया प्रौद्योगिकियों के बारे में कुछ विवरणों का प्रदर्शन किया: N3 की संपर्क द्वार तारत्व 45 नैनोमीटर है, N3E की न्यूनतम धातु तारत्व 23 नैनोमीटर है, और एसआरएएम सेल क्षेत्र N3 के लिए 0.0199 μm² और 0.021 μm² है। N3E के लिए (N5 के समान) N3E प्रक्रिया के लिए, डिजाइन के लिए उपयोग किए जाने वाले सेल में पंखों की संख्या के आधार पर, N5 2-2 फिन सेल की तुलना में क्षेत्र मापन 0.64x से 0.85x तक होती है, प्रदर्शन लाभ 11% से 32% तक होता है और ऊर्जा संग्रह 12% से 30% तक (संख्या प्रांतस्था-A72 कोर को संदर्भित करती है) होती है। ताइवान अर्धचालक निर्माण कंपनी लिमिटेड की फिनफ्लेक्स तकनीक समान चिप में विभिन्न संख्या में पंखों के साथ सेलों को मिलाने की स्वीकृति देती है।<ref>{{cite web
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   |website=SemiAnalysis
   |date=2023-02-02
-}}</ref><ref name=3nm_iedm>{{cite web
+}}</ref><ref name="3nm_iedm">{{cite web
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-IEDM 2022 से रिपोर्ट करते हुए, सेमीकंडक्टर उद्योग विशेषज्ञ डिक जेम्स ने कहा कि TSMC की 3nm प्रक्रियाओं ने केवल वृद्धिशील सुधार की पेशकश की, क्योंकि फिन की ऊंचाई, गेट की लंबाई और प्रति ट्रांजिस्टर (सिंगल फिन) की संख्या के लिए सीमाएं पहुंच गई हैं। सिंगल डिफ्यूजन ब्रेक, एक्टिव गेट पर संपर्क और FinFlex जैसी सुविधाओं के कार्यान्वयन के बाद, FinFET- आधारित प्रक्रिया प्रौद्योगिकियों में सुधार के लिए और कोई जगह नहीं बचेगी।<ref>{{cite web
+आईईडीएम 2022 से रिपोर्ट करते हुए, अर्ध-चालक उद्योग विशेषज्ञ डिक जेम्स ने कहा कि ताइवान अर्धचालक निर्माण कंपनी लिमिटेड की 3नैनोमीटर प्रक्रियाओं ने केवल वृद्धिशील संशोधन की पेशकश की, क्योंकि फिन की ऊंचाई, द्वार की लंबाई और प्रति प्रतिरोधान्तरित्र (एकल फिन) की संख्या के लिए सीमाएं पहुंच गई हैं। एकल विसरण अवरोध, सक्रिय द्वार पर संपर्क और फिनफ्लेक्स जैसी सुविधाओं के कार्यान्वयन के बाद, फिन क्षेत्र प्रभाव प्रतिरोधान्तरित्र- आधारित प्रक्रिया प्रौद्योगिकियों में संशोधन के लिए और कोई स्थान नहीं संरक्षित रहेगा।<ref>{{cite web
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   |access-date=2023-02-16
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-अप्रैल 2023 में, अपने प्रौद्योगिकी संगोष्ठी में, TSMC ने अपनी N3P और N3X प्रक्रियाओं के बारे में कुछ विवरणों का खुलासा किया, जिन्हें कंपनी ने पहले पेश किया था: N3P N3E की तुलना में 5% उच्च गति या 5%-10% कम शक्ति और 1.04× उच्च चिप घनत्व की पेशकश करेगा। जबकि N3X, N3P की तुलना में ~3.5× उच्च रिसाव और समान घनत्व की लागत पर 5% गति लाभ प्रदान करेगा। N3P 2024 की दूसरी छमाही में वॉल्यूम उत्पादन में प्रवेश करने के लिए निर्धारित है, और N3X 2025 में अनुसरण करेगा।<ref name=tsmc2023>
+अप्रैल 2023 में, अपने प्रौद्योगिकी संगोष्ठी में, ताइवान अर्धचालक निर्माण कंपनी लिमिटेड ने अपनी N3P और N3X प्रक्रियाओं के बारे में कुछ विवरणों का प्रदर्शन किया, जिन्हें कंपनी ने पहले प्रस्तुत किया था: N3P N3E की तुलना में 5% उच्च गति या 5%-10% कम विद्युत और 1.04× उच्च चिप घनत्व की पेशकश करेगा। जबकि N3X, N3P की तुलना में ~3.5× उच्च क्षरण और समान घनत्व की कीमत पर 5% गति लाभ प्रदान करेगा। N3P 2024 की दूसरी पारी में मात्रा उत्पादन में प्रवेश करने के लिए निर्धारित है, और N3X 2025 में अनुसरण करेगा।<ref name="tsmc2023">
 {{cite web
   |url=https://www.anandtech.com/print/18833/tsmc-details-3nm-evolution-n3e-on-schedule-n3p-n3x-deliver-five-percent-gains
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-==3 एनएम प्रोसेस नोड==
+==3 नैनोमीटर प्रक्रिया नोड==
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 !
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 }}</ref><ref>https://www.anandtech.com/show/18854/-samsung-foundry-vows-to-surpass-tsmc-within-five-years</ref>
-! colspan=5|टीएसएमसी<ref name="tsmc">{{cite web |url=https://www.tsmc.com/english/dedicatedFoundry/technology/logic/l_3nm |title=TSMC 3nm |date=2022-04-15 |website=www.tsmc.com |language=en-us |access-date=15 April 2022 |archive-date=20 April 2022 |archive-url=https://web.archive.org/web/20220420180950/https://www.tsmc.com/english/dedicatedFoundry/technology/logic/l_3nm |url-status=live}}</ref>
+! colspan=5|ताइवान अर्धचालक निर्माण कंपनी लिमिटेड<ref name="tsmc">{{cite web |url=https://www.tsmc.com/english/dedicatedFoundry/technology/logic/l_3nm |title=TSMC 3nm |date=2022-04-15 |website=www.tsmc.com |language=en-us |access-date=15 April 2022 |archive-date=20 April 2022 |archive-url=https://web.archive.org/web/20220420180950/https://www.tsmc.com/english/dedicatedFoundry/technology/logic/l_3nm |url-status=live}}</ref>
 ! [[Intel|इंटेल]]<ref name=intel_rm_2025>{{cite web|last=Cutress|first=Dr Ian|title=Intel's Process Roadmap to 2025: with 4nm, 3nm, 20A and 18A?!|url=https://www.anandtech.com/show/16823/intel-accelerated-offensive-process-roadmap-updates-to-10nm-7nm-4nm-3nm-20a-18a-packaging-foundry-emib-foveros|access-date=2021-07-27|website=www.anandtech.com|archive-date=3 November 2021|archive-url=https://web.archive.org/web/20211103110548/https://www.anandtech.com/show/16823/intel-accelerated-offensive-process-roadmap-updates-to-10nm-7nm-4nm-3nm-20a-18a-packaging-foundry-emib-foveros|url-status=live}}</ref>
 |-
 ! प्रक्रिया नाम
-| 3GAE
+| 3जीएई
-| 3GAP
+| 3जीएपी
-| 3GAP+
+| 3जीएपी+
 | N3
 | N3E
@@ Line 126: / Line 142: @@
 | 3
 |-
-! ट्रांजिस्टर का प्रकार
+! प्रतिरोधान्तरित्र का प्रकार
-| colspan=3|[[MBCFET|बहु-ब्रिज चैनल क्षेत्र-प्रभाव ट्रांजिस्टर]]
+| colspan=3|[[MBCFET|बहु-ब्रिज चैनल क्षेत्र-प्रभाव प्रतिरोधान्तरित्र]]
-| colspan=6|[[FinFET|फिन क्षेत्र प्रभाव ट्रांजिस्टर]]
+| colspan=6|[[FinFET|फिन क्षेत्र प्रभाव प्रतिरोधान्तरित्र]]
 |-
-! ट्रांजिस्टर घनत्व (MTr/mm<sup>2</sup>)
+! प्रतिरोधान्तरित्र घनत्व (MTr/mm<sup>2</sup>)
 | 150<ref name=sams_wikichip />
 | 195<ref name=sams_wikichip />
@@ Line 152: / Line 168: @@
 | {{Unknown}}
 |-
-! ट्रांजिस्टर गेट तारत्व (nm)
+! प्रतिरोधान्तरित्र द्वार तारत्व (नैनोमीटर)
 | 40
 | {{Unknown}}
@@ Line 163: / Line 179: @@
 | {{Unknown}}
 |-
-! अन्तःसम्बद्ध तारत्व (nm)
+! अन्तःसम्बद्ध तारत्व (नैनोमीटर)
 | 32
 | {{Unknown}}
@@ Line 198: / Line 214: @@
 ==बाहरी संबंध==
-* [https://en.wikichip.org/wiki/3_nm_lithography_process 3 nm lithography process]
+* [https://en.wikichip.org/wiki/3_nm_lithography_process 3 नैनोमीटर lithography process]
 {{sequence

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3 एनएम प्रक्रिया: Difference between revisions

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Revision as of 12:12, 29 May 2023

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इतिहास

अनुसंधान और प्रौद्योगिकी प्रदर्शन

व्यावसायीकरण इतिहास

3 नैनोमीटर प्रक्रिया नोड

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Semiconductor device fabrication

MOSFET scaling (process nodes)
010 µm – 1971 006 µm – 1974 003 µm – 1977 1.5 µm – 1981 001 µm – 1984 800 nm – 1987 600 nm – 1990 350 nm – 1993 250 nm – 1996 180 nm – 1999 130 nm – 2001 090 nm – 2003 065 nm – 2005 045 nm – 2007 032 nm – 2009 022 nm – 2012 014 nm – 2014 010 nm – 2016 007 nm – 2018 005 nm – 2020 003 nm – 2022
Future 002 nm ~ 2024
Half-nodes Density CMOS Device (multi-gate) Moore's law Transistor count Semiconductor Industry Nanoelectronics
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