7 एनएम प्रक्रिया: Difference between revisions

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सेमीकंडक्टर निर्माण में, [[सेमीकंडक्टर के लिए अंतर्राष्ट्रीय प्रौद्योगिकी रोडमैप]] [[10 एनएम प्रक्रिया]] नोड के बाद 7 एनएम प्रक्रिया को एमओएसएफईटी [[प्रौद्योगिकी नोड]] के रूप में परिभाषित करता है। यह [[FinFET]] (फिन फील्ड-इफेक्ट ट्रांजिस्टर) तकनीक पर आधारित है, जो एक प्रकार की [[मल्टी-गेट [[MOSFET]]]] तकनीक है।
सेमीकंडक्टर निर्माण में, [[सेमीकंडक्टर के लिए अंतर्राष्ट्रीय प्रौद्योगिकी रोडमैप]] [[10 एनएम प्रक्रिया]] नोड के बाद 7 एनएम प्रक्रिया को एमओएसएफईटी [[प्रौद्योगिकी नोड]] के रूप में परिभाषित करता है। यह [[FinFET]] (फिन फील्ड-इफेक्ट ट्रांजिस्टर) तकनीक पर आधारित है, जो एक प्रकार की [[मल्टी-गेट [[MOSFET]]]] तकनीक है।


ताइवान [[ अर्धचालक निर्माण ]] कंपनी ([[TSMC]]) ने जून 2016 में N7 नामक 7 [[नैनोमीटर]] प्रक्रिया का उपयोग करके 256 Mbit [[स्थिर रैंडम-एक्सेस मेमोरी]] चिप्स का उत्पादन शुरू किया,<ref name="tsmc"/>इससे पहले कि [[ SAMSUNG ]] 2018 में 7LPP डिवाइस नामक अपनी 7 एनएम प्रक्रिया का बड़े पैमाने पर उत्पादन शुरू करता।<ref name=autogenerated1>{{cite web |last1=Chen |first1=Monica |last2=Shen |first2=Jessie |date=22 June 2018 |title=TSMC ramping up 7nm chip production |url=https://www.digitimes.com/news/a20180622PD204.html |work=DigiTimes |access-date=September 17, 2022}}</ref> बड़े पैमाने पर बाजार में उपयोग के लिए बनाया गया पहला मेनस्ट्रीम 7 nm मोबाइल प्रोसेसर, Apple Inc. [[Apple A12]], Apple के सितंबर 2018 इवेंट में जारी किया गया था।<ref>{{Cite news |last1=Shankland |first1=Stephen |date=September 12, 2018 |title=Apple's A12 Bionic CPU for the new iPhone XS is ahead of the industry moving to 7nm chip manufacturing tech |url=https://www.cnet.com/news/iphone-xs-a12-bionic-chip-is-industry-first-7nm-cpu/ |work=CNET |access-date=September 16, 2018}}</ref> हालाँकि [[Huawei]] ने 31 अगस्त, 2018 को Apple A12 बायोनिक, HiSilicon#Kirin 980 से पहले अपने 7 nm प्रोसेसर की घोषणा की थी, Apple A12 बायोनिक को उपभोक्ताओं के लिए किरिन 980 से पहले सार्वजनिक, बड़े पैमाने पर बाजार में उपयोग के लिए जारी किया गया था। दोनों चिप्स TSMC द्वारा निर्मित हैं। .<ref>{{Cite news |last1=Summers |first1=N. |date=September 12, 2018 |title=Apple's A12 Bionic is the first 7-nanometer smartphone chip |url=https://www.engadget.com/2018/09/12/apple-a12-bionic-7-nanometer-chip/ |work=Engadget |language=en-US |access-date=September 20, 2018}}</ref>
ताइवान [[ अर्धचालक निर्माण ]] कंपनी ([[TSMC]]) ने जून 2016 में N7 नामक 7 [[नैनोमीटर]] प्रक्रिया का उपयोग करके 256 Mbit [[स्थिर रैंडम-एक्सेस मेमोरी]] चिप्स का उत्पादन प्रारंभ  किया,<ref name="tsmc"/>इससे पहले कि [[ SAMSUNG ]] 2018 में 7LPP डिवाइस नामक अपनी 7 एनएम प्रक्रिया का बड़े पैमाने पर उत्पादन प्रारंभ  करता।<ref name=autogenerated1>{{cite web |last1=Chen |first1=Monica |last2=Shen |first2=Jessie |date=22 June 2018 |title=TSMC ramping up 7nm chip production |url=https://www.digitimes.com/news/a20180622PD204.html |work=DigiTimes |access-date=September 17, 2022}}</ref> बड़े पैमाने पर बाजार में उपयोग के लिए बनाया गया पहला मेनस्ट्रीम 7 nm मोबाइल प्रोसेसर, Apple Inc. [[Apple A12]], Apple के सितंबर 2018 इवेंट में जारी किया गया था।<ref>{{Cite news |last1=Shankland |first1=Stephen |date=September 12, 2018 |title=Apple's A12 Bionic CPU for the new iPhone XS is ahead of the industry moving to 7nm chip manufacturing tech |url=https://www.cnet.com/news/iphone-xs-a12-bionic-chip-is-industry-first-7nm-cpu/ |work=CNET |access-date=September 16, 2018}}</ref> चूँकि  [[Huawei]] ने 31 अगस्त, 2018 को Apple A12 बायोनिक, HiSilicon#Kirin 980 से पहले अपने 7 nm प्रोसेसर की घोषणा की थी, Apple A12 बायोनिक को उपभोक्ताओं के लिए किरिन 980 से पहले सार्वजनिक, बड़े पैमाने पर बाजार में उपयोग के लिए जारी किया गया था। दोनों चिप्स TSMC द्वारा निर्मित हैं। .<ref>{{Cite news |last1=Summers |first1=N. |date=September 12, 2018 |title=Apple's A12 Bionic is the first 7-nanometer smartphone chip |url=https://www.engadget.com/2018/09/12/apple-a12-bionic-7-nanometer-chip/ |work=Engadget |language=en-US |access-date=September 20, 2018}}</ref>
2017 में, AMD ने सर्वर और डेटासेंटर के लिए अपने Epyc#Epyc 2 (EPYC 2) प्रोसेसर जारी किए, जो TSMC के N7 पर आधारित हैं।{{nbsp}नोड<ref name="anandtech">{{cite news |last1=Smith |first1=Ryan |title=एएमडी "रोम" ईपीवाईसी सीपीयू को टीएसएमसी द्वारा निर्मित किया जाएगा|url=https://www.anandtech.com/show/13122/amd-rome-epyc-cpus-to-be-fabbed-by-tsmc |access-date=18 June 2019 |work=[[AnandTech]] |date=July 26, 2018}}</ref> और 64 कोर और 128 धागे तक सुविधा प्रदान करता है। उन्होंने 16 कोर और 32 थ्रेड्स के साथ अपने ज़ेन 2 उपभोक्ता डेस्कटॉप प्रोसेसर भी जारी किए। हालांकि, रोम [[मल्टी-चिप मॉड्यूल]] (MCM) पर I/O डाई [[GlobalFoundries]]|GlobalFoundries' 14 nm (14HP) प्रक्रिया से निर्मित है, जबकि मैटिस का I/O डाई GlobalFoundries' 12 nm (12LP+) प्रक्रिया का उपयोग करता है। Radeon RX 5000 श्रृंखला श्रृंखला भी TSMC की N7 प्रक्रिया पर आधारित है।
<nowiki>2017 में, AMD ने सर्वर और डेटासेंटर के लिए अपने Epyc#Epyc 2 (EPYC 2) प्रोसेसर जारी किए, जो TSMC के N7 पर आधारित हैं।{{nbsp}नोड</nowiki><ref name="anandtech">{{cite news |last1=Smith |first1=Ryan |title=एएमडी "रोम" ईपीवाईसी सीपीयू को टीएसएमसी द्वारा निर्मित किया जाएगा|url=https://www.anandtech.com/show/13122/amd-rome-epyc-cpus-to-be-fabbed-by-tsmc |access-date=18 June 2019 |work=[[AnandTech]] |date=July 26, 2018}}</ref> और 64 कोर और 128 धागे तक सुविधा प्रदान करता है। उन्होंने 16 कोर और 32 थ्रेड्स के साथ अपने ज़ेन 2 उपभोक्ता डेस्कटॉप प्रोसेसर भी जारी किए। चूंकि , रोम [[मल्टी-चिप मॉड्यूल]] (MCM) पर I/O डाई [[GlobalFoundries]]|GlobalFoundries' 14 nm (14HP) प्रक्रिया से निर्मित है, जबकि मैटिस का I/O डाई GlobalFoundries' 12 nm (12LP+) प्रक्रिया का उपयोग करता है। Radeon RX 5000 श्रृंखला श्रृंखला भी TSMC की N7 प्रक्रिया पर आधारित है।


हालांकि, कम से कम 1997 के बाद से, विपणन उद्देश्यों के लिए नोड एक व्यावसायिक नाम बन गया है<रेफरी नाम= urlकोई और नैनोमीटर नहीं - EEJournal>{{cite web |last1=Morris |first1=Kevin |date=July 23, 2020 |title=नो मोर नैनोमीटर: यह नए नोड नामकरण का समय है|url=https://www.eejournal.com/article/no-more-nanometers/ |website=Electronic Engineering Journal |access-date=September 17, 2022}</ref> जो गेट की लंबाई, मेटल पिच या गेट पिच से किसी भी संबंध के बिना प्रक्रिया प्रौद्योगिकियों की नई पीढ़ी को इंगित करता है। रेफरी>{{cite web |last1=Shukla |first1=Priyank |title=प्रक्रिया नोड विकास का एक संक्षिप्त इतिहास|url=https://www.design-reuse.com/articles/43316/a-brief-history-of-process-node-evolution.html |website=Design-Reuse |access-date=July 9, 2019}}</ref><ref>{{cite web |last1=Hruska |first1=Joel |date=June 23, 2014 |title=14nm, 7nm, 5nm: How low can CMOS go? It depends if you ask the engineers or the economists… |url=https://www.extremetech.com/computing/184946-14nm-7nm-5nm-how-low-can-cmos-go-it-depends-if-you-ask-the-engineers-or-the-economists |website=ExtremeTech |access-date=September 17, 2022}}</ref><ref>{{cite web |last1=Pirzada |first1=Usman |date=September 16, 2016 |title=Exclusive: Is Intel Really Starting To Lose Its Process Lead? 7nm Node Slated For Release in 2022 |url=https://wccftech.com/intel-losing-process-lead-analysis-7nm-2022/ |website=Wccftech |access-date=September 17, 2022}}</ref> TSMC और सैमसंग की 10 nm (10 LPE) प्रक्रियाएँ [[ट्रांजिस्टर घनत्व]] में Intel की 14 nm और 10 nm प्रक्रियाओं के बीच कहीं हैं।
<nowiki>चूंकि , कम से कम 1997 के बाद से, विपणन उद्देश्यों के लिए नोड एक व्यावसायिक नाम बन गया है<रेफरी नाम= urlकोई और नैनोमीटर नहीं - EEJournal>{{cite web |last1=Morris |first1=Kevin |date=July 23, 2020 |title=नो मोर नैनोमीटर: यह नए नोड नामकरण का समय है|url=</nowiki>https://www.eejournal.com/article/no-more-nanometers/ |website=Electronic Engineering Journal |access-date=September 17, 2022}</ref> जो गेट की लंबाई, मेटल पिच या गेट पिच से किसी भी संबंध के बिना प्रक्रिया प्रौद्योगिकियों की नई पीढ़ी को इंगित करता है। रेफरी>{{cite web |last1=Shukla |first1=Priyank |title=प्रक्रिया नोड विकास का एक संक्षिप्त इतिहास|url=https://www.design-reuse.com/articles/43316/a-brief-history-of-process-node-evolution.html |website=Design-Reuse |access-date=July 9, 2019}}</ref><ref>{{cite web |last1=Hruska |first1=Joel |date=June 23, 2014 |title=14nm, 7nm, 5nm: How low can CMOS go? It depends if you ask the engineers or the economists… |url=https://www.extremetech.com/computing/184946-14nm-7nm-5nm-how-low-can-cmos-go-it-depends-if-you-ask-the-engineers-or-the-economists |website=ExtremeTech |access-date=September 17, 2022}}</ref><ref>{{cite web |last1=Pirzada |first1=Usman |date=September 16, 2016 |title=Exclusive: Is Intel Really Starting To Lose Its Process Lead? 7nm Node Slated For Release in 2022 |url=https://wccftech.com/intel-losing-process-lead-analysis-7nm-2022/ |website=Wccftech |access-date=September 17, 2022}}</ref> TSMC और सैमसंग की 10 nm (10 LPE) प्रक्रियाएँ [[ट्रांजिस्टर घनत्व]] में Intel की 14 nm और 10 nm प्रक्रियाओं के बीच कहीं हैं।


== इतिहास ==
== इतिहास ==
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2000 के दशक की शुरुआत में शोधकर्ताओं द्वारा पहली बार 7 एनएम स्केल एमओएसएफईटी का प्रदर्शन किया गया था। 2002 में, ब्रूस डोरिस, ओमर डोकुमासी, मीकी इओंग और एंडा मोकुटा सहित एक [[आईबीएम]] शोध दल ने एक 6 एनएम [[सिलिकॉन-पर-इन्सुलेटर]] (एसओआई) एमओएसएफईटी तैयार किया।<ref>{{cite web|url=http://www.theinquirer.net/inquirer/news/1034321/ibm-claims-worlds-smallest-silicon-transistor|archive-url=https://web.archive.org/web/20110531040504/http://www.theinquirer.net/inquirer/news/1034321/ibm-claims-worlds-smallest-silicon-transistor|archive-date=May 31, 2011|title=IBM ने दुनिया के सबसे छोटे सिलिकॉन ट्रांजिस्टर - TheINQUIERER का दावा किया है|website=Theinquirer.net|access-date=7 December 2017|date=2002-12-09}}</ref><ref>{{cite journal |last1=Doris |first1=Bruce B. |last2=Dokumaci |first2=Omer H. |last3=Ieong |first3=Meikei K. |last4=Mocuta |first4=Anda |last5=Zhang |first5=Ying |last6=Kanarsky |first6=Thomas S. |last7=Roy |first7=R. A. |date=December 2002 |title=अति पतली Si चैनल MOSFETs के साथ अत्यधिक स्केलिंग|journal=Digest. International Electron Devices Meeting |pages=267–270 |doi=10.1109/IEDM.2002.1175829|isbn=0-7803-7462-2 |s2cid=10151651 }}</ref> 2003 में, शिगेहरु यामागामी के विज्ञान विभाग द्वारा तैयार किए गए हितोशी वाकाबयाशी द्वारा मूल्य सी की शोध परियोजना।<ref>{{cite web |title=एनईसी ने दुनिया के सबसे छोटे ट्रांजिस्टर का परीक्षण किया|url=http://www.thefreelibrary.com/NEC+test-produces+world's+smallest+transistor.-a0111295563 |website=The Free Library |access-date=December 7, 2017}}</ref><ref>{{cite journal |last1=Wakabayashi |first1=Hitoshi |last2=Yamagami |first2=Shigeharu |last3=Ikezawa |first3=Nobuyuki |last4=Ogura |first4=Atsushi |last5=Narihiro |first5=Mitsuru |last6=Arai |first6=K. |last7=Ochiai |first7=Y. |last8=Takeuchi |first8=K. |last9=Yamamoto |first9=T. |last10=Mogami |first10=T. |title=उप-10-एनएम प्लानर-बल्क-सीएमओएस उपकरण पार्श्व जंक्शन नियंत्रण का उपयोग करते हुए|journal=IEEE International Electron Devices Meeting 2003 |date=December 2003 |pages=20.7.1–20.7.3 |doi=10.1109/IEDM.2003.1269446 |isbn=0-7803-7872-5 |s2cid=2100267}}</ref>
2000 के दशक की शुरुआत में शोधकर्ताओं द्वारा पहली बार 7 एनएम स्केल एमओएसएफईटी का प्रदर्शन किया गया था। 2002 में, ब्रूस डोरिस, ओमर डोकुमासी, मीकी इओंग और एंडा मोकुटा सहित एक [[आईबीएम]] शोध दल ने एक 6 एनएम [[सिलिकॉन-पर-इन्सुलेटर]] (एसओआई) एमओएसएफईटी तैयार किया।<ref>{{cite web|url=http://www.theinquirer.net/inquirer/news/1034321/ibm-claims-worlds-smallest-silicon-transistor|archive-url=https://web.archive.org/web/20110531040504/http://www.theinquirer.net/inquirer/news/1034321/ibm-claims-worlds-smallest-silicon-transistor|archive-date=May 31, 2011|title=IBM ने दुनिया के सबसे छोटे सिलिकॉन ट्रांजिस्टर - TheINQUIERER का दावा किया है|website=Theinquirer.net|access-date=7 December 2017|date=2002-12-09}}</ref><ref>{{cite journal |last1=Doris |first1=Bruce B. |last2=Dokumaci |first2=Omer H. |last3=Ieong |first3=Meikei K. |last4=Mocuta |first4=Anda |last5=Zhang |first5=Ying |last6=Kanarsky |first6=Thomas S. |last7=Roy |first7=R. A. |date=December 2002 |title=अति पतली Si चैनल MOSFETs के साथ अत्यधिक स्केलिंग|journal=Digest. International Electron Devices Meeting |pages=267–270 |doi=10.1109/IEDM.2002.1175829|isbn=0-7803-7462-2 |s2cid=10151651 }}</ref> 2003 में, शिगेहरु यामागामी के विज्ञान विभाग द्वारा तैयार किए गए हितोशी वाकाबयाशी द्वारा मूल्य सी की शोध परियोजना।<ref>{{cite web |title=एनईसी ने दुनिया के सबसे छोटे ट्रांजिस्टर का परीक्षण किया|url=http://www.thefreelibrary.com/NEC+test-produces+world's+smallest+transistor.-a0111295563 |website=The Free Library |access-date=December 7, 2017}}</ref><ref>{{cite journal |last1=Wakabayashi |first1=Hitoshi |last2=Yamagami |first2=Shigeharu |last3=Ikezawa |first3=Nobuyuki |last4=Ogura |first4=Atsushi |last5=Narihiro |first5=Mitsuru |last6=Arai |first6=K. |last7=Ochiai |first7=Y. |last8=Takeuchi |first8=K. |last9=Yamamoto |first9=T. |last10=Mogami |first10=T. |title=उप-10-एनएम प्लानर-बल्क-सीएमओएस उपकरण पार्श्व जंक्शन नियंत्रण का उपयोग करते हुए|journal=IEEE International Electron Devices Meeting 2003 |date=December 2003 |pages=20.7.1–20.7.3 |doi=10.1109/IEDM.2003.1269446 |isbn=0-7803-7872-5 |s2cid=2100267}}</ref>
जुलाई 2015 में, आईबीएम ने घोषणा की कि उन्होंने [[ सिलिकॉन जर्मेनियम ]] प्रक्रिया का उपयोग करके 7 एनएम तकनीक के साथ पहला कार्यात्मक ट्रांजिस्टर बनाया है।<ref>{{Cite web|url=https://www.zdnet.com/article/ibm-research-builds-functional-7nm-processor/|title=IBM Research builds functional 7nm processor|first=Larry|last=Dignan|website=ZDNet}}</ref><ref>{{Cite news|url=https://www.nytimes.com/2015/07/09/technology/ibm-announces-computer-chips-more-powerful-than-any-in-existence.html|title=आईबीएम ने बहुत अधिक क्षमता वाली चिप के कार्यशील संस्करण का खुलासा किया|first=John|last=Markoff|newspaper=The New York Times|date=July 9, 2015}}</ref><ref>{{Cite web|url=https://arstechnica.com/gadgets/2015/07/ibm-unveils-industrys-first-7nm-chip-moving-beyond-silicon/?amp=1|title=Beyond silicon: IBM unveils world's first 7nm chip – Ars Technica|website=arstechnica.com}}</ref><ref>{{Cite web |title=Seven Advancements for Beyond 7nm Chips |url=https://www.ibm.com/blogs/research/2017/02/ibm-spie-seven-advancements-beyond-7nm-chips/ |website=IBM Research Blog |date=February 27, 2017}}</ref>
जुलाई 2015 में, आईबीएम ने घोषणा की कि उन्होंने [[ सिलिकॉन जर्मेनियम ]] प्रक्रिया का उपयोग करके 7 एनएम तकनीक के साथ पहला कार्यात्मक ट्रांजिस्टर बनाया है।<ref>{{Cite web|url=https://www.zdnet.com/article/ibm-research-builds-functional-7nm-processor/|title=IBM Research builds functional 7nm processor|first=Larry|last=Dignan|website=ZDNet}}</ref><ref>{{Cite news|url=https://www.nytimes.com/2015/07/09/technology/ibm-announces-computer-chips-more-powerful-than-any-in-existence.html|title=आईबीएम ने बहुत अधिक क्षमता वाली चिप के कार्यशील संस्करण का खुलासा किया|first=John|last=Markoff|newspaper=The New York Times|date=July 9, 2015}}</ref><ref>{{Cite web|url=https://arstechnica.com/gadgets/2015/07/ibm-unveils-industrys-first-7nm-chip-moving-beyond-silicon/?amp=1|title=Beyond silicon: IBM unveils world's first 7nm chip – Ars Technica|website=arstechnica.com}}</ref><ref>{{Cite web |title=Seven Advancements for Beyond 7nm Chips |url=https://www.ibm.com/blogs/research/2017/02/ibm-spie-seven-advancements-beyond-7nm-chips/ |website=IBM Research Blog |date=February 27, 2017}}</ref>
जून 2016 में, TSMC ने अपनी 7nm प्रक्रिया में 256 Mbit स्टैटिक रैंडम-एक्सेस मेमोरी मेमोरी सेल का उत्पादन किया था,<ref name="tsmc">{{cite web |title=7nm Technology |url=https://www.tsmc.com/english/dedicatedFoundry/technology/7nm.htm |publisher=TSMC |access-date=June 30, 2019}}</ref> 0.027 वर्ग माइक्रोमीटर के सेल क्षेत्र के साथ <!-- unknown abbr 550 square F -->(550 एफ<sup>2</sup>){{verify spelling|reason=what is "F" squared|date=April 2021}} उचित जोखिम उत्पादन उपज के साथ।<ref>{{Cite journal |last1=Chang |first1=J. |last2=Chen |first2=Y. |last3=Chan |first3=W. |last4=Singh |first4=S. P. |last5=Cheng |first5=H. |last6=Fujiwara |first6=H. |last7=Lin |first7=J. |last8=Lin |first8=K. |last9=Hung |first9=J. |last10=Lee |first10=R. |last11=Liao |first11=H. |date=February 2017 |title=12.1 A 7nm 256Mb SRAM in high-k metal-gate FinFET technology with write-assist circuitry for low-VMIN applications|url=https://ieeexplore.ieee.org/document/7870333 |journal=2017 IEEE International Solid-State Circuits Conference (ISSCC) |pages=206–207|doi=10.1109/ISSCC.2017.7870333|s2cid=19930825}}</ref>
जून 2016 में, TSMC ने अपनी 7nm प्रक्रिया में 256 Mbit स्टैटिक रैंडम-एक्सेस मेमोरी मेमोरी सेल का उत्पादन किया था,<ref name="tsmc">{{cite web |title=7nm Technology |url=https://www.tsmc.com/english/dedicatedFoundry/technology/7nm.htm |publisher=TSMC |access-date=June 30, 2019}}</ref> 0.027 वर्ग माइक्रोमीटर के सेल क्षेत्र के साथ (550 एफ<sup>2</sup>){{verify spelling|reason=what is "F" squared|date=April 2021}} उचित जोखिम उत्पादन उपज के साथ।<ref>{{Cite journal |last1=Chang |first1=J. |last2=Chen |first2=Y. |last3=Chan |first3=W. |last4=Singh |first4=S. P. |last5=Cheng |first5=H. |last6=Fujiwara |first6=H. |last7=Lin |first7=J. |last8=Lin |first8=K. |last9=Hung |first9=J. |last10=Lee |first10=R. |last11=Liao |first11=H. |date=February 2017 |title=12.1 A 7nm 256Mb SRAM in high-k metal-gate FinFET technology with write-assist circuitry for low-VMIN applications|url=https://ieeexplore.ieee.org/document/7870333 |journal=2017 IEEE International Solid-State Circuits Conference (ISSCC) |pages=206–207|doi=10.1109/ISSCC.2017.7870333|s2cid=19930825}}</ref>




=== अपेक्षित व्यावसायीकरण और प्रौद्योगिकियां ===
=== अपेक्षित व्यावसायीकरण और प्रौद्योगिकियां ===
अप्रैल 2016 में, TSMC ने घोषणा की कि 7 एनएम परीक्षण उत्पादन 2017 की पहली छमाही में शुरू हो जाएगा।<ref>{{cite web |last=Parish |first=Kevin |date=April 20, 2016 |title=Watch out Intel and Samsung: TSMC is gearing up for 7&nbsp;nm processing with trial production |url=https://www.digitaltrends.com/computing/tsmc-7nm-2017/ |website=Digital Trends |access-date=September 17, 2022}}</ref> अप्रैल 2017 में, TSMC ने 7nm (N7FF+) प्रक्रिया का उपयोग करके 256 Mbit SRAM मेमोरी चिप्स का जोखिम उत्पादन शुरू किया,<ref name="tsmc"/>[[अत्यधिक पराबैंगनी लिथोग्राफी]] (ईयूवी) के साथ।<ref>{{Cite web|url=http://www.eetimes.com/document.asp?doc_id=1331489&page_number=2|title=TSMC Tips 7+, 12, 22nm Nodes {{!}} EE Times|website=EETimes|access-date=2017-03-17}}</ref> TSMC की 7 nm उत्पादन योजना, 2017 की शुरुआत में, इस प्रक्रिया नोड (N7FF) पर शुरू में गहरी पराबैंगनी (DUV) विसर्जन लिथोग्राफी का उपयोग करने के लिए थी, और Q2 2017 से Q2 2018 तक जोखिम से व्यावसायिक मात्रा निर्माण में संक्रमण। साथ ही, उनकी बाद की पीढ़ी 7 nm (N7FF+) उत्पादन की योजना EUV मल्टीपल पैटर्निंग का उपयोग करने और 2018 और 2019 के बीच जोखिम से वॉल्यूम निर्माण के लिए अनुमानित संक्रमण के लिए बनाई गई है।<ref>{{cite web |last=Shilov |first=Anton |date=5 May 2017 |title=Samsung and TSMC Roadmaps: 8 and 6 nm Added, Looking at 22ULP and 12FFC |url=http://www.anandtech.com/show/11337/samsung-and-tsmc-roadmaps-12-nm-8-nm-and-6-nm-added/2 |website=AnandTech |access-date=September 17, 2022}}</ref>
अप्रैल 2016 में, TSMC ने घोषणा की कि 7 एनएम परीक्षण उत्पादन 2017 की पहली छमाही में प्रारंभ  हो जाएगा।<ref>{{cite web |last=Parish |first=Kevin |date=April 20, 2016 |title=Watch out Intel and Samsung: TSMC is gearing up for 7&nbsp;nm processing with trial production |url=https://www.digitaltrends.com/computing/tsmc-7nm-2017/ |website=Digital Trends |access-date=September 17, 2022}}</ref> अप्रैल 2017 में, TSMC ने 7nm (N7FF+) प्रक्रिया का उपयोग करके 256 Mbit SRAM मेमोरी चिप्स का जोखिम उत्पादन प्रारंभ  किया,<ref name="tsmc"/>[[अत्यधिक पराबैंगनी लिथोग्राफी]] (ईयूवी) के साथ।<ref>{{Cite web|url=http://www.eetimes.com/document.asp?doc_id=1331489&page_number=2|title=TSMC Tips 7+, 12, 22nm Nodes {{!}} EE Times|website=EETimes|access-date=2017-03-17}}</ref> TSMC की 7 nm उत्पादन योजना, 2017 की शुरुआत में, इस प्रक्रिया नोड (N7FF) पर प्रारंभ  में गहरी पराबैंगनी (DUV) विसर्जन लिथोग्राफी का उपयोग करने के लिए थी, और Q2 2017 से Q2 2018 तक जोखिम से व्यावसायिक मात्रा निर्माण में संक्रमण। साथ ही, उनकी बाद की पीढ़ी 7 nm (N7FF+) उत्पादन की योजना EUV मल्टीपल पैटर्निंग का उपयोग करने और 2018 और 2019 के बीच जोखिम से वॉल्यूम निर्माण के लिए अनुमानित संक्रमण के लिए बनाई गई है।<ref>{{cite web |last=Shilov |first=Anton |date=5 May 2017 |title=Samsung and TSMC Roadmaps: 8 and 6 nm Added, Looking at 22ULP and 12FFC |url=http://www.anandtech.com/show/11337/samsung-and-tsmc-roadmaps-12-nm-8-nm-and-6-nm-added/2 |website=AnandTech |access-date=September 17, 2022}}</ref>
सितंबर 2016 में, GlobalFoundries ने 2017 की दूसरी छमाही में परीक्षण उत्पादन और 2018 की शुरुआत में जोखिम उत्पादन की घोषणा की, जिसमें परीक्षण चिप्स पहले से ही चल रहे थे।<ref>{{cite press release |title=GLOBALFOUNDRIES to Deliver Industry's Leading-Performance Offering of 7&nbsp;nm FinFET Technology |url=http://www.globalfoundries.com/news-events/press-releases/globalfoundries-deliver-industrys-leading-performance-offering-7nm-finfet |website=GlobalFoundries |date=September 15, 2016 |access-date=April 8, 2017}}</ref>
सितंबर 2016 में, GlobalFoundries ने 2017 की दूसरी छमाही में परीक्षण उत्पादन और 2018 की शुरुआत में जोखिम उत्पादन की घोषणा की, जिसमें परीक्षण चिप्स पहले से ही चल रहे थे।<ref>{{cite press release |title=GLOBALFOUNDRIES to Deliver Industry's Leading-Performance Offering of 7&nbsp;nm FinFET Technology |url=http://www.globalfoundries.com/news-events/press-releases/globalfoundries-deliver-industrys-leading-performance-offering-7nm-finfet |website=GlobalFoundries |date=September 15, 2016 |access-date=April 8, 2017}}</ref>
फरवरी 2017 में, [[इंटेल]] ने चांडलर, एरिजोना में फैब 42 की घोषणा की, जो 7 एनएम (इंटेल 4) का उपयोग करके माइक्रोप्रोसेसर का उत्पादन करेगा।<ref name=":3" /> निर्माण प्रक्रिया, निर्माण कार्यविधि।<ref>{{Cite web |title=Intel Supports American Innovation with $7 Billion Investment in Next-Generation Semiconductor Factory in Arizona |url=https://newsroom.intel.com/news-releases/intel-supports-american-innovation-7-billion-investment-next-generation-semiconductor-factory-arizona/ |website=Intel Newsroom |date=February 8, 2017 |access-date=September 17, 2022}}</ref> कंपनी ने इस प्रक्रिया नोड पर फीचर लंबाई के लिए कोई अपेक्षित मान प्रकाशित नहीं किया है।
फरवरी 2017 में, [[इंटेल]] ने चांडलर, एरिजोना में फैब 42 की घोषणा की, जो 7 एनएम (इंटेल 4) का उपयोग करके माइक्रोप्रोसेसर का उत्पादन करेगा।<ref name=":3" /> निर्माण प्रक्रिया, निर्माण कार्यविधि।<ref>{{Cite web |title=Intel Supports American Innovation with $7 Billion Investment in Next-Generation Semiconductor Factory in Arizona |url=https://newsroom.intel.com/news-releases/intel-supports-american-innovation-7-billion-investment-next-generation-semiconductor-factory-arizona/ |website=Intel Newsroom |date=February 8, 2017 |access-date=September 17, 2022}}</ref> कंपनी ने इस प्रक्रिया नोड पर फीचर लंबाई के लिए कोई अपेक्षित मान प्रकाशित नहीं किया है।
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28 अक्टूबर, 2018 को, सैमसंग ने घोषणा की कि उनकी दूसरी पीढ़ी की 7 एनएम प्रक्रिया (7LPP) ने जोखिम उत्पादन में प्रवेश कर लिया है और 2019 में बड़े पैमाने पर उत्पादन में प्रवेश करना चाहिए।
28 अक्टूबर, 2018 को, सैमसंग ने घोषणा की कि उनकी दूसरी पीढ़ी की 7 एनएम प्रक्रिया (7LPP) ने जोखिम उत्पादन में प्रवेश कर लिया है और 2019 में बड़े पैमाने पर उत्पादन में प्रवेश करना चाहिए।


17 जनवरी, 2019 को 2018 की चौथी तिमाही के आय कॉल के लिए, TSMC ने उल्लेख किया कि अलग-अलग ग्राहकों के पास दूसरी पीढ़ी के 7 एनएम के अलग-अलग स्वाद होंगे।<ref name="q42018">Q4 2018 TSMC earnings call transcript, January 17, 2019.</ref>
17 जनवरी, 2019 को 2018 की चौथी तिमाही के आय कॉल के लिए, TSMC ने उल्लेख किया कि भिन्न -भिन्न  ग्राहकों के पास दूसरी पीढ़ी के 7 एनएम के भिन्न -भिन्न  स्वाद होंगे।<ref name="q42018">Q4 2018 TSMC earnings call transcript, January 17, 2019.</ref>
16 अप्रैल, 2019 को, TSMC ने अपनी 6 एनएम प्रक्रिया (CLN6FF, N6) की घोषणा की, जिसके 2021 से बड़े पैमाने पर उत्पादों में आने की उम्मीद है।<ref name=":0">{{Cite web |last1=Schor |first1=David |date=April 16, 2019 |title=TSMC Announces 6-Nanometer Process |url=https://fuse.wikichip.org/news/2261/tsmc-announces-6-nanometer-process/ |website=WikiChip Fuse |language=en-US |access-date=May 31, 2019}}</ref> N6 अपनी N7+ प्रक्रिया में 4 परतों की तुलना में 5 परतों तक EUVL का उपयोग करता है।<ref>{{Cite web |last=Shilov |first=Anton |date=May 1, 2019 |title=TSMC: Most 7nm Clients Will Transition to 6nm |url=https://www.anandtech.com/show/14290/tsmc-most-7nm-clients-will-transit-to-6nm |website=AnandTech |access-date=May 31, 2019}}</ref>
16 अप्रैल, 2019 को, TSMC ने अपनी 6 एनएम प्रक्रिया (CLN6FF, N6) की घोषणा की, जिसके 2021 से बड़े पैमाने पर उत्पादों में आने की उम्मीद है।<ref name=":0">{{Cite web |last1=Schor |first1=David |date=April 16, 2019 |title=TSMC Announces 6-Nanometer Process |url=https://fuse.wikichip.org/news/2261/tsmc-announces-6-nanometer-process/ |website=WikiChip Fuse |language=en-US |access-date=May 31, 2019}}</ref> N6 अपनी N7+ प्रक्रिया में 4 परतों की तुलना में 5 परतों तक EUVL का उपयोग करता है।<ref>{{Cite web |last=Shilov |first=Anton |date=May 1, 2019 |title=TSMC: Most 7nm Clients Will Transition to 6nm |url=https://www.anandtech.com/show/14290/tsmc-most-7nm-clients-will-transit-to-6nm |website=AnandTech |access-date=May 31, 2019}}</ref>
28 जुलाई, 2019 को, TSMC ने N7P नामक अपनी दूसरी पीढ़ी की 7 nm प्रक्रिया की घोषणा की, जो उनकी N7 प्रक्रिया की तरह ही DUV-आधारित है।<ref name=n7p>{{Cite web |last=Schor |first=David |date=July 28, 2019 |title=TSMC Talks 7nm, 5nm, Yield, And Next-Gen 5G And HPC Packaging|url=https://fuse.wikichip.org/news/2567/tsmc-talks-7nm-5nm-yield-and-next-gen-5g-and-hpc-packaging/ |website=WikiChip Fuse |language=en-US |access-date=September 13, 2019}}</ref> चूंकि N7P मूल 7 nm के साथ पूरी तरह से IP-संगत है, जबकि N7+ (जो EUV का उपयोग करता है) नहीं है, N7+ (जिसे पहले '7 nm+' के रूप में घोषित किया गया था) '7 nm' से अलग प्रक्रिया है। N6 ('6 nm'), एक अन्य EUV-आधारित प्रक्रिया है, जिसे N7 के साथ IP-संगतता के साथ TSMC की 5 nm (N5) प्रक्रिया के बाद भी रिलीज़ करने की योजना है। 2019 की पहली तिमाही के आय कॉल में, TSMC ने 2018 की चौथी तिमाही के अपने बयान को दोहराया<ref name=q42018/>कि N7+ 2019 में $1 बिलियन TWD से कम राजस्व उत्पन्न करेगा।<ref>C. C. Wei, TSMC Q1 2019 earnings call (April 18) transcript.</ref>
28 जुलाई, 2019 को, TSMC ने N7P नामक अपनी दूसरी पीढ़ी की 7 nm प्रक्रिया की घोषणा की, जो उनकी N7 प्रक्रिया की तरह ही DUV-आधारित है।<ref name=n7p>{{Cite web |last=Schor |first=David |date=July 28, 2019 |title=TSMC Talks 7nm, 5nm, Yield, And Next-Gen 5G And HPC Packaging|url=https://fuse.wikichip.org/news/2567/tsmc-talks-7nm-5nm-yield-and-next-gen-5g-and-hpc-packaging/ |website=WikiChip Fuse |language=en-US |access-date=September 13, 2019}}</ref> चूंकि N7P मूल 7 nm के साथ पूरी तरह से IP-संगत है, जबकि N7+ (जो EUV का उपयोग करता है) नहीं है, N7+ (जिसे पहले '7 nm+' के रूप में घोषित किया गया था) '7 nm' से भिन्न  प्रक्रिया है। N6 ('6 nm'), एक अन्य EUV-आधारित प्रक्रिया है, जिसे N7 के साथ IP-संगतता के साथ TSMC की 5 nm (N5) प्रक्रिया के बाद भी रिलीज़ करने की योजना है। 2019 की पहली तिमाही के आय कॉल में, TSMC ने 2018 की चौथी तिमाही के अपने बयान को दोहराया<ref name=q42018/>कि N7+ 2019 में $1 बिलियन TWD से कम राजस्व उत्पन्न करेगा।<ref>C. C. Wei, TSMC Q1 2019 earnings call (April 18) transcript.</ref>
5 अक्टूबर, 2019 को, AMD ने अपने [[Epyc]] रोडमैप की घोषणा की, जिसमें TSMC की N7+ प्रक्रिया का उपयोग करके निर्मित मिलान चिप्स की विशेषता है।<ref>{{Cite web |last1=Alcorn |first1=Paul |date=October 5, 2019 |title=AMD Dishes on Zen 3 and Zen 4 Architecture, Milan and Genoa Roadmap |url=https://www.tomshardware.com/news/amd-zen-3-zen-4-epyc-rome-milan-genoa-architecture-microarchitecture,40561.html |website=Tom's Hardware |language=en-US |access-date=October 8, 2019}}</ref>
5 अक्टूबर, 2019 को, AMD ने अपने [[Epyc]] रोडमैप की घोषणा की, जिसमें TSMC की N7+ प्रक्रिया का उपयोग करके निर्मित मिलान चिप्स की विशेषता है।<ref>{{Cite web |last1=Alcorn |first1=Paul |date=October 5, 2019 |title=AMD Dishes on Zen 3 and Zen 4 Architecture, Milan and Genoa Roadmap |url=https://www.tomshardware.com/news/amd-zen-3-zen-4-epyc-rome-milan-genoa-architecture-microarchitecture,40561.html |website=Tom's Hardware |language=en-US |access-date=October 8, 2019}}</ref>
7 अक्टूबर, 2019 को, TSMC ने घोषणा की कि उन्होंने बाजार में उच्च मात्रा में N7+ उत्पादों की डिलीवरी शुरू कर दी है।<ref>{{Cite web|url=https://www.planet3dnow.de/cms/51707-tsmcs-n7-technology-is-first-euv-process-delivering-customer-products-to-market-in-high-volume/|title=TSMC's N7+ Technology is First EUV Process Delivering Customer Products to Market in High Volume {{!}} Planet 3DNow!|language=de-DE|access-date=2019-10-08}}</ref>
7 अक्टूबर, 2019 को, TSMC ने घोषणा की कि उन्होंने बाजार में उच्च मात्रा में N7+ उत्पादों की डिलीवरी प्रारंभ  कर दी है।<ref>{{Cite web|url=https://www.planet3dnow.de/cms/51707-tsmcs-n7-technology-is-first-euv-process-delivering-customer-products-to-market-in-high-volume/|title=TSMC's N7+ Technology is First EUV Process Delivering Customer Products to Market in High Volume {{!}} Planet 3DNow!|language=de-DE|access-date=2019-10-08}}</ref>
26 जुलाई, 2021 को, इंटेल ने अपने भविष्य के सभी प्रोसेस नोड्स का नाम बदलकर अपने नए निर्माण रोडमैप की घोषणा की।<ref name=":3">{{Cite web|last=Cutress|first=Dr Ian|title=Intel's Process Roadmap to 2025: with 4nm, 3nm, 20A and 18A?!|url=https://www.anandtech.com/show/16823/intel-accelerated-offensive-process-roadmap-updates-to-10nm-7nm-4nm-3nm-20a-18a-packaging-foundry-emib-foveros|access-date=2021-07-27|website=www.anandtech.com}}</ref> Intel का 10 nm एन्हांस्ड सुपरफ़िन (10ESF), जो मोटे तौर पर TSMC की N7 प्रक्रिया के समतुल्य है, अब Intel 7 के नाम से जाना जाएगा, जबकि उनकी पहले की 7 nm प्रक्रिया को अब Intel 4 कहा जाएगा।<ref name=":3" /><ref>{{cite web |title=त्वरित प्रक्रिया नवाचार|url=https://download.intel.com/newsroom/2021/client-computing/accelerating-process-innovation.pdf |website=Intel |date=July 26, 2021}}</ref> इसका मतलब है कि नए 7 एनएम पर आधारित उनका पहला प्रोसेसर 2022 की दूसरी छमाही तक शिपिंग शुरू कर देगा। इंटेल ने पहले घोषणा की थी कि वे 2023 में 7 एनएम प्रोसेसर लॉन्च करेंगे।<ref>{{Cite web |last1=Jones |first1=Ryan |date=March 27, 2021 |title=Ctrl+Alt+Delete: Why you should be excited for Intel's 7nm processor |url=https://www.trustedreviews.com/news/why-you-should-be-excited-for-intels-7nm-processor-4129639 |website=Trusted Reviews |language=en |access-date=March 30, 2021}}</ref>
26 जुलाई, 2021 को, इंटेल ने अपने भविष्य के सभी प्रोसेस नोड्स का नाम बदलकर अपने नए निर्माण रोडमैप की घोषणा की।<ref name=":3">{{Cite web|last=Cutress|first=Dr Ian|title=Intel's Process Roadmap to 2025: with 4nm, 3nm, 20A and 18A?!|url=https://www.anandtech.com/show/16823/intel-accelerated-offensive-process-roadmap-updates-to-10nm-7nm-4nm-3nm-20a-18a-packaging-foundry-emib-foveros|access-date=2021-07-27|website=www.anandtech.com}}</ref> Intel का 10 nm एन्हांस्ड सुपरफ़िन (10ESF), जो मोटे तौर पर TSMC की N7 प्रक्रिया के समतुल्य है, अब Intel 7 के नाम से जाना जाएगा, जबकि उनकी पहले की 7 nm प्रक्रिया को अब Intel 4 कहा जाएगा।<ref name=":3" /><ref>{{cite web |title=त्वरित प्रक्रिया नवाचार|url=https://download.intel.com/newsroom/2021/client-computing/accelerating-process-innovation.pdf |website=Intel |date=July 26, 2021}}</ref> इसका मतलब है कि नए 7 एनएम पर आधारित उनका पहला प्रोसेसर 2022 की दूसरी छमाही तक शिपिंग प्रारंभ  कर देगा। इंटेल ने पहले घोषणा की थी कि वे 2023 में 7 एनएम प्रोसेसर लॉन्च करेंगे।<ref>{{Cite web |last1=Jones |first1=Ryan |date=March 27, 2021 |title=Ctrl+Alt+Delete: Why you should be excited for Intel's 7nm processor |url=https://www.trustedreviews.com/news/why-you-should-be-excited-for-intels-7nm-processor-4129639 |website=Trusted Reviews |language=en |access-date=March 30, 2021}}</ref>




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[[File:SADP_challenge.png|thumb|left|upright=1.4|स्पेसर पैटर्निंग मुद्दे। स्पेसर पैटर्निंग में स्पेसर द्वारा सीधे पैटर्न की गई सुविधाओं के लिए उत्कृष्ट सीडी नियंत्रण है, लेकिन स्पेसर्स के बीच के रिक्त स्थान को कोर और गैप आबादी में विभाजित किया जा सकता है।]]
[[File:SADP_challenge.png|thumb|left|upright=1.4|स्पेसर पैटर्निंग मुद्दे। स्पेसर पैटर्निंग में स्पेसर द्वारा सीधे पैटर्न की गई सुविधाओं के लिए उत्कृष्ट सीडी नियंत्रण है, लेकिन स्पेसर्स के बीच के रिक्त स्थान को कोर और गैप आबादी में विभाजित किया जा सकता है।]]
[[File:Line cut location offset.png|thumb|left|upright=1.4|लाइन कट पर ओवरले त्रुटि प्रभाव। कट होल एक्सपोजर पर एक ओवरले त्रुटि लाइन सिरों (शीर्ष) को विकृत कर सकती है या आसन्न रेखा (नीचे) पर उल्लंघन कर सकती है।]]
[[File:Line cut location offset.png|thumb|left|upright=1.4|लाइन कट पर ओवरले त्रुटि प्रभाव। कट होल एक्सपोजर पर एक ओवरले त्रुटि लाइन सिरों (शीर्ष) को विकृत कर सकती है या आसन्न रेखा (नीचे) पर उल्लंघन कर सकती है।]]
[[File:Two-bar_challenge.png|thumb|right|upright=1.4|दो-बार ईयूवी पैटर्निंग मुद्दे। ईयूवी लिथोग्राफी में, सुविधाओं की एक जोड़ी में एक ही समय में फोकस में दोनों सुविधाएं नहीं हो सकती हैं; एक का दूसरे से अलग आकार होगा, और दोनों फोकस के माध्यम से अलग-अलग बदलाव करेंगे।]]
[[File:Two-bar_challenge.png|thumb|right|upright=1.4|दो-बार ईयूवी पैटर्निंग मुद्दे। ईयूवी लिथोग्राफी में, सुविधाओं की एक जोड़ी में एक ही समय में फोकस में दोनों सुविधाएं नहीं हो सकती हैं; एक का दूसरे से भिन्न  आकार होगा, और दोनों फोकस के माध्यम से भिन्न -भिन्न  बदलाव करेंगे।]]
[[File:20 nm width stochastic failure probability.png|thumb|right|upright=1.4|7 एनएम ईयूवी स्टोकास्टिक विफलता संभावना। 7 एनएम सुविधाओं के ~20 एनएम चौड़ाई तक पहुंचने की उम्मीद है। 30 एमजे/सेमी की आमतौर पर लागू खुराक के लिए ईयूवी स्टोकेस्टिक विफलता की संभावना काफी अधिक है<sup>2</उप>।]]7 एनएम फाउंड्री नोड से निम्नलिखित पैटर्निंग तकनीकों में से किसी एक या संयोजन का उपयोग करने की उम्मीद है: [[एकाधिक पैटर्निंग]], एकाधिक पैटर्निंग|स्व-संरेखित पैटर्निंग, और [[ईयूवीएल]]। इन तकनीकों में से प्रत्येक महत्वपूर्ण आयाम (सीडी) नियंत्रण के साथ-साथ पैटर्न प्लेसमेंट में महत्वपूर्ण चुनौतियों का सामना करती है, जिसमें सभी पड़ोसी विशेषताएं शामिल हैं।
[[File:20 nm width stochastic failure probability.png|thumb|right|upright=1.4|7 एनएम ईयूवी स्टोकास्टिक विफलता संभावना। 7 एनएम सुविधाओं के ~20 एनएम चौड़ाई तक पहुंचने की उम्मीद है। 30 एमजे/सेमी की सामान्यतः  लागू खुराक के लिए ईयूवी स्टोकेस्टिक विफलता की संभावना बहुत  अधिक है<sup>2</उप>।]]7 एनएम फाउंड्री नोड से निम्नलिखित पैटर्निंग तकनीकों में से किसी एक या संयोजन का उपयोग करने की उम्मीद है: [[एकाधिक पैटर्निंग]], एकाधिक पैटर्निंग|स्व-संरेखित पैटर्निंग, और [[ईयूवीएल]]। इन तकनीकों में से प्रत्येक महत्वपूर्ण आयाम (सीडी) नियंत्रण के साथ-साथ पैटर्न प्लेसमेंट में महत्वपूर्ण चुनौतियों का सामना करती है, जिसमें सभी निकटतम  विशेषताएं शामिल हैं।


=== पिच विभाजन ===
=== पिच विभाजन ===
पिच स्प्लिटिंग में स्प्लिटिंग फीचर्स शामिल होते हैं जो अलग-अलग मास्क पर एक साथ बहुत करीब होते हैं, जो क्रमिक रूप से सामने आते हैं, इसके बाद लिथो-ईच प्रोसेसिंग होती है। अलग-अलग एक्सपोज़र के उपयोग के कारण, दो एक्सपोज़र के साथ-साथ अलग-अलग एक्सपोज़र के परिणामस्वरूप अलग-अलग सीडी के बीच ओवरले त्रुटि का जोखिम हमेशा बना रहता है।
पिच स्प्लिटिंग में स्प्लिटिंग फीचर्स शामिल होते हैं जो भिन्न -भिन्न  मास्क पर एक साथ बहुत निकट  होते हैं, जो क्रमिक रूप से सामने आते हैं, इसके बाद लिथो-ईच प्रोसेसिंग होती है। भिन्न -भिन्न  एक्सपोज़र के उपयोग के कारण, दो एक्सपोज़र के साथ-साथ भिन्न -भिन्न  एक्सपोज़र के परिणामस्वरूप भिन्न -भिन्न  सीडी के बीच ओवरले त्रुटि का जोखिम हमेशा बना रहता है।


=== स्पेसर पैटर्निंग ===
=== स्पेसर पैटर्निंग ===
स्पेसर पैटर्निंग में पूर्व-पैटर्न वाली सुविधाओं पर एक परत जमा करना शामिल है, फिर उन सुविधाओं के साइडवॉल पर स्पेसर बनाने के लिए वापस नक़्क़ाशी करना, जिसे मुख्य विशेषताएं कहा जाता है। मुख्य विशेषताओं को हटाने के बाद, अन्तर्निहित परत में खाइयों को परिभाषित करने के लिए स्पेसर्स को एक नक़्क़ाशीदार मुखौटा के रूप में उपयोग किया जाता है। जबकि स्पेसर सीडी नियंत्रण आम तौर पर उत्कृष्ट होता है, ट्रेंच सीडी दो आबादी में से एक में गिर सकती है, जहां एक मुख्य विशेषता स्थित थी या शेष अंतराल में स्थित होने की दो संभावनाएं हैं। इसे 'पिच वॉकिंग' के नाम से जाना जाता है।<ref>M. J. Maslow et al., Proc. SPIE 10587, 1058704 (2018).</ref> आम तौर पर पिच = कोर सीडी + गैप सीडी + 2 * स्पेसर सीडी, लेकिन यह कोर सीडी = गैप सीडी की गारंटी नहीं देता है। गेट या सक्रिय क्षेत्र अलगाव (जैसे, पंख) जैसी एफईओएल सुविधाओं के लिए, ट्रेंच सीडी स्पेसर-परिभाषित सीडी के रूप में महत्वपूर्ण नहीं है, इस मामले में, स्पेसर पैटर्निंग वास्तव में पसंदीदा पैटर्निंग दृष्टिकोण है।
स्पेसर पैटर्निंग में पूर्व-पैटर्न वाली सुविधाओं पर एक परत जमा करना शामिल है, फिर उन सुविधाओं के साइडवॉल पर स्पेसर बनाने के लिए वापस नक़्क़ाशी करना, जिसे मुख्य विशेषताएं कहा जाता है। मुख्य विशेषताओं को हटाने के बाद, अन्तर्निहित परत में खाइयों को परिभाषित करने के लिए स्पेसर्स को एक नक़्क़ाशीदार मुखौटा के रूप में उपयोग किया जाता है। जबकि स्पेसर सीडी नियंत्रण सामान्यतः  उत्कृष्ट होता है, ट्रेंच सीडी दो आबादी में से एक में गिर सकती है, जहां एक मुख्य विशेषता स्थित थी या शेष अंतराल में स्थित होने की दो संभावनाएं हैं। इसे 'पिच वॉकिंग' के नाम से जाना जाता है।<ref>M. J. Maslow et al., Proc. SPIE 10587, 1058704 (2018).</ref> सामान्यतः  पिच = कोर सीडी + गैप सीडी + 2 * स्पेसर सीडी, लेकिन यह कोर सीडी = गैप सीडी की गारंटी नहीं देता है। गेट या सक्रिय क्षेत्र भिन्न ाव (जैसे, पंख) जैसी एफईओएल सुविधाओं के लिए, ट्रेंच सीडी स्पेसर-परिभाषित सीडी के रूप में महत्वपूर्ण नहीं है, इस स्थितियों में, स्पेसर पैटर्निंग वास्तव में पसंदीदा पैटर्निंग दृष्टिकोण है।


जब स्व-संरेखित चौगुनी पैटर्निंग (SAQP) का उपयोग किया जाता है, तो एक दूसरा स्पेसर होता है जिसका उपयोग किया जाता है, जो पहले वाले को प्रतिस्थापित करता है। इस मामले में, कोर सीडी को कोर सीडी - 2 * 2 स्पेसर सीडी से बदल दिया जाता है, और गैप सीडी को गैप सीडी - 2 * 2 स्पेसर सीडी से बदल दिया जाता है। इस प्रकार, कुछ फीचर आयामों को दूसरे स्पेसर सीडी द्वारा सख्ती से परिभाषित किया जाता है, जबकि शेष फीचर आयामों को कोर सीडी, कोर पिच और पहले और दूसरे स्पेसर सीडी द्वारा परिभाषित किया जाता है। कोर सीडी और कोर पिच को पारंपरिक लिथोग्राफी द्वारा परिभाषित किया गया है, जबकि स्पेसर सीडी लिथोग्राफी से स्वतंत्र हैं। यह वास्तव में पिच विभाजन की तुलना में कम भिन्नता होने की उम्मीद है, जहां एक अतिरिक्त एक्सपोजर सीधे और ओवरले के माध्यम से अपनी स्वयं की सीडी को परिभाषित करता है।
जब स्व-संरेखित चौगुनी पैटर्निंग (SAQP) का उपयोग किया जाता है, तो एक दूसरा स्पेसर होता है जिसका उपयोग किया जाता है, जो पहले वाले को प्रतिस्थापित करता है। इस स्थितियों में, कोर सीडी को कोर सीडी - 2 * 2 स्पेसर सीडी से बदल दिया जाता है, और गैप सीडी को गैप सीडी - 2 * 2 स्पेसर सीडी से बदल दिया जाता है। इस प्रकार, कुछ फीचर आयामों को दूसरे स्पेसर सीडी द्वारा सख्ती से परिभाषित किया जाता है, जबकि शेष फीचर आयामों को कोर सीडी, कोर पिच और पहले और दूसरे स्पेसर सीडी द्वारा परिभाषित किया जाता है। कोर सीडी और कोर पिच को पारंपरिक लिथोग्राफी द्वारा परिभाषित किया गया है, जबकि स्पेसर सीडी लिथोग्राफी से स्वतंत्र हैं। यह वास्तव में पिच विभाजन की तुलना में कम भिन्नता होने की उम्मीद है, जहां एक अतिरिक्त एक्सपोजर सीधे और ओवरले के माध्यम से अपनी स्वयं की सीडी को परिभाषित करता है।


स्पेसर-परिभाषित लाइनों को भी काटने की आवश्यकता होती है। कट स्पॉट एक्सपोजर पर शिफ्ट हो सकते हैं, जिसके परिणामस्वरूप विकृत लाइन समाप्त हो जाती है या आसन्न लाइनों में घुसपैठ हो जाती है।
स्पेसर-परिभाषित लाइनों को भी काटने की आवश्यकता होती है। कट स्पॉट एक्सपोजर पर शिफ्ट हो सकते हैं, जिसके परिणामस्वरूप विकृत लाइन समाप्त हो जाती है या आसन्न लाइनों में घुसपैठ हो जाती है।
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=== ईयूवी लिथोग्राफी ===
=== ईयूवी लिथोग्राफी ===
अत्यधिक पराबैंगनी लिथोग्राफी (जिसे ''ईयूवी'' या ''ईयूवीएल'' के रूप में भी जाना जाता है) पारंपरिक लिथोग्राफी शैली में 20 एनएम से नीचे की सुविधाओं को हल करने में सक्षम है। हालाँकि, EUV मास्क की 3D चिंतनशील प्रकृति के परिणामस्वरूप इमेजिंग में नई विसंगतियाँ होती हैं। एक विशेष उपद्रव दो-बार प्रभाव है, जहां समान बार-आकार की सुविधाओं की एक जोड़ी समान रूप से ध्यान केंद्रित नहीं करती है। एक विशेषता अनिवार्य रूप से दूसरे की 'छाया' में है। नतीजतन, दो विशेषताओं में आम तौर पर अलग-अलग सीडी होती हैं जो फोकस के माध्यम से बदलती हैं, और ये विशेषताएं भी फोकस के माध्यम से स्थिति बदलती हैं।<ref>{{Cite web|url=https://www.euvlitho.com/2018/P62.pdf|title=IMEC EUVL 2018 Workshop}}</ref><ref>Y. Nakajima et al., EUVL Symposium 2007, Sapporo.</ref><ref>L. de Winter et al., Proc. SPIE 9661, 96610A (2015).</ref> यह प्रभाव वैसा ही हो सकता है जैसा पिच बंटवारे के दौरान हो सकता है। एक संबंधित मुद्दा विभिन्न पिचों की विशेषताओं के बीच सर्वश्रेष्ठ फोकस का अंतर है।<ref>M. Burkhardt and A. Raghunathan, Proc. SPIE 9422, 94220X (2015).</ref>
अत्यधिक पराबैंगनी लिथोग्राफी (जिसे ''ईयूवी'' या ''ईयूवीएल'' के रूप में भी जाना जाता है) पारंपरिक लिथोग्राफी शैली में 20 एनएम से नीचे की सुविधाओं को हल करने में सक्षम है। चूँकि , EUV मास्क की 3D चिंतनशील प्रकृति के परिणामस्वरूप इमेजिंग में नई विसंगतियाँ होती हैं। एक विशेष उपद्रव दो-बार प्रभाव है, जहां समान बार-आकार की सुविधाओं की एक जोड़ी समान रूप से ध्यान केंद्रित नहीं करती है। एक विशेषता अनिवार्य रूप से दूसरे की 'छाया' में है। परिणामस्वरुप , दो विशेषताओं में सामान्यतः  भिन्न -भिन्न  सीडी होती हैं जो फोकस के माध्यम से बदलती हैं, और ये विशेषताएं भी फोकस के माध्यम से स्थिति बदलती हैं।<ref>{{Cite web|url=https://www.euvlitho.com/2018/P62.pdf|title=IMEC EUVL 2018 Workshop}}</ref><ref>Y. Nakajima et al., EUVL Symposium 2007, Sapporo.</ref><ref>L. de Winter et al., Proc. SPIE 9661, 96610A (2015).</ref> यह प्रभाव वैसा ही हो सकता है जैसा पिच बंटवारे के दौरान हो सकता है। एक संबंधित मुद्दा विभिन्न पिचों की विशेषताओं के बीच सर्वश्रेष्ठ फोकस का अंतर है।<ref>M. Burkhardt and A. Raghunathan, Proc. SPIE 9422, 94220X (2015).</ref>
EUV में एक बड़ी आबादी में सभी सुविधाओं को मज़बूती से प्रिंट करने में भी समस्याएँ हैं; कुछ संपर्क पूरी तरह से गायब हो सकते हैं या लाइनें ब्रिज हो सकती हैं। इन्हें स्टोकेस्टिक प्रिंटिंग विफलताओं के रूप में जाना जाता है।<ref>P. De Bisschop and E. Hendrickx, Proc. SPIE 10583, 105831K (2018).</ref><ref>{{Cite web|url=https://www.linkedin.com/pulse/euvs-stochastic-valley-death-frederick-chen|title=ईयूवी की स्टोकेस्टिक वैली ऑफ डेथ|website=linkedin.com}}</ref> दोष स्तर लगभग 1K/mm है<sup>2</उप>।<ref>S. Larivière et al., Proc. SPIE 10583, 105830U (2018).</ref>
EUV में एक बड़ी आबादी में सभी सुविधाओं को मज़बूती से प्रिंट करने में भी समस्याएँ हैं; कुछ संपर्क पूरी तरह से गायब हो सकते हैं या लाइनें ब्रिज हो सकती हैं। इन्हें स्टोकेस्टिक प्रिंटिंग विफलताओं के रूप में जाना जाता है।<ref>P. De Bisschop and E. Hendrickx, Proc. SPIE 10583, 105831K (2018).</ref><ref>{{Cite web|url=https://www.linkedin.com/pulse/euvs-stochastic-valley-death-frederick-chen|title=ईयूवी की स्टोकेस्टिक वैली ऑफ डेथ|website=linkedin.com}}</ref> दोष स्तर लगभग 1K/mm है<sup>2</उप>।<ref>S. Larivière et al., Proc. SPIE 10583, 105830U (2018).</ref>
ईयूवी के लिए टिप-टू-टिप गैप को नियंत्रित करना कठिन है, मुख्यतः रोशनी की कमी के कारण।<ref>E. van Setten et al., Proc. SPIE 9661. 96610G (2015).</ref> लाइनों को काटने के लिए एक अलग एक्सपोजर को प्राथमिकता दी जाती है।
ईयूवी के लिए टिप-टू-टिप गैप को नियंत्रित करना कठिन है, मुख्यतः रोशनी की कमी के कारण।<ref>E. van Setten et al., Proc. SPIE 9661. 96610G (2015).</ref> लाइनों को काटने के लिए एक भिन्न  एक्सपोजर को प्राथमिकता दी जाती है।


एआरएफ लेजर वेवलेंथ (193 एनएम) के साथ मनमाने ढंग से पिच किए गए संपर्कों के लिए पर्याप्त फोकस विंडो के लिए [[90 एनएम प्रक्रिया]] नोड के उत्पादन में [[फेज-शिफ्ट मास्क]] का उपयोग किया गया है।<ref>C-H. Chang et al., Proc. SPIE 5377, 902 (2004).</ref><ref>T. Devoivre et al., MTDT 2002.</ref> जबकि यह रिज़ॉल्यूशन एन्हांसमेंट EUV के लिए उपलब्ध नहीं है।<ref>S-S. Yu et al., Proc. SPIE 8679, 86791L (2013).</ref><ref>A. Erdmann et al., Proc. SPIE 10583, 1058312 (2018).</ref>
एआरएफ लेजर वेवलेंथ (193 एनएम) के साथ मनमाने ढंग से पिच किए गए संपर्कों के लिए पर्याप्त फोकस विंडो के लिए [[90 एनएम प्रक्रिया]] नोड के उत्पादन में [[फेज-शिफ्ट मास्क]] का उपयोग किया गया है।<ref>C-H. Chang et al., Proc. SPIE 5377, 902 (2004).</ref><ref>T. Devoivre et al., MTDT 2002.</ref> जबकि यह रिज़ॉल्यूशन एन्हांसमेंट EUV के लिए उपलब्ध नहीं है।<ref>S-S. Yu et al., Proc. SPIE 8679, 86791L (2013).</ref><ref>A. Erdmann et al., Proc. SPIE 10583, 1058312 (2018).</ref>
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== 7 एनएम डिजाइन नियम प्रबंधन मात्रा में उत्पादन ==
== 7 एनएम डिजाइन नियम प्रबंधन मात्रा में उत्पादन ==
TSMC द्वारा वर्तमान में अपनाई जा रही 7 एनएम धातु पैटर्निंग में सेल की ऊंचाई कम करने के लिए आवश्यकतानुसार एक अलग मास्क पर सेल के भीतर कट्स के साथ स्व-संरेखित डबल पैटर्निंग (SADP) लाइनें शामिल हैं।<ref>{{Cite web|url=https://en.wikichip.org/wiki/7_nm_lithography_process|title = 7 nm lithography process - WikiChip}}</ref> हालाँकि, स्व-संरेखित क्वाड पैटर्निंग (SAQP) का उपयोग फिन बनाने के लिए किया जाता है, जो प्रदर्शन का सबसे महत्वपूर्ण कारक है।<ref name="7nmdrc">{{Cite web|title=A Heuristic Approach to Fix Design Rule Check (DRC) Violations in ASIC Designs @7nm FinFET Technology|url=https://www.design-reuse.com/articles/45832/design-rule-check-drc-violations-asic-designs-7nm-finfet.html|website=Design And Reuse}}</ref> डिजाइन नियम की जांच भी मल्टी-पैटर्निंग से बचने की अनुमति देती है, और कटौती के लिए पर्याप्त मंजूरी प्रदान करती है कि केवल एक कट मास्क की आवश्यकता होती है।<ref name="7nmdrc" />
TSMC द्वारा वर्तमान में अपनाई जा रही 7 एनएम धातु पैटर्निंग में सेल की ऊंचाई कम करने के लिए आवश्यकतानुसार एक भिन्न  मास्क पर सेल के भीतर कट्स के साथ स्व-संरेखित डबल पैटर्निंग (SADP) लाइनें शामिल हैं।<ref>{{Cite web|url=https://en.wikichip.org/wiki/7_nm_lithography_process|title = 7 nm lithography process - WikiChip}}</ref> चूँकि , स्व-संरेखित क्वाड पैटर्निंग (SAQP) का उपयोग फिन बनाने के लिए किया जाता है, जो प्रदर्शन का सबसे महत्वपूर्ण कारक है।<ref name="7nmdrc">{{Cite web|title=A Heuristic Approach to Fix Design Rule Check (DRC) Violations in ASIC Designs @7nm FinFET Technology|url=https://www.design-reuse.com/articles/45832/design-rule-check-drc-violations-asic-designs-7nm-finfet.html|website=Design And Reuse}}</ref> डिजाइन नियम की जांच भी मल्टी-पैटर्निंग से बचने की अनुमति देती है, और कटौती के लिए पर्याप्त मंजूरी प्रदान करती है कि केवल एक कट मास्क की आवश्यकता होती है।<ref name="7nmdrc" />




== 7 एनएम प्रोसेस नोड्स और प्रोसेस प्रसाद ==
== 7 एनएम प्रोसेस नोड्स और प्रोसेस प्रसाद ==
4 अलग-अलग निर्माताओं (TSMC, Samsung, [[सेमीकंडक्टर मैन्युफैक्चरिंग इंटरनेशनल कॉर्पोरेशन]], Intel) द्वारा प्रक्रिया नोड्स का नामकरण आंशिक रूप से विपणन-संचालित है और चिप पर किसी मापनीय दूरी से सीधे संबंधित नहीं है।{{snd}} उदाहरण के लिए, TSMC का 7 एनएम नोड पहले कुछ प्रमुख आयामों में इंटेल के नियोजित प्रथम-पुनरावृत्ति 10 एनएम नोड के समान था, इससे पहले कि इंटेल ने और पुनरावृत्तियों को जारी किया, 10nm एन्हांस्ड सुपरफिन में परिणत हुआ, जिसे बाद में विपणन कारणों से इंटेल 7 का नाम दिया गया।<ref>{{cite web |last=Merrit |first=Rick |date=16 Jan 2017 |title=15 Views from a Silicon Summit |url=http://www.eetimes.com/document.asp?doc_id=1331185 |work=EETimes |access-date=September 16, 2022}}</ref><ref>{{Cite web |last=Hill |first=Brandon |date=March 28, 2017 |title=इंटेल विवरण कैनोनलेक के उन्नत 10nm FinFET नोड, प्रतिद्वंद्वियों पर पूर्ण जनरेशन लीड का दावा करता है|url=https://hothardware.com/news/intel-details-advanced-10nm-node |website=HotHardware |access-date=August 30, 2018 |archive-date=June 12, 2018 |archive-url=https://web.archive.org/web/20180612163405/https://hothardware.com/news/intel-details-advanced-10nm-node}}</ref>
4 भिन्न -भिन्न  निर्माताओं (TSMC, Samsung, [[सेमीकंडक्टर मैन्युफैक्चरिंग इंटरनेशनल कॉर्पोरेशन]], Intel) द्वारा प्रक्रिया नोड्स का नामकरण आंशिक रूप से विपणन-संचालित है और चिप पर किसी मापनीय दूरी से सीधे संबंधित नहीं है।{{snd}} उदाहरण के लिए, TSMC का 7 एनएम नोड पहले कुछ प्रमुख आयामों में इंटेल के नियोजित प्रथम-पुनरावृत्ति 10 एनएम नोड के समान था, इससे पहले कि इंटेल ने और पुनरावृत्तियों को जारी किया, 10nm एन्हांस्ड सुपरफिन में परिणत हुआ, जिसे बाद में विपणन कारणों से इंटेल 7 का नाम दिया गया।<ref>{{cite web |last=Merrit |first=Rick |date=16 Jan 2017 |title=15 Views from a Silicon Summit |url=http://www.eetimes.com/document.asp?doc_id=1331185 |work=EETimes |access-date=September 16, 2022}}</ref><ref>{{Cite web |last=Hill |first=Brandon |date=March 28, 2017 |title=इंटेल विवरण कैनोनलेक के उन्नत 10nm FinFET नोड, प्रतिद्वंद्वियों पर पूर्ण जनरेशन लीड का दावा करता है|url=https://hothardware.com/news/intel-details-advanced-10nm-node |website=HotHardware |access-date=August 30, 2018 |archive-date=June 12, 2018 |archive-url=https://web.archive.org/web/20180612163405/https://hothardware.com/news/intel-details-advanced-10nm-node}}</ref>
चूंकि 7 एनएम पर ईयूवी कार्यान्वयन अभी भी सीमित है, मल्टीपैटर्निंग अभी भी लागत और उपज में एक महत्वपूर्ण भूमिका निभाता है; ईयूवी अतिरिक्त विचार जोड़ता है। अधिकांश महत्वपूर्ण परतों के लिए रिज़ॉल्यूशन अभी भी कई पैटर्निंग द्वारा निर्धारित किया जाता है। उदाहरण के लिए, सैमसंग के 7 एनएम के लिए, यहां तक ​​कि ईयूवी सिंगल-पैटर्न वाली 36 एनएम पिच लेयर्स के साथ भी, 44 एनएम पिच लेयर्स चौगुनी पैटर्न वाली होंगी।<ref name=7nml>J. Kim et al., Proc. SPIE 10962, 1096204 (2019).</ref>
चूंकि 7 एनएम पर ईयूवी कार्यान्वयन अभी भी सीमित है, मल्टीपैटर्निंग अभी भी लागत और उपज में एक महत्वपूर्ण भूमिका निभाता है; ईयूवी अतिरिक्त विचार जोड़ता है। अधिकांश महत्वपूर्ण परतों के लिए रिज़ॉल्यूशन अभी भी कई पैटर्निंग द्वारा निर्धारित किया जाता है। उदाहरण के लिए, सैमसंग के 7 एनएम के लिए, यहां तक ​​कि ईयूवी सिंगल-पैटर्न वाली 36 एनएम पिच लेयर्स के साथ भी, 44 एनएम पिच लेयर्स चौगुनी पैटर्न वाली होंगी।<ref name=7nml>J. Kim et al., Proc. SPIE 10962, 1096204 (2019).</ref>


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GlobalFoundries की 7 nm 7LP (अग्रणी प्रदर्शन) प्रक्रिया ने घनत्व में 2x स्केलिंग के साथ 40% उच्च प्रदर्शन या 60%+ कम शक्ति की पेशकश की होगी और इसकी 14 nm प्रक्रिया पर 30-45+% कम लागत प्रति डाई की पेशकश की होगी। कॉन्टैक्टेड पॉली पिच (CPP) 56 एनएम और न्यूनतम मेटल पिच (एमएमपी) 40 एनएम होती, जिसे सेल्फ-अलाइन्ड डबल पैटर्निंग (एसएडीपी) के साथ तैयार किया जाता। एक 6T SRAM सेल का आकार 0.269 वर्ग माइक्रोन होता। GlobalFoundries ने अंततः 7LP+ नामक एक बेहतर प्रक्रिया में EUV लिथोग्राफी का उपयोग करने की योजना बनाई।<ref>{{Cite web |last1=Jones |first1=Scotten |date=July 8, 2017 |title=Exclusive - GLOBALFOUNDRIES discloses 7nm process detail |url=https://semiwiki.com/semiconductor-manufacturers/globalfoundries/6879-exclusive-globalfoundries-discloses-7nm-process-detail/ |website=SemiWiki |access-date=September 16, 2022}}</ref> GlobalFoundries ने बाद में सभी 7 एनएम और प्रक्रिया विकास से परे बंद कर दिया।<ref>{{Cite web |last1=Shilov |first1=Anton |last2=Cutress |first2=Ian |date=August 27, 2018 |title=GlobalFoundries Stops All 7nm Development: Opts To Focus on Specialized Processes |url=https://www.anandtech.com/show/13277/globalfoundries-stops-all-7nm-development |website=AnandTech |access-date=July 27, 2021}}</ref>
GlobalFoundries की 7 nm 7LP (अग्रणी प्रदर्शन) प्रक्रिया ने घनत्व में 2x स्केलिंग के साथ 40% उच्च प्रदर्शन या 60%+ कम शक्ति की प्रस्तुत की होगी और इसकी 14 nm प्रक्रिया पर 30-45+% कम लागत प्रति डाई की प्रस्तुत कश की होगी। कॉन्टैक्टेड पॉली पिच (CPP) 56 एनएम और न्यूनतम मेटल पिच (एमएमपी) 40 एनएम होती, जिसे सेल्फ-अलाइन्ड डबल पैटर्निंग (एसएडीपी) के साथ तैयार किया जाता। एक 6T SRAM सेल का आकार 0.269 वर्ग माइक्रोन होता। GlobalFoundries ने अंततः 7LP+ नामक एक बेहतर प्रक्रिया में EUV लिथोग्राफी का उपयोग करने की योजना बनाई।<ref>{{Cite web |last1=Jones |first1=Scotten |date=July 8, 2017 |title=Exclusive - GLOBALFOUNDRIES discloses 7nm process detail |url=https://semiwiki.com/semiconductor-manufacturers/globalfoundries/6879-exclusive-globalfoundries-discloses-7nm-process-detail/ |website=SemiWiki |access-date=September 16, 2022}}</ref> GlobalFoundries ने बाद में सभी 7 एनएम और प्रक्रिया विकास से परे बंद कर दिया।<ref>{{Cite web |last1=Shilov |first1=Anton |last2=Cutress |first2=Ian |date=August 27, 2018 |title=GlobalFoundries Stops All 7nm Development: Opts To Focus on Specialized Processes |url=https://www.anandtech.com/show/13277/globalfoundries-stops-all-7nm-development |website=AnandTech |access-date=July 27, 2021}}</ref>
इंटेल की नई इंटेल 7 प्रक्रिया, जिसे पहले 10 एनएम एन्हांस्ड सुपरफिन (10ESF) के रूप में जाना जाता था, इसके पिछले 10 एनएम नोड पर आधारित है। नोड में [[प्रति वाट प्रदर्शन]] में 10-15% की वृद्धि होगी। इस बीच, उनकी पुरानी 7 एनएम प्रक्रिया, जिसे अब इंटेल 4 कहा जाता है, के 2023 में जारी होने की उम्मीद है।<ref>{{Cite web|title=Intel: Sorry, But Our 7nm Chips Will Be Delayed to 2022, 2023|url=https://www.pcmag.com/news/intel-sorry-but-our-7nm-chips-will-be-delayed-to-2022-2023|access-date=2021-07-27|website=PCMAG|language=en}}</ref> इंटेल 4 नोड के बारे में कुछ विवरण सार्वजनिक किए गए हैं, हालांकि इसकी ट्रांजिस्टर घनत्व प्रति वर्ग मिलीमीटर कम से कम 202 मिलियन ट्रांजिस्टर होने का अनुमान लगाया गया है।<ref name=":3" /><ref>{{Cite web|url=https://en.wikichip.org/wiki/7_nm_lithography_process#Intel|title = 7 nm lithography process - WikiChip}}</ref> 2020 तक, इंटेल अपने पोंटे वेक्चियो जीपीयू के उत्पादन को आउटसोर्स करने के मामले में अपनी इंटेल 4 प्रक्रिया के साथ समस्याओं का सामना कर रहा है।<ref>{{Cite web|url=https://www.allaboutcircuits.com/news/intels-7nm-process-six-months-behind-schedule/|title=Intel's 7nm Process Six Months Behind Schedule - News}}</ref><ref>{{Cite web|url=https://arstechnica.com/gadgets/2020/07/as-7nm-schedule-continues-slipping-intel-contemplates-3rd-party-fabs/|title = As 7nm schedule continues slipping, Intel contemplates 3rd-party fabs|date = July 24, 2020}}</ref>
इंटेल की नई इंटेल 7 प्रक्रिया, जिसे पहले 10 एनएम एन्हांस्ड सुपरफिन (10ESF) के रूप में जाना जाता था, इसके पिछले 10 एनएम नोड पर आधारित है। नोड में [[प्रति वाट प्रदर्शन]] में 10-15% की वृद्धि होगी। इस बीच, उनकी पुरानी 7 एनएम प्रक्रिया, जिसे अब इंटेल 4 कहा जाता है, के 2023 में जारी होने की उम्मीद है।<ref>{{Cite web|title=Intel: Sorry, But Our 7nm Chips Will Be Delayed to 2022, 2023|url=https://www.pcmag.com/news/intel-sorry-but-our-7nm-chips-will-be-delayed-to-2022-2023|access-date=2021-07-27|website=PCMAG|language=en}}</ref> इंटेल 4 नोड के बारे में कुछ विवरण सार्वजनिक किए गए हैं, चूंकि  इसकी ट्रांजिस्टर घनत्व प्रति वर्ग मिलीमीटर कम से कम 202 मिलियन ट्रांजिस्टर होने का अनुमान लगाया गया है।<ref name=":3" /><ref>{{Cite web|url=https://en.wikichip.org/wiki/7_nm_lithography_process#Intel|title = 7 nm lithography process - WikiChip}}</ref> 2020 तक, इंटेल अपने पोंटे वेक्चियो जीपीयू के उत्पादन को आउटसोर्स करने के स्थितियों में अपनी इंटेल 4 प्रक्रिया के साथ समस्याओं का सामना कर रहा है।<ref>{{Cite web|url=https://www.allaboutcircuits.com/news/intels-7nm-process-six-months-behind-schedule/|title=Intel's 7nm Process Six Months Behind Schedule - News}}</ref><ref>{{Cite web|url=https://arstechnica.com/gadgets/2020/07/as-7nm-schedule-continues-slipping-intel-contemplates-3rd-party-fabs/|title = As 7nm schedule continues slipping, Intel contemplates 3rd-party fabs|date = July 24, 2020}}</ref>




Revision as of 23:48, 26 May 2023

Semiconductor
device
fabrication
4-fach-NAND-C10.JPG
MOSFET scaling
(process nodes)
Future

सेमीकंडक्टर निर्माण में, सेमीकंडक्टर के लिए अंतर्राष्ट्रीय प्रौद्योगिकी रोडमैप 10 एनएम प्रक्रिया नोड के बाद 7 एनएम प्रक्रिया को एमओएसएफईटी प्रौद्योगिकी नोड के रूप में परिभाषित करता है। यह FinFET (फिन फील्ड-इफेक्ट ट्रांजिस्टर) तकनीक पर आधारित है, जो एक प्रकार की [[मल्टी-गेट MOSFET]] तकनीक है।

ताइवान अर्धचालक निर्माण कंपनी (TSMC) ने जून 2016 में N7 नामक 7 नैनोमीटर प्रक्रिया का उपयोग करके 256 Mbit स्थिर रैंडम-एक्सेस मेमोरी चिप्स का उत्पादन प्रारंभ किया,[1]इससे पहले कि SAMSUNG 2018 में 7LPP डिवाइस नामक अपनी 7 एनएम प्रक्रिया का बड़े पैमाने पर उत्पादन प्रारंभ करता।[2] बड़े पैमाने पर बाजार में उपयोग के लिए बनाया गया पहला मेनस्ट्रीम 7 nm मोबाइल प्रोसेसर, Apple Inc. Apple A12, Apple के सितंबर 2018 इवेंट में जारी किया गया था।[3] चूँकि Huawei ने 31 अगस्त, 2018 को Apple A12 बायोनिक, HiSilicon#Kirin 980 से पहले अपने 7 nm प्रोसेसर की घोषणा की थी, Apple A12 बायोनिक को उपभोक्ताओं के लिए किरिन 980 से पहले सार्वजनिक, बड़े पैमाने पर बाजार में उपयोग के लिए जारी किया गया था। दोनों चिप्स TSMC द्वारा निर्मित हैं। .[4] 2017 में, AMD ने सर्वर और डेटासेंटर के लिए अपने Epyc#Epyc 2 (EPYC 2) प्रोसेसर जारी किए, जो TSMC के N7 पर आधारित हैं।{{nbsp}नोड[5] और 64 कोर और 128 धागे तक सुविधा प्रदान करता है। उन्होंने 16 कोर और 32 थ्रेड्स के साथ अपने ज़ेन 2 उपभोक्ता डेस्कटॉप प्रोसेसर भी जारी किए। चूंकि , रोम मल्टी-चिप मॉड्यूल (MCM) पर I/O डाई GlobalFoundries|GlobalFoundries' 14 nm (14HP) प्रक्रिया से निर्मित है, जबकि मैटिस का I/O डाई GlobalFoundries' 12 nm (12LP+) प्रक्रिया का उपयोग करता है। Radeon RX 5000 श्रृंखला श्रृंखला भी TSMC की N7 प्रक्रिया पर आधारित है।

चूंकि , कम से कम 1997 के बाद से, विपणन उद्देश्यों के लिए नोड एक व्यावसायिक नाम बन गया है<रेफरी नाम= urlकोई और नैनोमीटर नहीं - EEJournal>{{cite web |last1=Morris |first1=Kevin |date=July 23, 2020 |title=नो मोर नैनोमीटर: यह नए नोड नामकरण का समय है|url=https://www.eejournal.com/article/no-more-nanometers/ |website=Electronic Engineering Journal |access-date=September 17, 2022}</ref> जो गेट की लंबाई, मेटल पिच या गेट पिच से किसी भी संबंध के बिना प्रक्रिया प्रौद्योगिकियों की नई पीढ़ी को इंगित करता है। रेफरी>Shukla, Priyank. "प्रक्रिया नोड विकास का एक संक्षिप्त इतिहास". Design-Reuse. Retrieved July 9, 2019.</ref>[6][7] TSMC और सैमसंग की 10 nm (10 LPE) प्रक्रियाएँ ट्रांजिस्टर घनत्व में Intel की 14 nm और 10 nm प्रक्रियाओं के बीच कहीं हैं।

इतिहास

प्रौद्योगिकी डेमो

2000 के दशक की शुरुआत में शोधकर्ताओं द्वारा पहली बार 7 एनएम स्केल एमओएसएफईटी का प्रदर्शन किया गया था। 2002 में, ब्रूस डोरिस, ओमर डोकुमासी, मीकी इओंग और एंडा मोकुटा सहित एक आईबीएम शोध दल ने एक 6 एनएम सिलिकॉन-पर-इन्सुलेटर (एसओआई) एमओएसएफईटी तैयार किया।[8][9] 2003 में, शिगेहरु यामागामी के विज्ञान विभाग द्वारा तैयार किए गए हितोशी वाकाबयाशी द्वारा मूल्य सी की शोध परियोजना।[10][11] जुलाई 2015 में, आईबीएम ने घोषणा की कि उन्होंने सिलिकॉन जर्मेनियम प्रक्रिया का उपयोग करके 7 एनएम तकनीक के साथ पहला कार्यात्मक ट्रांजिस्टर बनाया है।[12][13][14][15] जून 2016 में, TSMC ने अपनी 7nm प्रक्रिया में 256 Mbit स्टैटिक रैंडम-एक्सेस मेमोरी मेमोरी सेल का उत्पादन किया था,[1] 0.027 वर्ग माइक्रोमीटर के सेल क्षेत्र के साथ (550 एफ2)[spelling?] उचित जोखिम उत्पादन उपज के साथ।[16]


अपेक्षित व्यावसायीकरण और प्रौद्योगिकियां

अप्रैल 2016 में, TSMC ने घोषणा की कि 7 एनएम परीक्षण उत्पादन 2017 की पहली छमाही में प्रारंभ हो जाएगा।[17] अप्रैल 2017 में, TSMC ने 7nm (N7FF+) प्रक्रिया का उपयोग करके 256 Mbit SRAM मेमोरी चिप्स का जोखिम उत्पादन प्रारंभ किया,[1]अत्यधिक पराबैंगनी लिथोग्राफी (ईयूवी) के साथ।[18] TSMC की 7 nm उत्पादन योजना, 2017 की शुरुआत में, इस प्रक्रिया नोड (N7FF) पर प्रारंभ में गहरी पराबैंगनी (DUV) विसर्जन लिथोग्राफी का उपयोग करने के लिए थी, और Q2 2017 से Q2 2018 तक जोखिम से व्यावसायिक मात्रा निर्माण में संक्रमण। साथ ही, उनकी बाद की पीढ़ी 7 nm (N7FF+) उत्पादन की योजना EUV मल्टीपल पैटर्निंग का उपयोग करने और 2018 और 2019 के बीच जोखिम से वॉल्यूम निर्माण के लिए अनुमानित संक्रमण के लिए बनाई गई है।[19] सितंबर 2016 में, GlobalFoundries ने 2017 की दूसरी छमाही में परीक्षण उत्पादन और 2018 की शुरुआत में जोखिम उत्पादन की घोषणा की, जिसमें परीक्षण चिप्स पहले से ही चल रहे थे।[20] फरवरी 2017 में, इंटेल ने चांडलर, एरिजोना में फैब 42 की घोषणा की, जो 7 एनएम (इंटेल 4) का उपयोग करके माइक्रोप्रोसेसर का उत्पादन करेगा।[21] निर्माण प्रक्रिया, निर्माण कार्यविधि।[22] कंपनी ने इस प्रक्रिया नोड पर फीचर लंबाई के लिए कोई अपेक्षित मान प्रकाशित नहीं किया है।

अप्रैल 2018 में, TSMC ने 7 एनएम (CLN7FF, N7) चिप्स के बड़े पैमाने पर उत्पादन की घोषणा की। जून 2018 में, कंपनी ने बड़े पैमाने पर उत्पादन रैंप अप की घोषणा की।[2]

मई 2018 में, सैमसंग ने इस साल 7 nm (7LPP) चिप्स के उत्पादन की घोषणा की। एएसएमएल होल्डिंग एनवी ईयूवी लिथोग्राफी मशीनों का उनका मुख्य आपूर्तिकर्ता है।[23] अगस्त 2018 में, GlobalFoundries ने लागत का हवाला देते हुए 7 एनएम चिप्स के विकास को रोकने की घोषणा की।[24] 28 अक्टूबर, 2018 को, सैमसंग ने घोषणा की कि उनकी दूसरी पीढ़ी की 7 एनएम प्रक्रिया (7LPP) ने जोखिम उत्पादन में प्रवेश कर लिया है और 2019 में बड़े पैमाने पर उत्पादन में प्रवेश करना चाहिए।

17 जनवरी, 2019 को 2018 की चौथी तिमाही के आय कॉल के लिए, TSMC ने उल्लेख किया कि भिन्न -भिन्न ग्राहकों के पास दूसरी पीढ़ी के 7 एनएम के भिन्न -भिन्न स्वाद होंगे।[25] 16 अप्रैल, 2019 को, TSMC ने अपनी 6 एनएम प्रक्रिया (CLN6FF, N6) की घोषणा की, जिसके 2021 से बड़े पैमाने पर उत्पादों में आने की उम्मीद है।[26] N6 अपनी N7+ प्रक्रिया में 4 परतों की तुलना में 5 परतों तक EUVL का उपयोग करता है।[27] 28 जुलाई, 2019 को, TSMC ने N7P नामक अपनी दूसरी पीढ़ी की 7 nm प्रक्रिया की घोषणा की, जो उनकी N7 प्रक्रिया की तरह ही DUV-आधारित है।[28] चूंकि N7P मूल 7 nm के साथ पूरी तरह से IP-संगत है, जबकि N7+ (जो EUV का उपयोग करता है) नहीं है, N7+ (जिसे पहले '7 nm+' के रूप में घोषित किया गया था) '7 nm' से भिन्न प्रक्रिया है। N6 ('6 nm'), एक अन्य EUV-आधारित प्रक्रिया है, जिसे N7 के साथ IP-संगतता के साथ TSMC की 5 nm (N5) प्रक्रिया के बाद भी रिलीज़ करने की योजना है। 2019 की पहली तिमाही के आय कॉल में, TSMC ने 2018 की चौथी तिमाही के अपने बयान को दोहराया[25]कि N7+ 2019 में $1 बिलियन TWD से कम राजस्व उत्पन्न करेगा।[29] 5 अक्टूबर, 2019 को, AMD ने अपने Epyc रोडमैप की घोषणा की, जिसमें TSMC की N7+ प्रक्रिया का उपयोग करके निर्मित मिलान चिप्स की विशेषता है।[30] 7 अक्टूबर, 2019 को, TSMC ने घोषणा की कि उन्होंने बाजार में उच्च मात्रा में N7+ उत्पादों की डिलीवरी प्रारंभ कर दी है।[31] 26 जुलाई, 2021 को, इंटेल ने अपने भविष्य के सभी प्रोसेस नोड्स का नाम बदलकर अपने नए निर्माण रोडमैप की घोषणा की।[21] Intel का 10 nm एन्हांस्ड सुपरफ़िन (10ESF), जो मोटे तौर पर TSMC की N7 प्रक्रिया के समतुल्य है, अब Intel 7 के नाम से जाना जाएगा, जबकि उनकी पहले की 7 nm प्रक्रिया को अब Intel 4 कहा जाएगा।[21][32] इसका मतलब है कि नए 7 एनएम पर आधारित उनका पहला प्रोसेसर 2022 की दूसरी छमाही तक शिपिंग प्रारंभ कर देगा। इंटेल ने पहले घोषणा की थी कि वे 2023 में 7 एनएम प्रोसेसर लॉन्च करेंगे।[33]


प्रौद्योगिकी व्यावसायीकरण

जून 2018 में, उन्नत माइक्रो डिवाइसेस ने 2018 की दूसरी छमाही में 7 एनएम Radeon वृत्ति जीपीयू लॉन्च करने की घोषणा की।[34] अगस्त 2018 में, कंपनी ने जीपीयू जारी करने की पुष्टि की।[35] 21 अगस्त, 2018 को, हुआवेई ने अपने HiSilicon#Kirin 980 SoC को TSMC की 7 nm (N7) प्रक्रिया का उपयोग करके निर्मित अपने Huawei Mate 20 में उपयोग करने की घोषणा की।

12 सितंबर, 2018 को, Apple Inc. ने TSMC की 7 nm (N7) प्रक्रिया का उपयोग करके निर्मित iPhone XS और iPhone XR में उपयोग की गई अपनी Apple A12 चिप की घोषणा की। A12 प्रोसेसर बड़े पैमाने पर बाजार में उपयोग के लिए पहली 7 एनएम चिप बन गया, जैसा कि यह Huawei Mate 20 से पहले जारी किया गया था।[36][37] 30 अक्टूबर, 2018 को, Apple ने TSMC की 7 nm (N7) प्रक्रिया का उपयोग करके निर्मित iPad Pro में उपयोग की गई अपनी Apple A12X चिप की घोषणा की।[38] 4 दिसंबर, 2018 को, क्वालकॉम ने कुयल्कोम्म अजगर का चित्र सिस्टम-ऑन-चिप #स्नैपड्रैगन 855 और 8cx (2019) की अपनी क्वालकॉम स्नैपड्रैगन सूची की घोषणा की, जिसे TSMC की 7 nm (N7) प्रक्रिया का उपयोग करके बनाया गया है।[39] स्नैपड्रैगन 855 की विशेषता वाला पहला सामूहिक उत्पाद Lenovo Z5 Pro GT था, जिसकी घोषणा 18 दिसंबर, 2018 को की गई थी।[40] 29 मई, 2019 को मीडियाटेक ने TSMC 7 nm प्रक्रिया का उपयोग करके निर्मित अपने 5G SoC की घोषणा की।[41] 7 जुलाई, 2019 को, AMD ने आधिकारिक तौर पर TSMC 7 nm प्रक्रिया और Zen 2 माइक्रोआर्किटेक्चर पर आधारित केंद्रीय प्रसंस्करण इकाइयों की अपनी Ryzen 3000 श्रृंखला लॉन्च की।

6 अगस्त, 2019 को, सैमसंग इलेक्ट्रॉनिक्स ने अपने Exynos 9825 SoC की घोषणा की, जो उनकी 7LPP प्रक्रिया का उपयोग करके निर्मित पहली चिप है। Exynos 9825 एक्सट्रीम अल्ट्रावायलेट लिथोग्राफी की विशेषता वाला पहला मास मार्केट चिप है।[42] 6 सितंबर, 2019 को, हुआवेई ने अपने HiSilicon#Kirin 990 4G और 990 5G|HiSilicon Kirin 990 4G और 990 5G SoCs की घोषणा की, जिसे TSMC के N7 और N7+ प्रक्रियाओं का उपयोग करके बनाया गया है।[43] 10 सितंबर, 2019 को, Apple ने TSMC की दूसरी पीढ़ी की N7P प्रक्रिया का उपयोग करके निर्मित iPhone 11 और iPhone 11 Pro में उपयोग की गई Apple A13 चिप की घोषणा की।[44] 2020 की दूसरी तिमाही में TSMC के राजस्व में 7 nm (N7 नोड्स) की हिस्सेदारी 36% रही।[45] 17 अगस्त, 2020 को IBM ने अपने Power10 प्रोसेसर की घोषणा की।[44]

26 जुलाई, 2021 को इंटेल ने घोषणा की कि उनके एल्डर झील (माइक्रोप्रोसेसर) प्रोसेसर को उनकी नई रीब्रांडेड इंटेल 7 प्रक्रिया का उपयोग करके निर्मित किया जाएगा, जिसे पहले 10 एनएम एन्हांस्ड सुपरफिन के रूप में जाना जाता था।[21]ये प्रोसेसर 2021 की दूसरी छमाही में जारी किए जाएंगे। कंपनी ने पहले 7 एनएम की पुष्टि की थी, जिसे अब इंटेल 4 कहा जाता है।[21]उल्का झील नामक माइक्रोप्रोसेसर परिवार को 2023 में जारी किया जाएगा।[46][47]


7 एनएम पैटर्निंग कठिनाइयाँ

पिच बंटवारे की समस्या लगातार लिथो-ईच पैटर्निंग ओवरले त्रुटियों के साथ-साथ विभिन्न एक्सपोजर से सीडी त्रुटियों के अधीन है।
स्पेसर पैटर्निंग मुद्दे। स्पेसर पैटर्निंग में स्पेसर द्वारा सीधे पैटर्न की गई सुविधाओं के लिए उत्कृष्ट सीडी नियंत्रण है, लेकिन स्पेसर्स के बीच के रिक्त स्थान को कोर और गैप आबादी में विभाजित किया जा सकता है।
लाइन कट पर ओवरले त्रुटि प्रभाव। कट होल एक्सपोजर पर एक ओवरले त्रुटि लाइन सिरों (शीर्ष) को विकृत कर सकती है या आसन्न रेखा (नीचे) पर उल्लंघन कर सकती है।
दो-बार ईयूवी पैटर्निंग मुद्दे। ईयूवी लिथोग्राफी में, सुविधाओं की एक जोड़ी में एक ही समय में फोकस में दोनों सुविधाएं नहीं हो सकती हैं; एक का दूसरे से भिन्न आकार होगा, और दोनों फोकस के माध्यम से भिन्न -भिन्न बदलाव करेंगे।
7 एनएम ईयूवी स्टोकास्टिक विफलता संभावना। 7 एनएम सुविधाओं के ~20 एनएम चौड़ाई तक पहुंचने की उम्मीद है। 30 एमजे/सेमी की सामान्यतः लागू खुराक के लिए ईयूवी स्टोकेस्टिक विफलता की संभावना बहुत अधिक है2</उप>।

7 एनएम फाउंड्री नोड से निम्नलिखित पैटर्निंग तकनीकों में से किसी एक या संयोजन का उपयोग करने की उम्मीद है: एकाधिक पैटर्निंग, एकाधिक पैटर्निंग|स्व-संरेखित पैटर्निंग, और ईयूवीएल। इन तकनीकों में से प्रत्येक महत्वपूर्ण आयाम (सीडी) नियंत्रण के साथ-साथ पैटर्न प्लेसमेंट में महत्वपूर्ण चुनौतियों का सामना करती है, जिसमें सभी निकटतम विशेषताएं शामिल हैं।

पिच विभाजन

पिच स्प्लिटिंग में स्प्लिटिंग फीचर्स शामिल होते हैं जो भिन्न -भिन्न मास्क पर एक साथ बहुत निकट होते हैं, जो क्रमिक रूप से सामने आते हैं, इसके बाद लिथो-ईच प्रोसेसिंग होती है। भिन्न -भिन्न एक्सपोज़र के उपयोग के कारण, दो एक्सपोज़र के साथ-साथ भिन्न -भिन्न एक्सपोज़र के परिणामस्वरूप भिन्न -भिन्न सीडी के बीच ओवरले त्रुटि का जोखिम हमेशा बना रहता है।

स्पेसर पैटर्निंग

स्पेसर पैटर्निंग में पूर्व-पैटर्न वाली सुविधाओं पर एक परत जमा करना शामिल है, फिर उन सुविधाओं के साइडवॉल पर स्पेसर बनाने के लिए वापस नक़्क़ाशी करना, जिसे मुख्य विशेषताएं कहा जाता है। मुख्य विशेषताओं को हटाने के बाद, अन्तर्निहित परत में खाइयों को परिभाषित करने के लिए स्पेसर्स को एक नक़्क़ाशीदार मुखौटा के रूप में उपयोग किया जाता है। जबकि स्पेसर सीडी नियंत्रण सामान्यतः उत्कृष्ट होता है, ट्रेंच सीडी दो आबादी में से एक में गिर सकती है, जहां एक मुख्य विशेषता स्थित थी या शेष अंतराल में स्थित होने की दो संभावनाएं हैं। इसे 'पिच वॉकिंग' के नाम से जाना जाता है।[48] सामान्यतः पिच = कोर सीडी + गैप सीडी + 2 * स्पेसर सीडी, लेकिन यह कोर सीडी = गैप सीडी की गारंटी नहीं देता है। गेट या सक्रिय क्षेत्र भिन्न ाव (जैसे, पंख) जैसी एफईओएल सुविधाओं के लिए, ट्रेंच सीडी स्पेसर-परिभाषित सीडी के रूप में महत्वपूर्ण नहीं है, इस स्थितियों में, स्पेसर पैटर्निंग वास्तव में पसंदीदा पैटर्निंग दृष्टिकोण है।

जब स्व-संरेखित चौगुनी पैटर्निंग (SAQP) का उपयोग किया जाता है, तो एक दूसरा स्पेसर होता है जिसका उपयोग किया जाता है, जो पहले वाले को प्रतिस्थापित करता है। इस स्थितियों में, कोर सीडी को कोर सीडी - 2 * 2 स्पेसर सीडी से बदल दिया जाता है, और गैप सीडी को गैप सीडी - 2 * 2 स्पेसर सीडी से बदल दिया जाता है। इस प्रकार, कुछ फीचर आयामों को दूसरे स्पेसर सीडी द्वारा सख्ती से परिभाषित किया जाता है, जबकि शेष फीचर आयामों को कोर सीडी, कोर पिच और पहले और दूसरे स्पेसर सीडी द्वारा परिभाषित किया जाता है। कोर सीडी और कोर पिच को पारंपरिक लिथोग्राफी द्वारा परिभाषित किया गया है, जबकि स्पेसर सीडी लिथोग्राफी से स्वतंत्र हैं। यह वास्तव में पिच विभाजन की तुलना में कम भिन्नता होने की उम्मीद है, जहां एक अतिरिक्त एक्सपोजर सीधे और ओवरले के माध्यम से अपनी स्वयं की सीडी को परिभाषित करता है।

स्पेसर-परिभाषित लाइनों को भी काटने की आवश्यकता होती है। कट स्पॉट एक्सपोजर पर शिफ्ट हो सकते हैं, जिसके परिणामस्वरूप विकृत लाइन समाप्त हो जाती है या आसन्न लाइनों में घुसपैठ हो जाती है।

7 एनएम बीईओएल पैटर्निंग के लिए स्व-संरेखित लिथो-एट-लिथो-ईच (सेल) लागू किया गया है।[49]


ईयूवी लिथोग्राफी

अत्यधिक पराबैंगनी लिथोग्राफी (जिसे ईयूवी या ईयूवीएल के रूप में भी जाना जाता है) पारंपरिक लिथोग्राफी शैली में 20 एनएम से नीचे की सुविधाओं को हल करने में सक्षम है। चूँकि , EUV मास्क की 3D चिंतनशील प्रकृति के परिणामस्वरूप इमेजिंग में नई विसंगतियाँ होती हैं। एक विशेष उपद्रव दो-बार प्रभाव है, जहां समान बार-आकार की सुविधाओं की एक जोड़ी समान रूप से ध्यान केंद्रित नहीं करती है। एक विशेषता अनिवार्य रूप से दूसरे की 'छाया' में है। परिणामस्वरुप , दो विशेषताओं में सामान्यतः भिन्न -भिन्न सीडी होती हैं जो फोकस के माध्यम से बदलती हैं, और ये विशेषताएं भी फोकस के माध्यम से स्थिति बदलती हैं।[50][51][52] यह प्रभाव वैसा ही हो सकता है जैसा पिच बंटवारे के दौरान हो सकता है। एक संबंधित मुद्दा विभिन्न पिचों की विशेषताओं के बीच सर्वश्रेष्ठ फोकस का अंतर है।[53] EUV में एक बड़ी आबादी में सभी सुविधाओं को मज़बूती से प्रिंट करने में भी समस्याएँ हैं; कुछ संपर्क पूरी तरह से गायब हो सकते हैं या लाइनें ब्रिज हो सकती हैं। इन्हें स्टोकेस्टिक प्रिंटिंग विफलताओं के रूप में जाना जाता है।[54][55] दोष स्तर लगभग 1K/mm है2</उप>।[56] ईयूवी के लिए टिप-टू-टिप गैप को नियंत्रित करना कठिन है, मुख्यतः रोशनी की कमी के कारण।[57] लाइनों को काटने के लिए एक भिन्न एक्सपोजर को प्राथमिकता दी जाती है।

एआरएफ लेजर वेवलेंथ (193 एनएम) के साथ मनमाने ढंग से पिच किए गए संपर्कों के लिए पर्याप्त फोकस विंडो के लिए 90 एनएम प्रक्रिया नोड के उत्पादन में फेज-शिफ्ट मास्क का उपयोग किया गया है।[58][59] जबकि यह रिज़ॉल्यूशन एन्हांसमेंट EUV के लिए उपलब्ध नहीं है।[60][61] 2021 SPIE के EUV लिथोग्राफी कॉन्फ़्रेंस में, TSMC के एक ग्राहक ने बताया कि EUV कॉन्टैक्ट यील्ड की तुलना इमर्शन मल्टीपैटर्निंग यील्ड से की जा सकती है।[62]


पिछले नोड्स के साथ तुलना

इन चुनौतियों के कारण, 7 एनएम लाइन के पिछले सिरे (बीईओएल) में अभूतपूर्व पैटर्निंग कठिनाई उत्पन्न करता है। पिछले उच्च मात्रा, लंबे समय तक रहने वाले फाउंड्री नोड (सैमसंग 10 एनएम, टीएसएमसी 16 एनएम) ने सख्त पिच धातु परतों के लिए पिच विभाजन का उपयोग किया।[63][64][65]


साइकिल का समय: विसर्जन बनाम ईयूवी

Process Immersion (≥ 275 WPH)[66] EUV (1500 wafers/day)[67]
Single-patterned layer:
1 day completion by immersion 		6000 wafers/day 1500 wafers/day
Double-patterned layer:
2 days completion by immersion 		6000 wafers/2 days 3000 wafers/2 days
Triple-patterned layer:
3 days completion by immersion 		6000 wafers/3 days 4500 wafers/3 days
Quad-patterned layer:
4 days completion by immersion 		6000 wafers/4 days 6000 wafers/4 days

विसर्जन उपकरण वर्तमान में तेजी से होने के कारण, अधिकांश परतों पर अभी भी मल्टीपैटर्निंग का उपयोग किया जाता है। विसर्जन क्वाड-पैटर्निंग की आवश्यकता वाली परतों पर, EUV द्वारा परत पूर्णता थ्रूपुट तुलनीय है। अन्य परतों पर, मल्टीपैटर्निंग के साथ भी परत को पूरा करने में विसर्जन अधिक उत्पादक होगा।

7 एनएम डिजाइन नियम प्रबंधन मात्रा में उत्पादन

TSMC द्वारा वर्तमान में अपनाई जा रही 7 एनएम धातु पैटर्निंग में सेल की ऊंचाई कम करने के लिए आवश्यकतानुसार एक भिन्न मास्क पर सेल के भीतर कट्स के साथ स्व-संरेखित डबल पैटर्निंग (SADP) लाइनें शामिल हैं।[68] चूँकि , स्व-संरेखित क्वाड पैटर्निंग (SAQP) का उपयोग फिन बनाने के लिए किया जाता है, जो प्रदर्शन का सबसे महत्वपूर्ण कारक है।[69] डिजाइन नियम की जांच भी मल्टी-पैटर्निंग से बचने की अनुमति देती है, और कटौती के लिए पर्याप्त मंजूरी प्रदान करती है कि केवल एक कट मास्क की आवश्यकता होती है।[69]


7 एनएम प्रोसेस नोड्स और प्रोसेस प्रसाद

4 भिन्न -भिन्न निर्माताओं (TSMC, Samsung, सेमीकंडक्टर मैन्युफैक्चरिंग इंटरनेशनल कॉर्पोरेशन, Intel) द्वारा प्रक्रिया नोड्स का नामकरण आंशिक रूप से विपणन-संचालित है और चिप पर किसी मापनीय दूरी से सीधे संबंधित नहीं है। – उदाहरण के लिए, TSMC का 7 एनएम नोड पहले कुछ प्रमुख आयामों में इंटेल के नियोजित प्रथम-पुनरावृत्ति 10 एनएम नोड के समान था, इससे पहले कि इंटेल ने और पुनरावृत्तियों को जारी किया, 10nm एन्हांस्ड सुपरफिन में परिणत हुआ, जिसे बाद में विपणन कारणों से इंटेल 7 का नाम दिया गया।[70][71] चूंकि 7 एनएम पर ईयूवी कार्यान्वयन अभी भी सीमित है, मल्टीपैटर्निंग अभी भी लागत और उपज में एक महत्वपूर्ण भूमिका निभाता है; ईयूवी अतिरिक्त विचार जोड़ता है। अधिकांश महत्वपूर्ण परतों के लिए रिज़ॉल्यूशन अभी भी कई पैटर्निंग द्वारा निर्धारित किया जाता है। उदाहरण के लिए, सैमसंग के 7 एनएम के लिए, यहां तक ​​कि ईयूवी सिंगल-पैटर्न वाली 36 एनएम पिच लेयर्स के साथ भी, 44 एनएम पिच लेयर्स चौगुनी पैटर्न वाली होंगी।[72]

7 nm process nodes and process offerings
Samsung TSMC Intel SMIC
Process name 7LPP[73][74] 6LPP[75] N7[76] N7P[28] N7+[77] N6 Intel 7[21] N+1 (>7 nm) N+2 (7 nm) 7 nm EUV
Transistor density (MTr/mm2) 95.08–100.59[78][79] 112.79 91.2–96.5[80][81] 113.9[80] 114.2[26] 100.76–106.1[82][83] 60.41[84] 89[85] Un­known Un­known
SRAM bit-cell size 0.0262 μm2[86] Un­known 0.027 μm2[86] Un­known Un­known 0.0312 μm2 Un­known Un­known Un­known
Transistor gate pitch 54 nm Un­known 54 nm Un­known Un­known 54 nm Un­known Un­known Un­known
Transistor fin pitch 27 nm Un­known N/A Un­known Un­known 34 nm Un­known Un­known Un­known
Transistor fin height Un­known Un­known N/A Un­known Un­known 53 nm Un­known Un­known Un­known
Minimum (metal) pitch 46 nm Un­known 40 nm < 40 nm Un­known 40 nm[87] Un­known Un­known Un­known
EUV implementation 36 nm pitch metal;[72]
20% of total layer set 		Un­known None, used self-aligned quad patterning (SAQP) instead 4 layers 5 layers None. Relied on SAQP heavily None None Yes (after N+2)
EUV-limited wafer output 1500 wafers/day[67] Un­known N/A ~ 1000 wafers/day[88] Un­known N/A Un­known Un­known Un­known
Multipatterning
(≥ 2 masks on a layer) 		Fins
Gate
Vias (double-patterned)[89]
Metal 1 (triple-patterned)[89]
44 nm pitch metal (quad-patterned)[72] 		Un­known Fins
Gate
Contacts/vias (quad-patterned)[90]
Lowest 10 metal layers 		Same as N7, with reduction on 4 EUV layers Same as N7, with reduction on 5 EUV layers multipatterning with DUV multipatterning with DUV Un­known
Release status 2018 risk production
2019 production 		2020 production 2017 risk production
2018 production[1] 		2019 production 2018 risk production[1]
2019 production 		2020 risk production
2020 production 		2021 production[21] April 2021 risk production, mass production unknown Late 2021 risk production, quietly produced since July 2021[91] Postponed due to US embargo

GlobalFoundries की 7 nm 7LP (अग्रणी प्रदर्शन) प्रक्रिया ने घनत्व में 2x स्केलिंग के साथ 40% उच्च प्रदर्शन या 60%+ कम शक्ति की प्रस्तुत की होगी और इसकी 14 nm प्रक्रिया पर 30-45+% कम लागत प्रति डाई की प्रस्तुत कश की होगी। कॉन्टैक्टेड पॉली पिच (CPP) 56 एनएम और न्यूनतम मेटल पिच (एमएमपी) 40 एनएम होती, जिसे सेल्फ-अलाइन्ड डबल पैटर्निंग (एसएडीपी) के साथ तैयार किया जाता। एक 6T SRAM सेल का आकार 0.269 वर्ग माइक्रोन होता। GlobalFoundries ने अंततः 7LP+ नामक एक बेहतर प्रक्रिया में EUV लिथोग्राफी का उपयोग करने की योजना बनाई।[92] GlobalFoundries ने बाद में सभी 7 एनएम और प्रक्रिया विकास से परे बंद कर दिया।[93] इंटेल की नई इंटेल 7 प्रक्रिया, जिसे पहले 10 एनएम एन्हांस्ड सुपरफिन (10ESF) के रूप में जाना जाता था, इसके पिछले 10 एनएम नोड पर आधारित है। नोड में प्रति वाट प्रदर्शन में 10-15% की वृद्धि होगी। इस बीच, उनकी पुरानी 7 एनएम प्रक्रिया, जिसे अब इंटेल 4 कहा जाता है, के 2023 में जारी होने की उम्मीद है।[94] इंटेल 4 नोड के बारे में कुछ विवरण सार्वजनिक किए गए हैं, चूंकि इसकी ट्रांजिस्टर घनत्व प्रति वर्ग मिलीमीटर कम से कम 202 मिलियन ट्रांजिस्टर होने का अनुमान लगाया गया है।[21][95] 2020 तक, इंटेल अपने पोंटे वेक्चियो जीपीयू के उत्पादन को आउटसोर्स करने के स्थितियों में अपनी इंटेल 4 प्रक्रिया के साथ समस्याओं का सामना कर रहा है।[96][97]


संदर्भ

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बाहरी संबंध

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10 nm 		MOSFET semiconductor device fabrication process Succeeded by
5 nm
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