7 एनएम प्रक्रिया: Difference between revisions
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अर्धचालक निर्माण में, [[सेमीकंडक्टर के लिए अंतर्राष्ट्रीय प्रौद्योगिकी रोडमैप|अर्धचालक के लिए अंतर्राष्ट्रीय प्रौद्योगिकीय रोडमैप]] में 7 [[10 एनएम प्रक्रिया|एनएम प्रक्रिया]] को 10 एनएम नोडों के बाद मॉसफेट [[प्रौद्योगिकी नोड|प्रौद्योगिकीय नोड]] के रूप में परिभाषित किया गया है। यह [[FinFET|फिनफेट]] (फिन फील्ड-इफेक्ट ट्रांजिस्टर) प्रौद्योगिकीय पर आधारित होती है, जो एक प्रकार की मल्टी गेट मॉसफेट प्रौद्योगिकीय के रूप में होती है। | |||
ताइवान [[ अर्धचालक निर्माण ]] कंपनी ([[TSMC]]) ने जून 2016 में N7 नामक 7 [[नैनोमीटर]] प्रक्रिया का उपयोग करके | ताइवान [[ अर्धचालक निर्माण |अर्धचालक निर्माण]] कंपनी ([[TSMC|टीएसएमसी]]) ने जून 2016 में N7 नामक 7 [[नैनोमीटर]] प्रक्रिया का उपयोग करके 256 एमबीटी [[स्थिर रैंडम-एक्सेस मेमोरी|स्टैटिक रैंडम-एक्सेस मेमोरी]] (एसआरएएम) चिप का उत्पादन प्रारंभ किया था,<ref name="tsmc"/> [[सैमसंग]] ने अपने 7 एनएम प्रक्रिया का बड़े पैमाने पर उत्पादन शुरू करने से पहले 2018 में 7LPP डिवाइस के रूप में जाना जाता है।<ref name=autogenerated1>{{cite web |last1=Chen |first1=Monica |last2=Shen |first2=Jessie |date=22 June 2018 |title=TSMC ramping up 7nm chip production |url=https://www.digitimes.com/news/a20180622PD204.html |work=DigiTimes |access-date=September 17, 2022}}</ref> सार्वजनिक बाजार के लिए बनाई गई पहली मुख्यधारा की 7 एनएम मोबाइल प्रोसेसर [[एप्पल A 12]] बायोनिक, एप्पल के सितंबर 2018 में आयोजित किया गया था।<ref>{{Cite news |last1=Shankland |first1=Stephen |date=September 12, 2018 |title=Apple's A12 Bionic CPU for the new iPhone XS is ahead of the industry moving to 7nm chip manufacturing tech |url=https://www.cnet.com/news/iphone-xs-a12-bionic-chip-is-industry-first-7nm-cpu/ |work=CNET |access-date=September 16, 2018}}</ref> चूँकि, [[Huawei|हुवावे]] ने एप्पल A 12 बायोनिक के पहले अपने 7 एनएम प्रोसेसर की घोषणा की और इस प्रकार 31 अगस्त 2018 को किरिन 980 को [[एपल A 12]] बायोनिक को सार्वजनिक करने के लिए आयोजित किया गया था, लेकिन इसने किरिन 980 से पहले उपभोक्ताओं के लिए बड़े पैमाने पर बाजार का उपयोग किया था। दोनों चिप टीएसएमसी द्वारा निर्मित होते है।<ref>{{Cite news |last1=Summers |first1=N. |date=September 12, 2018 |title=Apple's A12 Bionic is the first 7-nanometer smartphone chip |url=https://www.engadget.com/2018/09/12/apple-a12-bionic-7-nanometer-chip/ |work=Engadget |language=en-US |access-date=September 20, 2018}}</ref> | ||
वर्ष 2017 में, एएमडी ने अपने "रोम" (इपीवाईसी 2) प्रोसेसर को सर्वरों और डाटासेंटरों के लिए जारी किया था, जो टीएसएमसी के N7 नोड पर आधारित होते है<ref name="anandtech">{{cite news |last1=Smith |first1=Ryan |title=एएमडी "रोम" ईपीवाईसी सीपीयू को टीएसएमसी द्वारा निर्मित किया जाएगा|url=https://www.anandtech.com/show/13122/amd-rome-epyc-cpus-to-be-fabbed-by-tsmc |access-date=18 June 2019 |work=[[AnandTech]] |date=July 26, 2018}}</ref> और 64 कोर और 128 थ्रेड्स तक फीचर सुविधा प्रदान करता है। उन्होंने अपने 'मैटिसस' कंज्यूमर डेस्कटॉप प्रोसेसरों को 16 कोर और 32 थ्रेड्स के साथ जारी किया था।चूंकि, रोम [[मल्टी-चिप मॉड्यूल]] (एमसीएम) पर I/O डाई [[GlobalFoundries|ग्लोबल फाउंड्रीज]] मॉड्यूल के 14 एनएम (14एचपी) की प्रक्रिया का निर्माण किया जाता है, जबकि मैटिस की I/O डाई [[GlobalFoundries|ग्लोबल फाउंड्रीज]] की 12 एनएम (12 एलपी +) प्रक्रिया का उपयोग करती है और इस प्रकार रेडियन आरएक्स 5000 श्रृंखला भी टीएसएमसी की N7 प्रक्रिया पर आधारित होती है। | |||
चूंकि, कम से कम 1997 के बाद से नोड मार्केटिंग उद्देश्यों के लिए नोड एक व्यावसायिक नाम बन गया है, https://www.eejournal.com/article/no-more-nanometers/ जो गेट की लंबाई, मेटल पिच या गेट पिच से किसी भी संबंध के बिना प्रक्रिया प्रौद्योगिकियों की नई पीढ़ी को इंगित करता है। {{cite web |last1=शुक्ला |first1=प्रियंक |title=प्रक्रिया नोड विकास का एक संक्षिप्त इतिहास|url=https://www.design-reuse.com/articles/43316/a-brief-history-of-process-node-evolution.html |website=डिजाइन का पुन: उपयोग |access-date=July 9, 2019}}<ref>{{cite web |last1=Hruska |first1=Joel |date=June 23, 2014 |title=14nm, 7nm, 5nm: How low can CMOS go? It depends if you ask the engineers or the economists… |url=https://www.extremetech.com/computing/184946-14nm-7nm-5nm-how-low-can-cmos-go-it-depends-if-you-ask-the-engineers-or-the-economists |website=ExtremeTech |access-date=September 17, 2022}}</ref><ref>{{cite web |last1=Pirzada |first1=Usman |date=September 16, 2016 |title=Exclusive: Is Intel Really Starting To Lose Its Process Lead? 7nm Node Slated For Release in 2022 |url=https://wccftech.com/intel-losing-process-lead-analysis-7nm-2022/ |website=Wccftech |access-date=September 17, 2022}}</ref> टीएसएमसी और सैमसंग की 10 एनएम (10 एलपीई) प्रक्रियाएँ [[ट्रांजिस्टर घनत्व]] में इंटेल की 14 एनएम और 10 एनएम प्रक्रियाओं के बीच कहीं होती हैं। | |||
== इतिहास == | == इतिहास == | ||
{{prose|section|date=November 2021}} | {{prose|section|date=November 2021}} | ||
=== | === प्रौद्योगिकीय डेमो === | ||
2000 के दशक की शुरुआत में शोधकर्ताओं द्वारा पहली बार 7 एनएम स्केल | 2000 के दशक की शुरुआत में शोधकर्ताओं द्वारा पहली बार 7 एनएम स्केल मॉसफेट का प्रदर्शन किया गया था और 2002 में, ब्रूस डोरिस ओमर डोकुमासी, मीकी इओंग और एंडा मोकुटा सहित एक [[आईबीएम]] शोध दल ने 6 एनएम [[सिलिकॉन-पर-इन्सुलेटर]] (एसओआई) मॉसफेट के रूप में तैयार किया था।<ref>{{cite web|url=http://www.theinquirer.net/inquirer/news/1034321/ibm-claims-worlds-smallest-silicon-transistor|archive-url=https://web.archive.org/web/20110531040504/http://www.theinquirer.net/inquirer/news/1034321/ibm-claims-worlds-smallest-silicon-transistor|archive-date=May 31, 2011|title=IBM ने दुनिया के सबसे छोटे सिलिकॉन ट्रांजिस्टर - TheINQUIERER का दावा किया है|website=Theinquirer.net|access-date=7 December 2017|date=2002-12-09}}</ref><ref>{{cite journal |last1=Doris |first1=Bruce B. |last2=Dokumaci |first2=Omer H. |last3=Ieong |first3=Meikei K. |last4=Mocuta |first4=Anda |last5=Zhang |first5=Ying |last6=Kanarsky |first6=Thomas S. |last7=Roy |first7=R. A. |date=December 2002 |title=अति पतली Si चैनल MOSFETs के साथ अत्यधिक स्केलिंग|journal=Digest. International Electron Devices Meeting |pages=267–270 |doi=10.1109/IEDM.2002.1175829|isbn=0-7803-7462-2 |s2cid=10151651 }}</ref> और इस प्रकार 2003 में, एनईसी की अनुसंधान टीम ने हितोशी वाकाब्याशी और शिगेरू यामगमी के नेतृत्व में 5 एनएम मोफेट बना दिया था।<ref>{{cite web |title=एनईसी ने दुनिया के सबसे छोटे ट्रांजिस्टर का परीक्षण किया|url=http://www.thefreelibrary.com/NEC+test-produces+world's+smallest+transistor.-a0111295563 |website=The Free Library |access-date=December 7, 2017}}</ref><ref>{{cite journal |last1=Wakabayashi |first1=Hitoshi |last2=Yamagami |first2=Shigeharu |last3=Ikezawa |first3=Nobuyuki |last4=Ogura |first4=Atsushi |last5=Narihiro |first5=Mitsuru |last6=Arai |first6=K. |last7=Ochiai |first7=Y. |last8=Takeuchi |first8=K. |last9=Yamamoto |first9=T. |last10=Mogami |first10=T. |title=उप-10-एनएम प्लानर-बल्क-सीएमओएस उपकरण पार्श्व जंक्शन नियंत्रण का उपयोग करते हुए|journal=IEEE International Electron Devices Meeting 2003 |date=December 2003 |pages=20.7.1–20.7.3 |doi=10.1109/IEDM.2003.1269446 |isbn=0-7803-7872-5 |s2cid=2100267}}</ref> | ||
जुलाई 2015 में, आईबीएम ने घोषणा की कि उन्होंने [[ सिलिकॉन जर्मेनियम |सिलिकॉन जर्मेनियम]] प्रक्रिया का उपयोग करके 7 एनएम प्रौद्योगिकीय के साथ पहला कार्यात्मक ट्रांजिस्टर बनाया है।<ref>{{Cite web|url=https://www.zdnet.com/article/ibm-research-builds-functional-7nm-processor/|title=IBM Research builds functional 7nm processor|first=Larry|last=Dignan|website=ZDNet}}</ref><ref>{{Cite news|url=https://www.nytimes.com/2015/07/09/technology/ibm-announces-computer-chips-more-powerful-than-any-in-existence.html|title=आईबीएम ने बहुत अधिक क्षमता वाली चिप के कार्यशील संस्करण का खुलासा किया|first=John|last=Markoff|newspaper=The New York Times|date=July 9, 2015}}</ref><ref>{{Cite web|url=https://arstechnica.com/gadgets/2015/07/ibm-unveils-industrys-first-7nm-chip-moving-beyond-silicon/?amp=1|title=Beyond silicon: IBM unveils world's first 7nm chip – Ars Technica|website=arstechnica.com}}</ref><ref>{{Cite web |title=Seven Advancements for Beyond 7nm Chips |url=https://www.ibm.com/blogs/research/2017/02/ibm-spie-seven-advancements-beyond-7nm-chips/ |website=IBM Research Blog |date=February 27, 2017}}</ref> | |||
जून 2016 में, टीएसएमसी ने उचित जोखिम निर्माण के साथ,<ref name="tsmc">{{cite web |title=7nm Technology |url=https://www.tsmc.com/english/dedicatedFoundry/technology/7nm.htm |publisher=TSMC |access-date=June 30, 2019}}</ref> 0.027 वर्ग माइक्रोमीटर (550 एफ 2) के सेल क्षेत्र में 7 एनएम प्रक्रिया में 256 एमबीटी स्टैटिक रैंडम-एक्सेस मेमोरी (एसआरएएम) मेमोरी सेल का उत्पादन किया था।<ref>{{Cite journal |last1=Chang |first1=J. |last2=Chen |first2=Y. |last3=Chan |first3=W. |last4=Singh |first4=S. P. |last5=Cheng |first5=H. |last6=Fujiwara |first6=H. |last7=Lin |first7=J. |last8=Lin |first8=K. |last9=Hung |first9=J. |last10=Lee |first10=R. |last11=Liao |first11=H. |date=February 2017 |title=12.1 A 7nm 256Mb SRAM in high-k metal-gate FinFET technology with write-assist circuitry for low-VMIN applications|url=https://ieeexplore.ieee.org/document/7870333 |journal=2017 IEEE International Solid-State Circuits Conference (ISSCC) |pages=206–207|doi=10.1109/ISSCC.2017.7870333|s2cid=19930825}}</ref> | |||
=== अपेक्षित व्यावसायीकरण और प्रौद्योगिकियां === | === अपेक्षित व्यावसायीकरण और प्रौद्योगिकियां === | ||
अप्रैल 2016 में, | अप्रैल 2016 में, टीएसएमसी ने घोषणा की कि 7 एनएम परीक्षण उत्पादन 2017 की पहली छमाही में प्रारंभ हो जाएगा।<ref>{{cite web |last=Parish |first=Kevin |date=April 20, 2016 |title=Watch out Intel and Samsung: TSMC is gearing up for 7 nm processing with trial production |url=https://www.digitaltrends.com/computing/tsmc-7nm-2017/ |website=Digital Trends |access-date=September 17, 2022}}</ref> और इस प्रकार अप्रैल 2017 में, टीएसएमसी ने पूरी तरह से [[पराबैंगनी लिथोग्राफी]] (इयूवी) के साथ 7 एनएम (N7FF+) प्रक्रिया का उपयोग करते हुए 256 एमबीटी एसआरएएम मेमोरी चिप का उत्पादन प्रारंभ किया था<ref name="tsmc"/> <ref>{{Cite web|url=http://www.eetimes.com/document.asp?doc_id=1331489&page_number=2|title=TSMC Tips 7+, 12, 22nm Nodes {{!}} EE Times|website=EETimes|access-date=2017-03-17}}</ref> टीएसएमसी की 7 एनएम उत्पादन योजना 2017 की शुरुआत में इस प्रक्रिया नोड (N7FF) पर प्रारंभ में गहरी पराबैंगनी (डीयूवी) इमर्शन लिथोग्राफी का उपयोग करने के लिए थी और Q2 2017 से Q2 2018 तक जोखिम से व्यावसायिक मात्रा निर्माण का उपयोग करना था और इसके साथ ही उनकी बाद की पीढ़ी 7 एनएम (N7FF+) के उत्पादन की योजना ईयूवी मल्टीपल पैटर्न का उपयोग करने के लिए 2018 से 2019 के बीच जोखिम से मात्रा निर्माण तक अनुमानित संक्रमण करने की योजना बनाई गई है।<ref>{{cite web |last=Shilov |first=Anton |date=5 May 2017 |title=Samsung and TSMC Roadmaps: 8 and 6 nm Added, Looking at 22ULP and 12FFC |url=http://www.anandtech.com/show/11337/samsung-and-tsmc-roadmaps-12-nm-8-nm-and-6-nm-added/2 |website=AnandTech |access-date=September 17, 2022}}</ref> | ||
सितंबर 2016 में, | |||
फरवरी 2017 में, [[इंटेल]] ने चांडलर | सितंबर 2016 में, ग्लोबल फाउंड्रीज ने 2017 की दूसरी छमाही में परीक्षण उत्पादन और 2018 की शुरुआत में जोखिम उत्पादन की घोषणा की थी, जिसमें परीक्षण चिप पहले से ही चल रहे थे।<ref>{{cite press release |title=GLOBALFOUNDRIES to Deliver Industry's Leading-Performance Offering of 7 nm FinFET Technology |url=http://www.globalfoundries.com/news-events/press-releases/globalfoundries-deliver-industrys-leading-performance-offering-7nm-finfet |website=GlobalFoundries |date=September 15, 2016 |access-date=April 8, 2017}}</ref> | ||
फरवरी 2017 में, [[इंटेल]] ने चांडलर एरिजोना में फैब 42 की घोषणा की थी, जो 7 एनएम इंटेल 4 के प्रयोग से माइक्रोप्रोसेसरों का उत्पादन करता है<ref name=":3" /> और कंपनी ने इस प्रक्रिया नोड पर फीचर लंबाई के लिए कोई भी प्रत्याशित मान प्रकाशित नहीं किया है। | |||
अप्रैल 2018 में, टीएसएमसी ने 7 एनएम (CLN7FF, N7) चिप के बड़े पैमाने पर उत्पादन की घोषणा की थी। जून 2018 में कंपनी ने बड़े पैमाने पर उत्पादन रैंप अप की घोषणा की थी।<ref name="autogenerated1" /> | |||
मई 2018 में, सैमसंग ने इस साल 7 एनएम (7LPP) चिप के उत्पादन की घोषणा की थी। एएसएमएल होल्डिंग एनवी ईयूवी लिथोग्राफी मशीनों का उनका मुख्य आपूर्तिकर्ता के रूप में थी।<ref>{{cite web |last1=King |first1=Ian |date=May 22, 2018 |title=Samsung Says New 7-Nanometer Chip Production Starting This Year |url=https://www.bloomberg.com/news/articles/2018-05-22/samsung-says-new-7-nanometer-chip-production-starting-this-year |website=Bloomberg |access-date=September 17, 2022}}</ref> | |||
अगस्त 2018 में, ग्लोबल फाउंड्रीज ने लागत का उल्लेख देते हुए 7 एनएम चिप के विकास को रोकने की घोषणा की थी।<ref>{{cite web |last1=Dent |first1=Steve |date=August 28, 2018 |title=प्रमुख एएमडी चिप आपूर्तिकर्ता अब अगली पीढ़ी के चिप्स नहीं बनाएंगे|url=https://www.engadget.com/2018/08/28/global-foundries-stops-7-nanometer-chip-production/ |website=Engadget |access-date=September 17, 2022}}</ref> | |||
28 अक्टूबर, 2018 को सैमसंग ने घोषणा की कि उनकी दूसरी पीढ़ी की 7 एनएम प्रक्रिया (7LPP) ने जोखिम उत्पादन में प्रवेश कर लिया है और 2019 में बड़े पैमाने पर उत्पादन में प्रवेश करना चाहते थे। | |||
17 जनवरी, 2019 को 2018 की चौथी तिमाही के आय समय के लिए टीएसएमसी ने उल्लेख किया कि भिन्न -भिन्न ग्राहकों के पास दूसरी पीढ़ी के 7 एनएम के भिन्न -भिन्न फ्लेवर के रूप में होंगे।<ref name="q42018">Q4 2018 TSMC earnings call transcript, January 17, 2019.</ref> | |||
16 अप्रैल, 2019 को टीएसएमसी ने अपनी 6 एनएम प्रक्रिया (CLN6FF, N6) की घोषणा की थी और जिसके 2021 में बड़े पैमाने पर उत्पादों में आने की उम्मीद है।<ref name=":0">{{Cite web |last1=Schor |first1=David |date=April 16, 2019 |title=TSMC Announces 6-Nanometer Process |url=https://fuse.wikichip.org/news/2261/tsmc-announces-6-nanometer-process/ |website=WikiChip Fuse |language=en-US |access-date=May 31, 2019}}</ref> N6 अपनी N7+ प्रक्रिया में 4 परतों की तुलना में 5 परतों तक ईयूवीएल का उपयोग करता है।<ref>{{Cite web |last=Shilov |first=Anton |date=May 1, 2019 |title=TSMC: Most 7nm Clients Will Transition to 6nm |url=https://www.anandtech.com/show/14290/tsmc-most-7nm-clients-will-transit-to-6nm |website=AnandTech |access-date=May 31, 2019}}</ref> | |||
28 जुलाई, 2019 को टीएसएमसी ने N7P नामक अपनी दूसरी पीढ़ी की 7 एनएम प्रक्रिया की घोषणा की थी, जो उनकी N7 प्रक्रिया की तरह ही डीयूवी आधारित है।<ref name="n7p">{{Cite web |last=Schor |first=David |date=July 28, 2019 |title=TSMC Talks 7nm, 5nm, Yield, And Next-Gen 5G And HPC Packaging|url=https://fuse.wikichip.org/news/2567/tsmc-talks-7nm-5nm-yield-and-next-gen-5g-and-hpc-packaging/ |website=WikiChip Fuse |language=en-US |access-date=September 13, 2019}}</ref> चूंकि N7P पूरी तरह से आईपी मूल 7 एनएम के साथ संगत रूप में है, जबकि N7+ जो इयूवी का उपयोग करता है और N7+ '7 एनएम +' के रूप में पहले घोषित किया गया है और इस प्रकार यह '7 एनएम ' से भिन्न प्रक्रिया है। N6 ('6 एनएम '), एक अन्य इयूवी पर आधारित प्रक्रिया होती है, जिसे N7 के साथ IP-संगतता के साथ टीएसएमसी की 5 एनएम (N5) प्रक्रिया के बाद भी रिलीज़ करने की योजना है। 2019 की पहली तिमाही के आय कॉल में टीएसएमसी ने 2018 की चौथी तिमाही के अपने बयान को दोहराया<ref name="q42018" /> कि N7+ 2019 में $1 बिलियन टीडब्ल्यूडी से कम रेवेनुए उत्पन्न करता है।<ref>C. C. Wei, TSMC Q1 2019 earnings call (April 18) transcript.</ref> | |||
5 अक्टूबर, 2019 को, एएमडी ने अपने [[Epyc|ईपीवाईसी]] रोडमैप की घोषणा की थी, जिसमें टीएसएमसी की N7+ प्रक्रिया का उपयोग करके निर्मित मिलान चिप की फीचर्स के रूप में है।<ref>{{Cite web |last1=Alcorn |first1=Paul |date=October 5, 2019 |title=AMD Dishes on Zen 3 and Zen 4 Architecture, Milan and Genoa Roadmap |url=https://www.tomshardware.com/news/amd-zen-3-zen-4-epyc-rome-milan-genoa-architecture-microarchitecture,40561.html |website=Tom's Hardware |language=en-US |access-date=October 8, 2019}}</ref> | |||
7 अक्टूबर, 2019 को, टीएसएमसी ने घोषणा की कि उन्होंने बाजार में उच्च मात्रा में N7+ उत्पादों की डिलीवरी प्रारंभ कर दी है।<ref>{{Cite web|url=https://www.planet3dnow.de/cms/51707-tsmcs-n7-technology-is-first-euv-process-delivering-customer-products-to-market-in-high-volume/|title=TSMC's N7+ Technology is First EUV Process Delivering Customer Products to Market in High Volume {{!}} Planet 3DNow!|language=de-DE|access-date=2019-10-08}}</ref> | |||
26 जुलाई, 2021 को, इंटेल ने अपने भविष्य के सभी प्रोसेस नोड्स का नाम बदलकर अपने नए निर्माण रोडमैप की घोषणा की थी।<ref name=":3">{{Cite web|last=Cutress|first=Dr Ian|title=Intel's Process Roadmap to 2025: with 4nm, 3nm, 20A and 18A?!|url=https://www.anandtech.com/show/16823/intel-accelerated-offensive-process-roadmap-updates-to-10nm-7nm-4nm-3nm-20a-18a-packaging-foundry-emib-foveros|access-date=2021-07-27|website=www.anandtech.com}}</ref> इंटेल का 10 एनएम एन्हांस्ड सुपरफ़िन (10 ईएसएफ), जो सामान्यतः टीएसएमसी की N7 प्रक्रिया के समतुल्य होता है, अब इंटेल 7 के नाम से जाना जाता है, जबकि उनकी पहले की 7 एनएम प्रक्रिया को अब इंटेल 4 के रूप में जाना जाएगा।<ref name=":3" /><ref>{{cite web |title=त्वरित प्रक्रिया नवाचार|url=https://download.intel.com/newsroom/2021/client-computing/accelerating-process-innovation.pdf |website=Intel |date=July 26, 2021}}</ref> इसका अर्थ है कि नए 7 एनएम पर आधारित उनका पहला प्रोसेसर 2022 की दूसरी छमाही तक शिपिंग प्रारंभ कर देगा। इंटेल ने पहले घोषणा की थी कि वे 2023 में 7 एनएम प्रोसेसर लॉन्च करेंगे।<ref>{{Cite web |last1=Jones |first1=Ryan |date=March 27, 2021 |title=Ctrl+Alt+Delete: Why you should be excited for Intel's 7nm processor |url=https://www.trustedreviews.com/news/why-you-should-be-excited-for-intels-7nm-processor-4129639 |website=Trusted Reviews |language=en |access-date=March 30, 2021}}</ref> | |||
=== प्रौद्योगिकीय व्यावसायीकरण === | |||
जून 2018 में, उन्नत माइक्रो उपकरण ने 2018 की दूसरी छमाही में 7 एनएम [[Radeon वृत्ति|रेडीऑन इंस्टिंक्ट]] जीपीयू लॉन्च करने की घोषणा की थी।<ref>{{cite press release|url=https://www.amd.com/en-us/press-releases/Pages/pushing-boundaries-for-2018jun05.aspx|date=June 5, 2018|title=Pushing Boundaries for CPUs and GPUs, AMD Shows Next-Generation of Ryzen, Radeon and EPYC Product Leadership at Computex 2018}}</ref> अगस्त 2018 में, कंपनी ने जीपीयू आयोजित करने की पुष्टि की थी।<ref>{{Cite web |last1=Martin |first1=Dylan |date=August 23, 2018 |title=AMD CTO: 'We Went All In' On 7nm CPUs |url=https://www.crn.com/news/components-peripherals/amd-cto-we-went-all-in-on-7nm-cpus |website=CRN |access-date=September 17, 2022}}</ref> | |||
26 जुलाई, 2021 को, इंटेल ने अपने भविष्य के सभी प्रोसेस नोड्स का नाम बदलकर अपने नए निर्माण रोडमैप की घोषणा | |||
21 अगस्त, 2018 को, हुआवेई ने अपने हाईसिलिकॉन किरिन 980 SoC को टीएसएमसी की 7 एनएम (N7) प्रक्रिया का उपयोग करके निर्मित अपने [[Huawei Mate 20|हुवावे मेट 20]] में उपयोग करने की घोषणा की थी। | |||
12 सितंबर, 2018 को, एप्पल इंक ने टीएसएमसी की 7 एनएम (N7) प्रक्रिया का उपयोग करके निर्मित [[iPhone XS|आईफोन एक्सएस]] और [[iPhone XR|आईफोन एक्सआर]] में उपयोग की गई थी और इस प्रकार अपनी एप्पल A12 चिप की घोषणा की थी। A12 प्रोसेसर बड़े पैमाने पर बाजार में उपयोग के लिए पहली 7 एनएम चिप के रूप में बन गया, जैसा कि यह हुवावे मेट 20 से पहले आयोजित किया गया था।<ref>{{cite web|title=Apple ने 'iPhone Xs' और 'iPhone Xs Max' की घोषणा की गोल्ड कलर, तेज़ फेस आईडी और बहुत कुछ के साथ|url=https://www.macrumors.com/2018/09/12/apple-announces-iphone-xs/|language=en}}</ref><ref>{{Cite news |last1=Freedman |first1=Andrew E. |date=September 12, 2018 |title=Apple Introduces 7nm A12 Bionic CPU for iPhone XS |url=https://www.tomshardware.com/news/apple-a12-bionic-iphone-xs,37786.html |work=Tom's Hardware |language=en-US |access-date=September 12, 2018}}</ref> 30 अक्टूबर, 2018 को, एप्पल ने टीएसएमसी की 7 एनएम (N7) प्रक्रिया का उपयोग करके निर्मित [[iPad Pro|आईपैड प्रो]] में उपयोग की गई थी और इस प्रकार अपनी [[Apple A12X|एप्पल A12X]] चिप की घोषणा की थी।<ref>{{Cite news |last1=Axon |first1=Samuel |date=November 7, 2018 |title=Apple walks Ars through the iPad Pro's A12X system on a chip |url=https://arstechnica.com/gadgets/2018/11/apple-walks-ars-through-the-ipad-pros-a12x-system-on-a-chip/ |work=Ars Technica |language=en-US |access-date=November 18, 2018}}</ref> | |||
[[क्वालकॉम]] ने 4, 2018 को अपने [[स्नैपड्रैगन]] 855 और 8 सीएक्स की घोषणा टीएसएमसी की 7 एनएम (एन 7) प्रक्रिया का उपयोग करके बनाया गया है।<ref>{{Cite web |last1=Cutress |first1=Ian |date=December 4, 2018 |title=Qualcomm Tech Summit, Day 1: Announcing 5G Partnerships and Snapdragon 855 |url=https://www.anandtech.com/show/13662/qualcomm-tech-summit-day-1-announcing-5g-partnerships-and-snapdragon-855 |website=AnandTech |access-date=May 31, 2019}}</ref> और इस प्रकार स्नैप्ड्रड्रैगन 855 की फीचर्स वाले पहले सामूहिक उत्पाद लेनोवो जेड5 प्रो जीटी के रूप में था, जिसकी घोषणा 18 दिसंबर, 2018 को की गई थी।<ref>{{Cite web |last1=Frumusanu |first1=Andrei |date=December 18, 2018 |title=Lenovo First to a Snapdragon 855 Phone with Announcement of Z5 Pro GT |url=https://www.anandtech.com/show/13728/lenovo-first-to-a-snapdragon-855-phone-with-announcement-of-z5-pro-gt |website=AnandTech |access-date=May 31, 2019}}</ref> | |||
4 | |||
29 मई, 2019 को [[मीडियाटेक]] ने टीएसएमसी 7 एनएम प्रक्रिया का उपयोग करके निर्मित अपने 5G SoC की घोषणा की थी।<ref>{{Cite web |title=MediaTek 5G |url=https://i.mediatek.com/mediatek-5g |website=MediaTek |language=en |access-date=May 31, 2019}}</ref> | |||
7 जुलाई, 2019 को एएमडी ने आधिकारिक तरह से टीएसएमसी 7 एनएम प्रक्रिया और जेन 2 माइक्रोआर्किटेक्चर पर आधारित केंद्रीय प्रसंस्करण इकाइयों की अपनी [[Ryzen|रीजेन]] 3000 श्रृंखला लॉन्च की थी। | |||
6 अगस्त, 2019 को [[सैमसंग इलेक्ट्रॉनिक्स]] ने अपने एक्सिनोस 9825 SoC की घोषणा की थी, जो उनकी 7LPP प्रक्रिया का उपयोग करके निर्मित पहली चिप के रूप में है। एक्सिनोस 9825 एक्सट्रीम अल्ट्रावायलेट लिथोग्राफी की फीचर्स वाला पहला मास मार्केट चिप के रूप में है।<ref>{{Cite web |last1=Siddiqui |first1=Aamir |date=August 7, 2019 |title=Samsung announces Exynos 9825 prior to Galaxy Note 10 launch |url=https://www.xda-developers.com/samsung-exynos-9825-announced-galaxy-note-10-launch/ |website=XDA-Developers |language=en-US |access-date=September 13, 2019}}</ref> | |||
6 सितंबर, 2019 को हुआवेई ने अपने हिसिलिकॉन किरिन 990 4G और 990 5G SoCs की घोषणा की थी, जिसे टीएसएमसी के N7 और N7+ प्रक्रियाओं का उपयोग करके बनाया गया है।<ref>{{Cite web |last1=Cutress |first1=Ian |title=Huawei Announces Kirin 990 and Kirin 990 5G: Dual SoC Approach, Integrated 5G Modem |url=https://www.anandtech.com/show/14851/huawei-announces-kirin-990-and-kirin-990-5g-dual-soc-approach-integrated-5g-modem |website=AnandTech |access-date=September 13, 2019}}</ref> | |||
10 सितंबर, 2019 को एप्प्ल ने टीएसएमसी की दूसरी पीढ़ी की N7P प्रक्रिया का उपयोग करके निर्मित [[iPhone 11|आईफ़ोन 11]] और [[iPhone 11 Pro|आईफ़ोन 11 प्रो]] में उपयोग करते हुए बनाये गये [[Apple A13|एप्पल A13]] चिप की घोषणा की थी।<ref name=":2">{{Cite web |title=IBM ने अगली पीढ़ी के IBM POWER10 प्रोसेसर का खुलासा किया|url=https://newsroom.ibm.com/2020-08-17-IBM-Reveals-Next-Generation-IBM-POWER10-Processor |website=IBM Newsroom |date=August 17, 2020 |access-date=August 17, 2020}}</ref> | |||
7 एनएम (N7 नोड्स के निर्माण 2020 की दूसरी तिमाही में टीएसएमसी के रेवेनुए का 36% था।<ref>{{Cite web|url=https://www.extremetech.com/computing/314204-tsmc-plots-an-aggressive-course-for-3nm-lithography-and-beyond|title = TSMC Plots an Aggressive Course for 3nm Lithography and Beyond - ExtremeTech}}</ref> | |||
17 अगस्त, 2020 को आईबीएम ने अपने [[Power10|पावर10]] प्रोसेसर की घोषणा की थी।<ref name=":2" /> | |||
26 जुलाई, 2021 को इंटेल ने घोषणा की कि उनके [[ एल्डर झील (माइक्रोप्रोसेसर) |एल्डर लेक (माइक्रोप्रोसेसर)]] को उनकी नई रीब्रांडेड इंटेल 7 प्रक्रिया का उपयोग करके निर्मित किया जाएगा और इस प्रकार जिसे पहले 10 एनएम एन्हांस्ड सुपरफिन के रूप में जाना जाता था।<ref name=":3" /> ये प्रोसेसर 2021 की दूसरी छमाही में आयोजित किए जाएंगे। कंपनी ने पहले 7 एनएम की पुष्टि की थी और जिसे अब इंटेल 4 के रूप में जाना जाता है।<ref name=":3" /> मेटोर लेक नामक माइक्रोप्रोसेसर फॅमिली को 2023 में आयोजित किया जाता है।<ref>{{Cite web |title=Intel CEO Announces 'IDM 2.0' Strategy for Manufacturing, Innovation |url=https://newsroom.intel.com/news-releases/idm-manufacturing-innovation-product-leadership/ |website=Intel Newsroom |date=March 23, 2021 |access-date=September 17, 2022}}</ref><ref>{{Cite web |title=Intel Unleashed: Engineering the Future (Replay) |url=https://newsroom.intel.com/news/intel-unleashed-engineering-future-video/ |website=Intel Newsroom |date=March 23, 2021 |access-date=September 17, 2022}}</ref> | |||
== 7 एनएम पैटर्निंग कठिनाइयाँ == | == 7 एनएम पैटर्निंग कठिनाइयाँ == | ||
[[File:LELE_challenge.png|thumb|left|upright=1.4|पिच | [[File:LELE_challenge.png|thumb|left|upright=1.4|पिच स्प्लिटिंग की समस्या लगातार लिथो-ईच पैटर्निंग ओवरले त्रुटियों के साथ-साथ विभिन्न एक्सपोजर से सीडी त्रुटियों के अधीन है।]] | ||
[[File:SADP_challenge.png|thumb|left|upright=1.4|स्पेसर पैटर्निंग मुद्दे। स्पेसर पैटर्निंग में स्पेसर द्वारा सीधे पैटर्न की गई | [[File:SADP_challenge.png|thumb|left|upright=1.4|स्पेसर पैटर्निंग मुद्दे। स्पेसर पैटर्निंग में स्पेसर द्वारा सीधे पैटर्न की गई फीचर्स के लिए उत्कृष्ट सीडी नियंत्रण है, लेकिन स्पेसर्स के बीच के रिक्त स्थान को कोर और गैप आबादी में विभाजित किया जा सकता है।]] | ||
[[File:Line cut location offset.png|thumb|left|upright=1.4|लाइन कट पर ओवरले त्रुटि प्रभाव। कट होल एक्सपोजर पर एक ओवरले त्रुटि लाइन सिरों (शीर्ष) को विकृत कर सकती है या आसन्न रेखा (नीचे) पर उल्लंघन कर सकती है।]] | [[File:Line cut location offset.png|thumb|left|upright=1.4|लाइन कट पर ओवरले त्रुटि प्रभाव। कट होल एक्सपोजर पर एक ओवरले त्रुटि लाइन सिरों (शीर्ष) को विकृत कर सकती है या आसन्न रेखा (नीचे) पर उल्लंघन कर सकती है।]] | ||
[[File:Two-bar_challenge.png|thumb|right|upright=1.4|दो-बार ईयूवी पैटर्निंग | [[File:Two-bar_challenge.png|thumb|right|upright=1.4|दो-बार ईयूवी पैटर्निंग विषय ईयूवी लिथोग्राफी में, फीचर्स की एक जोड़ी में एक ही समय में फोकस में दोनों सुविधाएं नहीं हो सकती हैं; एक का दूसरे से भिन्न आकार होगा और दोनों फोकस के माध्यम से भिन्न -भिन्न बदलाव करेंगे।]] | ||
[[File:20 nm width stochastic failure probability.png|thumb|right|upright=1.4|7 एनएम ईयूवी स्टोकास्टिक विफलता | [[File:20 nm width stochastic failure probability.png|thumb|right|upright=1.4|7 एनएम ईयूवी स्टोकास्टिक विफलता संभावना 7 एनएम फीचर्स के ~20 एनएम चौड़ाई तक पहुंचने की उम्मीद है। 30 एमजे/सेमी<sup>2 की सामान्यतः लागू खुराक के लिए ईयूवी स्टोकेस्टिक विफलता की संभावना बहुत अधिक है।]]7 एनएम फाउंड्री नोड से निम्नलिखित पैटर्निंग प्रौद्योगिकीय में से किसी एक के संयोजन का उपयोग होने की आशा की जाती है [[एकाधिक पैटर्निंग]], स्व-अलाइन्ड पैटर्निंग और [[ईयूवीएल]] इन प्रौद्योगिकीय में से प्रत्येक महत्वपूर्ण आयाम (सीडी) नियंत्रण के साथ-साथ पैटर्न प्लेसमेंट में महत्वपूर्ण चुनौतियों का सामना करती है, जिसमें सभी निकटतम विशेषताओ के रूप में सम्मलित हैं। | ||
=== पिच | === पिच स्प्लिटिंग === | ||
पिच स्प्लिटिंग में | पिच की स्प्लिटिंग में भिन्न -भिन्न तरह के मास्क होते हैं, जो बाद में लिथो-ईच प्रोसेसिंग के साथ एक दूसरे के निकट होते हैं और.जो विभिन्न एक्सपोजर के उपयोग के कारण दो एक्सपोजर और विभिन्न एक्सपोजर से उत्पन्न होने वाली सीडी के बीच ओवरले त्रुटि का खतरा अधिकांश रूप में होता है। | ||
=== स्पेसर पैटर्निंग === | === स्पेसर पैटर्निंग === | ||
स्पेसर पैटर्निंग में पूर्व-पैटर्न वाली | स्पेसर पैटर्निंग में पूर्व-पैटर्न वाली फीचर्स पर एक परत के रूप में जमा करना होता है, फिर उन फीचर्स के साइडवॉल पर स्पेसर बनाने के लिए वापस एचिंग करना होता है, जिसे मुख्य फीचर्स के रूप में जाना जाता है और इस प्रकार मुख्य फीचर्स को हटाने के बाद अन्तर्निहित परत में ट्रेंच को परिभाषित करने के लिए स्पेसर्स को एचिंग मास्क के रूप में उपयोग किया जाता है। जबकि स्पेसर सीडी नियंत्रण सामान्यतः उत्कृष्ट रूप में होता है, ट्रेंच सीडी दो आबादी में से एक में गिर सकती है और यह एक मुख्य फीचर्स के रूप में होते है और इस प्रकार शेष अंतराल में स्थित होने की दो संभावनाएं होती हैं। इसे 'पिच वॉकिंग' के नाम से जाना जाता है।<ref>M. J. Maslow et al., Proc. SPIE 10587, 1058704 (2018).</ref> सामान्यतः pitch = core CD + gap CD + 2 * स्पेसर सीडी के रूप में होती है, लेकिन यह core CD = gap CD की गारंटी नहीं देता है। गेट या सक्रिय क्षेत्र अलगाव जैसे, फिन एफईओएल फीचर्स के लिए ट्रेंच सीडी स्पेसर परिभाषित सीडी के रूप में महत्वपूर्ण नहीं है, इस स्थितियों में स्पेसर पैटर्निंग वास्तव में पसंदीदा पैटर्निंग दृष्टिकोण के रूप में है। | ||
जब स्व- | जब स्व-अलाइन्ड चौगुनी पैटर्निंग (एसएक्यूपी) का उपयोग किया जाता है, तब पहले स्पेसर की जगह दूसरे स्पेसर का उपयोग किया जाता है, जो पहले वाले को प्रतिस्थापित करता है। इस स्थितियों में, कोर सीडी को कोर सीडी 2 * 2 स्पेसर सीडी से बदल दिया जाता है और गैप सीडी को गैप सीडी 2 * 2 स्पेसर सीडी से बदल दिया जाता है। इस प्रकार, कुछ फीचर आयामों को दूसरे स्पेसर सीडी द्वारा सख्ती से परिभाषित किया जाता है, जबकि शेष फीचर आयामों को कोर सीडी कोर पिच और पहले और दूसरे स्पेसर सीडी द्वारा परिभाषित किया जाता है। कोर सीडी और कोर पिच को पारंपरिक लिथोग्राफी द्वारा परिभाषित किया जाता है, जबकि स्पेसर सीडी लिथोग्राफी से स्वतंत्र रूप में होते है। यह वास्तव में पिच विभाजन की तुलना में कम भिन्नता होने की उम्मीद होती है, जहां एक अतिरिक्त एक्सपोजर सीधे और ओवरले के माध्यम से अपनी स्वयं की सीडी को परिभाषित करता है। | ||
स्पेसर | स्पेसर परिभाषित लाइनों को भी काटने की आवश्यकता होती है। कट स्पॉट एक्सपोजर में बदल सकते हैं जिसके फलस्वरूप उनकी लाइन विकृत हो जाती है या नजदीकी लाइनों में घुस जाती है। | ||
7 एनएम बीईओएल पैटर्निंग के लिए स्व- | 7 एनएम बीईओएल पैटर्निंग के लिए स्व-अलाइन्ड लिथो-ईच लिथो-ईच (सलेले) के रूप में लागू किया गया है।<ref>[https://www.linkedin.com/pulse/salele-double-patterning-7nm-5nm-nodes-frederick-chen SALELE Double Patterning for 7nm and 5nm Nodes]</ref> | ||
=== ईयूवी लिथोग्राफी === | |||
अत्यधिक पराबैंगनी लिथोग्राफी जिसे ''ईयूवी'' या ''ईयूवीएल'' के रूप में भी जाना जाता है पारंपरिक लिथोग्राफी शैली में 20 एनएम से नीचे की फीचर्स को हल करने में सक्षम है। चूँकि, इयूवी मास्क की 3D चिंतनशील प्रकृति के परिणामस्वरूप इमेजिंग में नई विसंगतियाँ के रूप में होती हैं। एक विशेष प्रकार की नुइसेंस प्रभाव है, जिसमें समान आकार की फीचर्स की एक जोड़ी समान रूप से केंद्रित नहीं होती हैं। एक फीचर्स अनिवार्य रूप से दूसरे की 'छाया' के रूप में होती है और इस प्रकार परिणामस्वरुप दो फीचर्स में सामान्यतः भिन्न -भिन्न सीडी होती हैं जो फोकस के माध्यम से बदलती हैं और ये फीचर्स में फोकस के माध्यम से स्थिति बदलती हैं।<ref>{{Cite web|url=https://www.euvlitho.com/2018/P62.pdf|title=IMEC EUVL 2018 Workshop}}</ref><ref>Y. Nakajima et al., EUVL Symposium 2007, Sapporo.</ref><ref>L. de Winter et al., Proc. SPIE 9661, 96610A (2015).</ref> यह प्रभाव वैसा ही हो सकता है जैसा पिच स्प्लिटिंग के समय हो सकता है। एक संबंधित विषय विभिन्न पिचों की फीचर्स के बीच सर्वश्रेष्ठ फोकस का अंतर है।<ref>M. Burkhardt and A. Raghunathan, Proc. SPIE 9422, 94220X (2015).</ref> | |||
EUV में एक बड़ी आबादी में सभी फीचर्स को मज़बूती से प्रिंट करने संबंधी समस्याएं भी होती है और इस प्रकार कुछ संपर्क पूरी तरह से गायब हो सकते हैं या लाइनें ब्रिज हो सकती हैं। इन्हें स्टोकेस्टिक प्रिंटिंग विफलताओं के रूप में जाना जाता है।<ref>P. De Bisschop and E. Hendrickx, Proc. SPIE 10583, 105831K (2018).</ref><ref>{{Cite web|url=https://www.linkedin.com/pulse/euvs-stochastic-valley-death-frederick-chen|title=ईयूवी की स्टोकेस्टिक वैली ऑफ डेथ|website=linkedin.com}}</ref> यह दोष स्तर लगभग 1K/mm<sup>2 के क्रम पर होता है।<ref>S. Larivière et al., Proc. SPIE 10583, 105830U (2018).</ref> | |||
ईयूवी के लिए टिप-टू-टिप गैप को नियंत्रित करना कठिन होता है और इस प्रकार मुख्यतः रोशनी की कमी के कारण।<ref>E. van Setten et al., Proc. SPIE 9661. 96610G (2015).</ref> लाइनों को काटने के लिए एक भिन्न एक्सपोजर को प्राथमिकता दी जाती है। | |||
ईयूवी के लिए टिप-टू-टिप गैप को नियंत्रित करना कठिन है | |||
एआरएफ लेजर वेवलेंथ (193 एनएम) के साथ मनमाने ढंग से पिच किए गए संपर्कों के लिए पर्याप्त फोकस विंडो के लिए [[90 एनएम प्रक्रिया]] नोड के उत्पादन में [[फेज-शिफ्ट मास्क]] का उपयोग किया | एआरएफ लेजर वेवलेंथ (193 एनएम) के साथ मनमाने ढंग से पिच किए गए संपर्कों के लिए पर्याप्त फोकस विंडो के लिए [[90 एनएम प्रक्रिया]] नोड के उत्पादन में [[फेज-शिफ्ट मास्क]] का उपयोग किया जाता है।<ref>C-H. Chang et al., Proc. SPIE 5377, 902 (2004).</ref><ref>T. Devoivre et al., MTDT 2002.</ref> जबकि यह रिज़ॉल्यूशन एन्हांसमेंट ईयूवी के लिए उपलब्ध नहीं है।<ref>S-S. Yu et al., Proc. SPIE 8679, 86791L (2013).</ref><ref>A. Erdmann et al., Proc. SPIE 10583, 1058312 (2018).</ref> | ||
2021 स्पाइ के ईयूवी लिथोग्राफी कॉन्फ़्रेंस में टीएसएमसी के एक ग्राहक ने बताया कि ईयूवी कॉन्टैक्ट यील्ड की तुलना इमर्शन मल्टीपैटर्निंग निर्माण के रूप में की जा सकती है।<ref>Qi Li et al., Proc. SPIE 11609, 116090V (2021).</ref> | |||
=== पिछले नोड्स के साथ तुलना === | === पिछले नोड्स के साथ तुलना === | ||
इन चुनौतियों के कारण, 7 एनएम लाइन के पिछले सिरे (बीईओएल) में अभूतपूर्व पैटर्निंग कठिनाई उत्पन्न करता है। | इन चुनौतियों के कारण, 7 एनएम लाइन के पिछले सिरे (बीईओएल) में अभूतपूर्व पैटर्निंग की कठिनाई उत्पन्न करता है। इससे पूर्व उच्च मात्रा लंबे समय तक रहने वाले फाउंड्री नोड सैमसंग 10 एनएम, टीएसएमसी 16 एनएम)ने सख्त पिच धातु परतों के लिए पिच विभाजन का उपयोग किया जाता है।<ref>{{Cite book|chapter=10nm 2nd generation BEOL technology with optimized illumination and LELELELE|first1=W. C.|title=2017 Symposium on VLSI Technology|last1=Jeong|first2=J. H.|last2=Ahn|first3=Y. S.|last3=Bang|first4=Y. S.|last4=Yoon|first5=J. Y.|last5=Choi|first6=Y. C.|last6=Kim|first7=S. W.|last7=Paek|first8=S. W.|last8=Ahn|first9=B. S.|last9=Kim|first10=T. J.|last10=Song|first11=J. H.|last11=Jung|first12=J. H.|last12=Do|first13=S. M.|last13=Lim|first14=H.-|last14=Cho|first15=J. H.|last15=Lee|first16=D. W.|last16=Kim|first17=S. B.|last17=Kang|first18=J.-|last18=Ku|first19=S. D.|last19=Kwon|first20=S.-|last20=Jung|first21=J. S.|last21=Yoon|date=June 23, 2017|pages=T144–T145|via=IEEE Xplore|doi=10.23919/VLSIT.2017.7998156|isbn=978-4-86348-605-8|s2cid=43207918}}</ref><ref>{{Cite web|url=https://community.cadence.com/cadence_blogs_8/b/ii/posts/tsmc-symposium-10nm-is-ready-for-design-starts-at-this-moment|title=TSMC Symposium: "10nm is Ready for Design Starts at This Moment" - Industry Insights - Cadence Blogs - Cadence Community|website=community.cadence.com}}</ref><ref>{{Cite book|chapter=A 16nm FinFET CMOS technology for mobile SoC and computing applications|first1=S.|title=2013 IEEE International Electron Devices Meeting|last1=Wu|first2=C. Y.|last2=Lin|first3=M. C.|last3=Chiang|first4=J. J.|last4=Liaw|first5=J. Y.|last5=Cheng|first6=S. H.|last6=Yang|first7=M.|last7=Liang|first8=T.|last8=Miyashita|first9=C. H.|last9=Tsai|first10=B. C.|last10=Hsu|first11=H. Y.|last11=Chen|first12=T.|last12=Yamamoto|first13=S. Y.|last13=Chang|first14=V. S.|last14=Chang|first15=C. H.|last15=Chang|first16=J. H.|last16=Chen|first17=H. F.|last17=Chen|first18=K. C.|last18=Ting|first19=Y. K.|last19=Wu|first20=K. H.|last20=Pan|first21=R. F.|last21=Tsui|first22=C. H.|last22=Yao|first23=P. R.|last23=Chang|first24=H. M.|last24=Lien|first25=T. L.|last25=Lee|first26=H. M.|last26=Lee|first27=W.|last27=Chang|first28=T.|last28=Chang|first29=R.|last29=Chen|first30=M.|last30=Yeh|first31=C. C.|last31=Chen|first32=Y. H.|last32=Chiu|first33=Y. H.|last33=Chen|first34=H. C.|last34=Huang|first35=Y. C.|last35=Lu|first36=C. W.|last36=Chang|first37=M. H.|last37=Tsai|first38=C. C.|last38=Liu|first39=K. S.|last39=Chen|first40=C. C.|last40=Kuo|first41=H. T.|last41=Lin|first42=S. M.|last42=Jang|first43=Y.|last43=Ku|date=December 23, 2013|pages=9.1.1–9.1.4|via=IEEE Xplore|doi=10.1109/IEDM.2013.6724591|isbn=978-1-4799-2306-9}}</ref> | ||
=== साइकिल समय: इमर्शन बनाम ईयूवी === | |||
=== साइकिल | |||
{| class="wikitable" | {| class="wikitable" | ||
! style="text-align:left;" | | ! style="text-align:left;" | प्रक्रिया | ||
! | !इमर्शन (≥ 275 डब्ल्यूपीएच)<ref>{{Cite web|url=https://www.asml.com/en/products|title=Products & services - Supplying the semiconductor industry|website=asml.com}}</ref> | ||
! | !ईयूवी (1500 वेफर्स / दिन)<ref name=s7nm>{{Cite web|url=https://www.eetimes.com/samsung-ramps-7nm-euv-chips/|title=Samsung Ramps 7nm EUV Chips|date=October 17, 2018|website=EETimes}}</ref> | ||
|- | |- | ||
! style="text-align:left;" | | ! style="text-align:left;" | एकल-पैटर्न वाली परत:<br />इमर्शन द्वारा 1 दिन में पूरा होता है | ||
|6000 | |6000 वेफर्स / दिन | ||
|1500 | |1500 वेफर्स / दिन | ||
|- | |- | ||
! style="text-align:left;" | | ! style="text-align:left;" | डबल पैटर्न वाली परत:<br />इमर्शन द्वारा 2 दिन में पूरा होता है | ||
|6000 | |6000 वेफर्स / 2 दिन | ||
|3000 | |3000 वेफर्स / 2 दिन | ||
|- | |- | ||
! style="text-align:left;" | | ! style="text-align:left;" | ट्रिपल पैटर्न वाली परत:<br />इमर्शन द्वारा 3 दिन में पूरा होता है | ||
|6000 | |6000 वेफर्स / 3 दिन | ||
|4500 | |4500 वेफर्स / 3 दिन | ||
|- | |- | ||
! style="text-align:left;" | | ! style="text-align:left;" | क्वाड-पैटर्न वाली परत:<br />इमर्शन द्वारा 4 दिन में पूरा होता है | ||
|6000 | |6000 वेफर्स / 4 दिन | ||
|6000 | |6000 वेफर्स / 4 दिन | ||
|- | |- | ||
|} | |} | ||
इमर्शन उपकरणों की तीव्रता के कारण वर्तमान में अधिकतर परतों पर अभी भी मल्टीपैटर्निंग का उपयोग किया जाता है। इमर्शन क्वाड-पैटर्निंग की आवश्यकता वाली परतों पर ईयूवी द्वारा परत को पूरा करना तुलनीय है। दूसरी परतों पर मल्टीपॅटर्न के साथ परत को पूरा करने में इमर्शन अधिक उत्पादक रूप में होता है। | |||
== 7 एनएम डिजाइन नियम प्रबंधन मात्रा में उत्पादन == | == 7 एनएम डिजाइन नियम प्रबंधन मात्रा में उत्पादन == | ||
टीएसएमसी द्वारा वर्तमान में अपनाई जा रही 7 एनएम धातु पैटर्निंग में सेल की ऊंचाई कम करने के लिए एक भिन्न मास्क पर सेल के भीतर कट्स के साथ स्व-अलाइन्ड डबल पैटर्निंग (एसएडीपी) लाइनें सम्मलित होती है।<ref>{{Cite web|url=https://en.wikichip.org/wiki/7_nm_lithography_process|title = 7 nm lithography process - WikiChip}}</ref> चूँकि, स्व-अलाइन्ड क्वाड पैटर्निंग (एसएक्यूपी) का उपयोग फिन बनाने के लिए किया जाता है, जो कि सबसे महत्वपूर्ण कारक है।<ref name="7nmdrc">{{Cite web|title=A Heuristic Approach to Fix Design Rule Check (DRC) Violations in ASIC Designs @7nm FinFET Technology|url=https://www.design-reuse.com/articles/45832/design-rule-check-drc-violations-asic-designs-7nm-finfet.html|website=Design And Reuse}}</ref> और इस प्रकार डिजाइन नियम की जांच भी मल्टी-पैटर्निंग से बचने की अनुमति देती है और कटौती के लिए पर्याप्त मंजूरी प्रदान करती है कि केवल एक कट मास्क की आवश्यकता होती है।<ref name="7nmdrc" /> | |||
== 7 एनएम प्रोसेस नोड्स और प्रोसेस ऑफरिंग == | |||
सैमसंग [[सेमीकंडक्टर मैन्युफैक्चरिंग इंटरनेशनल कॉर्पोरेशन]] (एसएमआईसी) इंटेल द्वारा 4 विभिन्न निर्माताओं टीएसएमसी, का नामकरण आंशिक रूप से मार्केटिंग संचालित के रूप में है और चिप पर किसी मापनीय दूरी से सीधे संबंधित नहीं है, उदाहरण के लिए टीएसएमसी का 7 एनएम नोड पहले कुछ प्रमुख आयामों में इंटेल के प्लान किए जाने से पहले 10 एनएम नोड के समान था, इससे पहले कि इंटेल के जारी किए जाने से पहले 10एनएम एन्हांस्ड सुपरफिन में परिणत हुआ था, जिसे बाद में मार्केटिंग कारणों से इंटेल 7 का नाम दिया गया था।<ref>{{cite web |last=Merrit |first=Rick |date=16 Jan 2017 |title=15 Views from a Silicon Summit |url=http://www.eetimes.com/document.asp?doc_id=1331185 |work=EETimes |access-date=September 16, 2022}}</ref><ref>{{Cite web |last=Hill |first=Brandon |date=March 28, 2017 |title=इंटेल विवरण कैनोनलेक के उन्नत 10nm FinFET नोड, प्रतिद्वंद्वियों पर पूर्ण जनरेशन लीड का दावा करता है|url=https://hothardware.com/news/intel-details-advanced-10nm-node |website=HotHardware |access-date=August 30, 2018 |archive-date=June 12, 2018 |archive-url=https://web.archive.org/web/20180612163405/https://hothardware.com/news/intel-details-advanced-10nm-node}}</ref> | |||
चूंकि 7 एनएम पर ईयूवी कार्यान्वयन अभी भी सीमित रूप में होता है और इस प्रकार मल्टीपैटर्निंग अभी भी लागत और निर्माण में एक महत्वपूर्ण भूमिका निभाता है; ईयूवी अतिरिक्त योजना को जोड़ता है और इस प्रकार अधिकांश परतों के लिए रिज़ॉल्यूशन अभी भी कई पैटर्निंग द्वारा निर्धारित किया जाता है। उदाहरण के लिए सैमसंग के 7 एनएम के लिए ईयूवी सिंगल-पैटर्न वाली 36 एनएम पिच लेयर्स के साथ 44 एनएम पिच लेयर्स अब भी चौगुनी पैटर्न वाली है।<ref name="7nml">J. Kim et al., Proc. SPIE 10962, 1096204 (2019).</ref> | |||
चूंकि 7 एनएम पर ईयूवी कार्यान्वयन अभी भी सीमित है | |||
{| class="wikitable" style="text-align:center" | {| class="wikitable" style="text-align:center" | ||
|+ 7 | |+ 7 एनएम प्रक्रिया नोड्स और प्रक्रिया ऑफरिंग | ||
! | ! | ||
! colspan=2|[[Samsung Electronics|Samsung]] | ! colspan=2|[[Samsung Electronics|Samsung]] | ||
| Line 130: | Line 141: | ||
! colspan=3|[[Semiconductor Manufacturing International Corporation|SMIC]] | ! colspan=3|[[Semiconductor Manufacturing International Corporation|SMIC]] | ||
|- | |- | ||
! | ! प्रक्रिया नाम | ||
| 7LPP<ref>{{Cite web |title=VLSI 2018: Samsung's 2nd Gen 7nm, EUV Goes HVM |url=https://fuse.wikichip.org/news/1479/vlsi-2018-samsungs-2nd-gen-7nm-euv-goes-hvm/ |website=WikiChip |date=August 4, 2018 |access-date=September 16, 2022}}</ref><ref>{{Cite web |title=Samsung Electronics Starts Production of EUV-based 7nm LPP Process |url=https://news.samsung.com/global/samsung-electronics-starts-production-of-euv-based-7nm-lpp-process |website=Samsung Newsroom |date=October 18, 2018 |access-date=September 16, 2022}}</ref> | | 7LPP<ref>{{Cite web |title=VLSI 2018: Samsung's 2nd Gen 7nm, EUV Goes HVM |url=https://fuse.wikichip.org/news/1479/vlsi-2018-samsungs-2nd-gen-7nm-euv-goes-hvm/ |website=WikiChip |date=August 4, 2018 |access-date=September 16, 2022}}</ref><ref>{{Cite web |title=Samsung Electronics Starts Production of EUV-based 7nm LPP Process |url=https://news.samsung.com/global/samsung-electronics-starts-production-of-euv-based-7nm-lpp-process |website=Samsung Newsroom |date=October 18, 2018 |access-date=September 16, 2022}}</ref> | ||
| 6LPP<ref>{{cite web | url=https://www.anandtech.com/show/15538/samsung-starts-mass-production-at-v1-a-dedicated-euv-fab-for-7nm-6nm-5nm-4nm-3nm-nodes | title=Samsung Starts Mass Production at V1: A Dedicated EUV Fab for 7nm, 6nm, 5nm, 4nm, 3nm Nodes }}</ref> | | 6LPP<ref>{{cite web | url=https://www.anandtech.com/show/15538/samsung-starts-mass-production-at-v1-a-dedicated-euv-fab-for-7nm-6nm-5nm-4nm-3nm-nodes | title=Samsung Starts Mass Production at V1: A Dedicated EUV Fab for 7nm, 6nm, 5nm, 4nm, 3nm Nodes }}</ref> | ||
| Line 137: | Line 148: | ||
| N7+<ref>{{Cite web|url=https://www.eetimes.com/tsmc-goes-photon-to-cloud/|title=TSMC Goes Photon to Cloud|date=October 4, 2018|website=EETimes}}</ref> | | N7+<ref>{{Cite web|url=https://www.eetimes.com/tsmc-goes-photon-to-cloud/|title=TSMC Goes Photon to Cloud|date=October 4, 2018|website=EETimes}}</ref> | ||
| N6 | | N6 | ||
| | | इंटेल 7<ref name=":3" /> | ||
| N+1 (>7 | | N+1 (>7 एनएम ) | ||
| N+2 (7 | | N+2 (7 एनएम ) | ||
| 7 | | 7 एनएम EUV | ||
|- | |- | ||
! style="text-align:left;" | | ! style="text-align:left;" | ट्रांजिस्टर घनत्व (MTr/mm<sup>2</sup>) | ||
| 95.08–100.59<ref>{{cite web | url=https://semiwiki.com/semiconductor-manufacturers/intel/285192-can-tsmc-maintain-their-process-technology-lead/ | title=Can TSMC Maintain Their Process Technology Lead }}</ref><ref>{{cite web | url=https://fuse.wikichip.org/news/6932/samsung-3nm-gaafet-enters-risk-production-discusses-next-gen-improvements/ | title=Samsung 3nm GAAFET Enters Risk Production; Discusses Next-Gen Improvements | date=July 5, 2022 }}</ref> | | 95.08–100.59<ref>{{cite web | url=https://semiwiki.com/semiconductor-manufacturers/intel/285192-can-tsmc-maintain-their-process-technology-lead/ | title=Can TSMC Maintain Their Process Technology Lead }}</ref><ref>{{cite web | url=https://fuse.wikichip.org/news/6932/samsung-3nm-gaafet-enters-risk-production-discusses-next-gen-improvements/ | title=Samsung 3nm GAAFET Enters Risk Production; Discusses Next-Gen Improvements | date=July 5, 2022 }}</ref> | ||
| 112.79 | | 112.79 | ||
| Line 160: | Line 171: | ||
| {{unknown}} | | {{unknown}} | ||
|- | |- | ||
! style="text-align:left;" | | ! style="text-align:left;" | एसआरएएम बिट-सेल आकार | ||
| 0.0262 μm<sup>2</sup><ref name=":1" /> | | 0.0262 μm<sup>2</sup><ref name=":1" /> | ||
| {{unknown}} | | {{unknown}} | ||
| Line 171: | Line 182: | ||
| {{unknown}} | | {{unknown}} | ||
|- | |- | ||
! style="text-align:left;" | | ! style="text-align:left;" | ट्रांजिस्टर गेट पिच | ||
| 54 | | 54 एनएम | ||
| {{unknown}} | | {{unknown}} | ||
| colspan=2|54 | | colspan=2|54 एनएम | ||
| {{unknown}} | | {{unknown}} | ||
| {{unknown}} | | {{unknown}} | ||
| 54 | | 54 एनएम | ||
| {{unknown}} | | {{unknown}} | ||
| {{unknown}} | | {{unknown}} | ||
| {{unknown}} | | {{unknown}} | ||
|- | |- | ||
! style="text-align:left;" | | ! style="text-align:left;" | ट्रांजिस्टर फिन पिच | ||
| 27 | | 27 एनएम | ||
| {{unknown}} | | {{unknown}} | ||
| colspan=2| N/A | | colspan=2| N/A | ||
| {{unknown}} | | {{unknown}} | ||
| {{unknown}} | | {{unknown}} | ||
| 34 | | 34 एनएम | ||
| {{unknown}} | | {{unknown}} | ||
| {{unknown}} | | {{unknown}} | ||
| {{unknown}} | | {{unknown}} | ||
|- | |- | ||
! style="text-align:left;" | | ! style="text-align:left;" | ट्रांजिस्टर फिन ऊंचाई | ||
| {{unknown}} | | {{unknown}} | ||
| {{unknown}} | | {{unknown}} | ||
| Line 199: | Line 210: | ||
| {{unknown}} | | {{unknown}} | ||
| {{unknown}} | | {{unknown}} | ||
| 53 | | 53 एनएम | ||
| {{unknown}} | | {{unknown}} | ||
| {{unknown}} | | {{unknown}} | ||
| {{unknown}} | | {{unknown}} | ||
|- | |- | ||
! style="text-align:left;" | | ! style="text-align:left;" | न्यूनतम (धातु) पिच | ||
| 46 | | 46 एनएम | ||
| {{unknown}} | | {{unknown}} | ||
| colspan=2|40 | | colspan=2|40 एनएम | ||
| < 40 | | < 40 एनएम | ||
| {{unknown}} | | {{unknown}} | ||
| 40 | | 40 एनएम <ref>{{cite web |last1=Smith |first1=Ryan |date=June 13, 2022 |title=Intel 4 Process Node In Detail: 2x Density Scaling, 20% Improved Performance |url=https://www.anandtech.com/show/17448/intel-4-process-node-in-detail-2x-density-scaling-20-improved-performance |website=AnandTech |access-date=September 17, 2022}}</ref> | ||
| {{unknown}} | | {{unknown}} | ||
| {{unknown}} | | {{unknown}} | ||
| {{unknown}} | | {{unknown}} | ||
|- | |- | ||
! style="text-align:left;" | | ! style="text-align:left;" | ईयूवी कार्यान्वयन | ||
| 36 | | 36 एनएम pitch metal;<ref name="7nml" /><br />20% of total layer set | ||
| {{unknown}} | | {{unknown}} | ||
| colspan=2|None, used self-aligned quad patterning ([[Multiple patterning|SAQP]]) instead | | colspan=2|None, used self-aligned quad patterning ([[Multiple patterning|SAQP]]) instead | ||
| Line 226: | Line 237: | ||
| Yes (after N+2) | | Yes (after N+2) | ||
|- | |- | ||
! style="text-align:left;" | | ! style="text-align:left;" | ईयूवी-सीमित वेफर आउटपुट | ||
| 1500 wafers/day<ref name="s7nm" /> | | 1500 wafers/day<ref name="s7nm" /> | ||
| {{unknown}} | | {{unknown}} | ||
| Line 237: | Line 248: | ||
| {{unknown}} | | {{unknown}} | ||
|- | |- | ||
! style="text-align:left;" | | ! style="text-align:left;" | मल्टीपैटर्निंग | ||
| Fins<br />Gate<br />Vias (double-patterned)<ref name="vlsi">W. C. Jeong et al., VLSI Technology 2017.</ref><br />Metal 1 (triple-patterned)<ref name="vlsi" /><br />44 | (≥ एक परत पर 2 मास्क) | ||
| Fins<br />Gate<br />Vias (double-patterned)<ref name="vlsi">W. C. Jeong et al., VLSI Technology 2017.</ref><br />Metal 1 (triple-patterned)<ref name="vlsi" /><br />44 एनएम pitch metal (quad-patterned)<ref name="7nml" /> | |||
| {{unknown}} | | {{unknown}} | ||
| colspan=2|Fins<br />Gate<br />Contacts/vias (quad-patterned)<ref>{{Cite web |last1=Dillinger |first1=Tom |date=March 23, 2017 |title=Top 10 Updates from the TSMC Technology Symposium, Part II |url=https://semiwiki.com/semiconductor-manufacturers/tsmc/6676-top-10-updates-from-the-tsmc-technology-symposium-part-ii/ |website=SemiWiki |access-date=September 16, 2022}}</ref><br />Lowest 10 metal layers | | colspan=2|Fins<br />Gate<br />Contacts/vias (quad-patterned)<ref>{{Cite web |last1=Dillinger |first1=Tom |date=March 23, 2017 |title=Top 10 Updates from the TSMC Technology Symposium, Part II |url=https://semiwiki.com/semiconductor-manufacturers/tsmc/6676-top-10-updates-from-the-tsmc-technology-symposium-part-ii/ |website=SemiWiki |access-date=September 16, 2022}}</ref><br />Lowest 10 metal layers | ||
| Line 248: | Line 260: | ||
| {{unknown}} | | {{unknown}} | ||
|- | |- | ||
! style="text-align:left;" | | ! style="text-align:left;" | रिलीज की स्थिति | ||
| {{success|2018 risk production}}<br />2019 production | | {{success|2018 risk production}}<br />2019 production | ||
| {{success|2020 production}} | | {{success|2020 production}} | ||
| Line 261: | Line 273: | ||
|- | |- | ||
|} | |} | ||
ग्लोबल फाउंड्रीज की 7 एनएम 7एलपी अग्रणी प्रदर्शन प्रक्रिया ने घनत्व में 2x स्केलिंग के साथ 40% उच्च प्रदर्शन या 60%+ कम शक्ति की प्रस्तुत की है और इसकी 14 एनएम प्रक्रिया पर 30-45+% कम लागत प्रति डाई की प्रस्तुत रूप में होती है। कॉन्टैक्टेड पॉली पिच (सीपीपी) 56 एनएम और न्यूनतम मेटल पिच (एमएमपी) 40 एनएम की होती है, जिसे सेल्फ-अलाइन्ड डबल पैटर्निंग (एसएडीपी) के साथ तैयार किया जाता। एक 6टी एसआरएएम सेल का आकार 0.269 वर्ग माइक्रोन होता है, ग्लोबल फाउंड्रीज ने अंततः 7एलपी+ नामक एक अच्छी प्रक्रिया में ईयूवी लिथोग्राफी का उपयोग करने की योजना बनाई है।<ref>{{Cite web |last1=Jones |first1=Scotten |date=July 8, 2017 |title=Exclusive - GLOBALFOUNDRIES discloses 7nm process detail |url=https://semiwiki.com/semiconductor-manufacturers/globalfoundries/6879-exclusive-globalfoundries-discloses-7nm-process-detail/ |website=SemiWiki |access-date=September 16, 2022}}</ref> ग्लोबल फाउंड्रीज ने बाद में सभी 7 एनएम और प्रक्रिया विकास से परे सभी को बंद कर दिया था।<ref>{{Cite web |last1=Shilov |first1=Anton |last2=Cutress |first2=Ian |date=August 27, 2018 |title=GlobalFoundries Stops All 7nm Development: Opts To Focus on Specialized Processes |url=https://www.anandtech.com/show/13277/globalfoundries-stops-all-7nm-development |website=AnandTech |access-date=July 27, 2021}}</ref> | |||
इंटेल की नई इंटेल 7 प्रक्रिया, जिसे पहले 10 एनएम एन्हांस्ड सुपरफिन | |||
इंटेल की नई इंटेल 7 प्रक्रिया, जिसे पहले 10 एनएम एन्हांस्ड सुपरफिन 10ईएसएफ के रूप में जाना जाता था, इसके पिछले 10 एनएम नोड पर आधारित होती है। इस नोड में [[प्रति वाट प्रदर्शन|प्रति वाट के प्रदर्शन]] में 10-15% की वृद्धि होती है। इस बीच उनकी पुरानी 7 एनएम प्रक्रिया जिसे अब इंटेल 4 कहा जाता है, 2023 में आयोजित होने की उम्मीद है।<ref>{{Cite web|title=Intel: Sorry, But Our 7nm Chips Will Be Delayed to 2022, 2023|url=https://www.pcmag.com/news/intel-sorry-but-our-7nm-chips-will-be-delayed-to-2022-2023|access-date=2021-07-27|website=PCMAG|language=en}}</ref> इंटेल 4 नोड के बारे में कुछ जानकारी सार्वजनिक कर दी गई है, चूंकि इसकी ट्रांजिस्टर घनत्व प्रति वर्ग मिलीमीटर कम से कम 202 मिलियन ट्रांजिस्टर होने का अनुमान लगाया गया है।<ref name=":3" /><ref>{{Cite web|url=https://en.wikichip.org/wiki/7_nm_lithography_process#Intel|title = 7 nm lithography process - WikiChip}}</ref> 2020 तक, इंटेल अपने पोंटे वेचीओ जीपीयू के उत्पादन को आउटसोर्स करने के स्थितियों में अपनी इंटेल 4 प्रक्रिया के साथ समस्याओं का सामना कर रहा है।<ref>{{Cite web|url=https://www.allaboutcircuits.com/news/intels-7nm-process-six-months-behind-schedule/|title=Intel's 7nm Process Six Months Behind Schedule - News}}</ref><ref>{{Cite web|url=https://arstechnica.com/gadgets/2020/07/as-7nm-schedule-continues-slipping-intel-contemplates-3rd-party-fabs/|title = As 7nm schedule continues slipping, Intel contemplates 3rd-party fabs|date = July 24, 2020}}</ref> | |||
| Line 270: | Line 283: | ||
==बाहरी संबंध== | ==बाहरी संबंध== | ||
* [https://en.wikichip.org/wiki/7_nm_lithography_process 7 | * [https://en.wikichip.org/wiki/7_nm_lithography_process 7 एनएम lithography process] | ||
{{sequence | {{sequence | ||
| Line 278: | Line 291: | ||
}} | }} | ||
{{DEFAULTSORT:7 nanometre}} | {{DEFAULTSORT:7 nanometre}} | ||
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[[Category:सेमीकंडक्टर लिथोग्राफी नोड्स के लिए अंतर्राष्ट्रीय प्रौद्योगिकी रोडमैप|*00007]] | |||
Latest revision as of 11:50, 5 June 2023
 | This article may be too technical for most readers to understand. (January 2020) (Learn how and when to remove this template message) |
| Semiconductor device fabrication |
|---|
 |
|
MOSFET scaling (process nodes) |
|
Future
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अर्धचालक निर्माण में, अर्धचालक के लिए अंतर्राष्ट्रीय प्रौद्योगिकीय रोडमैप में 7 एनएम प्रक्रिया को 10 एनएम नोडों के बाद मॉसफेट प्रौद्योगिकीय नोड के रूप में परिभाषित किया गया है। यह फिनफेट (फिन फील्ड-इफेक्ट ट्रांजिस्टर) प्रौद्योगिकीय पर आधारित होती है, जो एक प्रकार की मल्टी गेट मॉसफेट प्रौद्योगिकीय के रूप में होती है।
ताइवान अर्धचालक निर्माण कंपनी (टीएसएमसी) ने जून 2016 में N7 नामक 7 नैनोमीटर प्रक्रिया का उपयोग करके 256 एमबीटी स्टैटिक रैंडम-एक्सेस मेमोरी (एसआरएएम) चिप का उत्पादन प्रारंभ किया था,[1] सैमसंग ने अपने 7 एनएम प्रक्रिया का बड़े पैमाने पर उत्पादन शुरू करने से पहले 2018 में 7LPP डिवाइस के रूप में जाना जाता है।[2] सार्वजनिक बाजार के लिए बनाई गई पहली मुख्यधारा की 7 एनएम मोबाइल प्रोसेसर एप्पल A 12 बायोनिक, एप्पल के सितंबर 2018 में आयोजित किया गया था।[3] चूँकि, हुवावे ने एप्पल A 12 बायोनिक के पहले अपने 7 एनएम प्रोसेसर की घोषणा की और इस प्रकार 31 अगस्त 2018 को किरिन 980 को एपल A 12 बायोनिक को सार्वजनिक करने के लिए आयोजित किया गया था, लेकिन इसने किरिन 980 से पहले उपभोक्ताओं के लिए बड़े पैमाने पर बाजार का उपयोग किया था। दोनों चिप टीएसएमसी द्वारा निर्मित होते है।[4]
वर्ष 2017 में, एएमडी ने अपने "रोम" (इपीवाईसी 2) प्रोसेसर को सर्वरों और डाटासेंटरों के लिए जारी किया था, जो टीएसएमसी के N7 नोड पर आधारित होते है[5] और 64 कोर और 128 थ्रेड्स तक फीचर सुविधा प्रदान करता है। उन्होंने अपने 'मैटिसस' कंज्यूमर डेस्कटॉप प्रोसेसरों को 16 कोर और 32 थ्रेड्स के साथ जारी किया था।चूंकि, रोम मल्टी-चिप मॉड्यूल (एमसीएम) पर I/O डाई ग्लोबल फाउंड्रीज मॉड्यूल के 14 एनएम (14एचपी) की प्रक्रिया का निर्माण किया जाता है, जबकि मैटिस की I/O डाई ग्लोबल फाउंड्रीज की 12 एनएम (12 एलपी +) प्रक्रिया का उपयोग करती है और इस प्रकार रेडियन आरएक्स 5000 श्रृंखला भी टीएसएमसी की N7 प्रक्रिया पर आधारित होती है।
चूंकि, कम से कम 1997 के बाद से नोड मार्केटिंग उद्देश्यों के लिए नोड एक व्यावसायिक नाम बन गया है, https://www.eejournal.com/article/no-more-nanometers/ जो गेट की लंबाई, मेटल पिच या गेट पिच से किसी भी संबंध के बिना प्रक्रिया प्रौद्योगिकियों की नई पीढ़ी को इंगित करता है। शुक्ला, प्रियंक. "प्रक्रिया नोड विकास का एक संक्षिप्त इतिहास". डिजाइन का पुन: उपयोग. Retrieved July 9, 2019.[6][7] टीएसएमसी और सैमसंग की 10 एनएम (10 एलपीई) प्रक्रियाएँ ट्रांजिस्टर घनत्व में इंटेल की 14 एनएम और 10 एनएम प्रक्रियाओं के बीच कहीं होती हैं।
इतिहास
|
प्रौद्योगिकीय डेमो
2000 के दशक की शुरुआत में शोधकर्ताओं द्वारा पहली बार 7 एनएम स्केल मॉसफेट का प्रदर्शन किया गया था और 2002 में, ब्रूस डोरिस ओमर डोकुमासी, मीकी इओंग और एंडा मोकुटा सहित एक आईबीएम शोध दल ने 6 एनएम सिलिकॉन-पर-इन्सुलेटर (एसओआई) मॉसफेट के रूप में तैयार किया था।[8][9] और इस प्रकार 2003 में, एनईसी की अनुसंधान टीम ने हितोशी वाकाब्याशी और शिगेरू यामगमी के नेतृत्व में 5 एनएम मोफेट बना दिया था।[10][11]
जुलाई 2015 में, आईबीएम ने घोषणा की कि उन्होंने सिलिकॉन जर्मेनियम प्रक्रिया का उपयोग करके 7 एनएम प्रौद्योगिकीय के साथ पहला कार्यात्मक ट्रांजिस्टर बनाया है।[12][13][14][15]
जून 2016 में, टीएसएमसी ने उचित जोखिम निर्माण के साथ,[1] 0.027 वर्ग माइक्रोमीटर (550 एफ 2) के सेल क्षेत्र में 7 एनएम प्रक्रिया में 256 एमबीटी स्टैटिक रैंडम-एक्सेस मेमोरी (एसआरएएम) मेमोरी सेल का उत्पादन किया था।[16]
अपेक्षित व्यावसायीकरण और प्रौद्योगिकियां
अप्रैल 2016 में, टीएसएमसी ने घोषणा की कि 7 एनएम परीक्षण उत्पादन 2017 की पहली छमाही में प्रारंभ हो जाएगा।[17] और इस प्रकार अप्रैल 2017 में, टीएसएमसी ने पूरी तरह से पराबैंगनी लिथोग्राफी (इयूवी) के साथ 7 एनएम (N7FF+) प्रक्रिया का उपयोग करते हुए 256 एमबीटी एसआरएएम मेमोरी चिप का उत्पादन प्रारंभ किया था[1] [18] टीएसएमसी की 7 एनएम उत्पादन योजना 2017 की शुरुआत में इस प्रक्रिया नोड (N7FF) पर प्रारंभ में गहरी पराबैंगनी (डीयूवी) इमर्शन लिथोग्राफी का उपयोग करने के लिए थी और Q2 2017 से Q2 2018 तक जोखिम से व्यावसायिक मात्रा निर्माण का उपयोग करना था और इसके साथ ही उनकी बाद की पीढ़ी 7 एनएम (N7FF+) के उत्पादन की योजना ईयूवी मल्टीपल पैटर्न का उपयोग करने के लिए 2018 से 2019 के बीच जोखिम से मात्रा निर्माण तक अनुमानित संक्रमण करने की योजना बनाई गई है।[19]
सितंबर 2016 में, ग्लोबल फाउंड्रीज ने 2017 की दूसरी छमाही में परीक्षण उत्पादन और 2018 की शुरुआत में जोखिम उत्पादन की घोषणा की थी, जिसमें परीक्षण चिप पहले से ही चल रहे थे।[20]
फरवरी 2017 में, इंटेल ने चांडलर एरिजोना में फैब 42 की घोषणा की थी, जो 7 एनएम इंटेल 4 के प्रयोग से माइक्रोप्रोसेसरों का उत्पादन करता है[21] और कंपनी ने इस प्रक्रिया नोड पर फीचर लंबाई के लिए कोई भी प्रत्याशित मान प्रकाशित नहीं किया है।
अप्रैल 2018 में, टीएसएमसी ने 7 एनएम (CLN7FF, N7) चिप के बड़े पैमाने पर उत्पादन की घोषणा की थी। जून 2018 में कंपनी ने बड़े पैमाने पर उत्पादन रैंप अप की घोषणा की थी।[2]
मई 2018 में, सैमसंग ने इस साल 7 एनएम (7LPP) चिप के उत्पादन की घोषणा की थी। एएसएमएल होल्डिंग एनवी ईयूवी लिथोग्राफी मशीनों का उनका मुख्य आपूर्तिकर्ता के रूप में थी।[22]
अगस्त 2018 में, ग्लोबल फाउंड्रीज ने लागत का उल्लेख देते हुए 7 एनएम चिप के विकास को रोकने की घोषणा की थी।[23]
28 अक्टूबर, 2018 को सैमसंग ने घोषणा की कि उनकी दूसरी पीढ़ी की 7 एनएम प्रक्रिया (7LPP) ने जोखिम उत्पादन में प्रवेश कर लिया है और 2019 में बड़े पैमाने पर उत्पादन में प्रवेश करना चाहते थे।
17 जनवरी, 2019 को 2018 की चौथी तिमाही के आय समय के लिए टीएसएमसी ने उल्लेख किया कि भिन्न -भिन्न ग्राहकों के पास दूसरी पीढ़ी के 7 एनएम के भिन्न -भिन्न फ्लेवर के रूप में होंगे।[24]
16 अप्रैल, 2019 को टीएसएमसी ने अपनी 6 एनएम प्रक्रिया (CLN6FF, N6) की घोषणा की थी और जिसके 2021 में बड़े पैमाने पर उत्पादों में आने की उम्मीद है।[25] N6 अपनी N7+ प्रक्रिया में 4 परतों की तुलना में 5 परतों तक ईयूवीएल का उपयोग करता है।[26]
28 जुलाई, 2019 को टीएसएमसी ने N7P नामक अपनी दूसरी पीढ़ी की 7 एनएम प्रक्रिया की घोषणा की थी, जो उनकी N7 प्रक्रिया की तरह ही डीयूवी आधारित है।[27] चूंकि N7P पूरी तरह से आईपी मूल 7 एनएम के साथ संगत रूप में है, जबकि N7+ जो इयूवी का उपयोग करता है और N7+ '7 एनएम +' के रूप में पहले घोषित किया गया है और इस प्रकार यह '7 एनएम ' से भिन्न प्रक्रिया है। N6 ('6 एनएम '), एक अन्य इयूवी पर आधारित प्रक्रिया होती है, जिसे N7 के साथ IP-संगतता के साथ टीएसएमसी की 5 एनएम (N5) प्रक्रिया के बाद भी रिलीज़ करने की योजना है। 2019 की पहली तिमाही के आय कॉल में टीएसएमसी ने 2018 की चौथी तिमाही के अपने बयान को दोहराया[24] कि N7+ 2019 में $1 बिलियन टीडब्ल्यूडी से कम रेवेनुए उत्पन्न करता है।[28]
5 अक्टूबर, 2019 को, एएमडी ने अपने ईपीवाईसी रोडमैप की घोषणा की थी, जिसमें टीएसएमसी की N7+ प्रक्रिया का उपयोग करके निर्मित मिलान चिप की फीचर्स के रूप में है।[29]
7 अक्टूबर, 2019 को, टीएसएमसी ने घोषणा की कि उन्होंने बाजार में उच्च मात्रा में N7+ उत्पादों की डिलीवरी प्रारंभ कर दी है।[30]
26 जुलाई, 2021 को, इंटेल ने अपने भविष्य के सभी प्रोसेस नोड्स का नाम बदलकर अपने नए निर्माण रोडमैप की घोषणा की थी।[21] इंटेल का 10 एनएम एन्हांस्ड सुपरफ़िन (10 ईएसएफ), जो सामान्यतः टीएसएमसी की N7 प्रक्रिया के समतुल्य होता है, अब इंटेल 7 के नाम से जाना जाता है, जबकि उनकी पहले की 7 एनएम प्रक्रिया को अब इंटेल 4 के रूप में जाना जाएगा।[21][31] इसका अर्थ है कि नए 7 एनएम पर आधारित उनका पहला प्रोसेसर 2022 की दूसरी छमाही तक शिपिंग प्रारंभ कर देगा। इंटेल ने पहले घोषणा की थी कि वे 2023 में 7 एनएम प्रोसेसर लॉन्च करेंगे।[32]
प्रौद्योगिकीय व्यावसायीकरण
जून 2018 में, उन्नत माइक्रो उपकरण ने 2018 की दूसरी छमाही में 7 एनएम रेडीऑन इंस्टिंक्ट जीपीयू लॉन्च करने की घोषणा की थी।[33] अगस्त 2018 में, कंपनी ने जीपीयू आयोजित करने की पुष्टि की थी।[34]
21 अगस्त, 2018 को, हुआवेई ने अपने हाईसिलिकॉन किरिन 980 SoC को टीएसएमसी की 7 एनएम (N7) प्रक्रिया का उपयोग करके निर्मित अपने हुवावे मेट 20 में उपयोग करने की घोषणा की थी।
12 सितंबर, 2018 को, एप्पल इंक ने टीएसएमसी की 7 एनएम (N7) प्रक्रिया का उपयोग करके निर्मित आईफोन एक्सएस और आईफोन एक्सआर में उपयोग की गई थी और इस प्रकार अपनी एप्पल A12 चिप की घोषणा की थी। A12 प्रोसेसर बड़े पैमाने पर बाजार में उपयोग के लिए पहली 7 एनएम चिप के रूप में बन गया, जैसा कि यह हुवावे मेट 20 से पहले आयोजित किया गया था।[35][36] 30 अक्टूबर, 2018 को, एप्पल ने टीएसएमसी की 7 एनएम (N7) प्रक्रिया का उपयोग करके निर्मित आईपैड प्रो में उपयोग की गई थी और इस प्रकार अपनी एप्पल A12X चिप की घोषणा की थी।[37]
क्वालकॉम ने 4, 2018 को अपने स्नैपड्रैगन 855 और 8 सीएक्स की घोषणा टीएसएमसी की 7 एनएम (एन 7) प्रक्रिया का उपयोग करके बनाया गया है।[38] और इस प्रकार स्नैप्ड्रड्रैगन 855 की फीचर्स वाले पहले सामूहिक उत्पाद लेनोवो जेड5 प्रो जीटी के रूप में था, जिसकी घोषणा 18 दिसंबर, 2018 को की गई थी।[39]
29 मई, 2019 को मीडियाटेक ने टीएसएमसी 7 एनएम प्रक्रिया का उपयोग करके निर्मित अपने 5G SoC की घोषणा की थी।[40]
7 जुलाई, 2019 को एएमडी ने आधिकारिक तरह से टीएसएमसी 7 एनएम प्रक्रिया और जेन 2 माइक्रोआर्किटेक्चर पर आधारित केंद्रीय प्रसंस्करण इकाइयों की अपनी रीजेन 3000 श्रृंखला लॉन्च की थी।
6 अगस्त, 2019 को सैमसंग इलेक्ट्रॉनिक्स ने अपने एक्सिनोस 9825 SoC की घोषणा की थी, जो उनकी 7LPP प्रक्रिया का उपयोग करके निर्मित पहली चिप के रूप में है। एक्सिनोस 9825 एक्सट्रीम अल्ट्रावायलेट लिथोग्राफी की फीचर्स वाला पहला मास मार्केट चिप के रूप में है।[41]
6 सितंबर, 2019 को हुआवेई ने अपने हिसिलिकॉन किरिन 990 4G और 990 5G SoCs की घोषणा की थी, जिसे टीएसएमसी के N7 और N7+ प्रक्रियाओं का उपयोग करके बनाया गया है।[42]
10 सितंबर, 2019 को एप्प्ल ने टीएसएमसी की दूसरी पीढ़ी की N7P प्रक्रिया का उपयोग करके निर्मित आईफ़ोन 11 और आईफ़ोन 11 प्रो में उपयोग करते हुए बनाये गये एप्पल A13 चिप की घोषणा की थी।[43]
7 एनएम (N7 नोड्स के निर्माण 2020 की दूसरी तिमाही में टीएसएमसी के रेवेनुए का 36% था।[44]
17 अगस्त, 2020 को आईबीएम ने अपने पावर10 प्रोसेसर की घोषणा की थी।[43]
26 जुलाई, 2021 को इंटेल ने घोषणा की कि उनके एल्डर लेक (माइक्रोप्रोसेसर) को उनकी नई रीब्रांडेड इंटेल 7 प्रक्रिया का उपयोग करके निर्मित किया जाएगा और इस प्रकार जिसे पहले 10 एनएम एन्हांस्ड सुपरफिन के रूप में जाना जाता था।[21] ये प्रोसेसर 2021 की दूसरी छमाही में आयोजित किए जाएंगे। कंपनी ने पहले 7 एनएम की पुष्टि की थी और जिसे अब इंटेल 4 के रूप में जाना जाता है।[21] मेटोर लेक नामक माइक्रोप्रोसेसर फॅमिली को 2023 में आयोजित किया जाता है।[45][46]
7 एनएम पैटर्निंग कठिनाइयाँ
7 एनएम फाउंड्री नोड से निम्नलिखित पैटर्निंग प्रौद्योगिकीय में से किसी एक के संयोजन का उपयोग होने की आशा की जाती है एकाधिक पैटर्निंग, स्व-अलाइन्ड पैटर्निंग और ईयूवीएल इन प्रौद्योगिकीय में से प्रत्येक महत्वपूर्ण आयाम (सीडी) नियंत्रण के साथ-साथ पैटर्न प्लेसमेंट में महत्वपूर्ण चुनौतियों का सामना करती है, जिसमें सभी निकटतम विशेषताओ के रूप में सम्मलित हैं।
पिच स्प्लिटिंग
पिच की स्प्लिटिंग में भिन्न -भिन्न तरह के मास्क होते हैं, जो बाद में लिथो-ईच प्रोसेसिंग के साथ एक दूसरे के निकट होते हैं और.जो विभिन्न एक्सपोजर के उपयोग के कारण दो एक्सपोजर और विभिन्न एक्सपोजर से उत्पन्न होने वाली सीडी के बीच ओवरले त्रुटि का खतरा अधिकांश रूप में होता है।
स्पेसर पैटर्निंग
स्पेसर पैटर्निंग में पूर्व-पैटर्न वाली फीचर्स पर एक परत के रूप में जमा करना होता है, फिर उन फीचर्स के साइडवॉल पर स्पेसर बनाने के लिए वापस एचिंग करना होता है, जिसे मुख्य फीचर्स के रूप में जाना जाता है और इस प्रकार मुख्य फीचर्स को हटाने के बाद अन्तर्निहित परत में ट्रेंच को परिभाषित करने के लिए स्पेसर्स को एचिंग मास्क के रूप में उपयोग किया जाता है। जबकि स्पेसर सीडी नियंत्रण सामान्यतः उत्कृष्ट रूप में होता है, ट्रेंच सीडी दो आबादी में से एक में गिर सकती है और यह एक मुख्य फीचर्स के रूप में होते है और इस प्रकार शेष अंतराल में स्थित होने की दो संभावनाएं होती हैं। इसे 'पिच वॉकिंग' के नाम से जाना जाता है।[47] सामान्यतः pitch = core CD + gap CD + 2 * स्पेसर सीडी के रूप में होती है, लेकिन यह core CD = gap CD की गारंटी नहीं देता है। गेट या सक्रिय क्षेत्र अलगाव जैसे, फिन एफईओएल फीचर्स के लिए ट्रेंच सीडी स्पेसर परिभाषित सीडी के रूप में महत्वपूर्ण नहीं है, इस स्थितियों में स्पेसर पैटर्निंग वास्तव में पसंदीदा पैटर्निंग दृष्टिकोण के रूप में है।
जब स्व-अलाइन्ड चौगुनी पैटर्निंग (एसएक्यूपी) का उपयोग किया जाता है, तब पहले स्पेसर की जगह दूसरे स्पेसर का उपयोग किया जाता है, जो पहले वाले को प्रतिस्थापित करता है। इस स्थितियों में, कोर सीडी को कोर सीडी 2 * 2 स्पेसर सीडी से बदल दिया जाता है और गैप सीडी को गैप सीडी 2 * 2 स्पेसर सीडी से बदल दिया जाता है। इस प्रकार, कुछ फीचर आयामों को दूसरे स्पेसर सीडी द्वारा सख्ती से परिभाषित किया जाता है, जबकि शेष फीचर आयामों को कोर सीडी कोर पिच और पहले और दूसरे स्पेसर सीडी द्वारा परिभाषित किया जाता है। कोर सीडी और कोर पिच को पारंपरिक लिथोग्राफी द्वारा परिभाषित किया जाता है, जबकि स्पेसर सीडी लिथोग्राफी से स्वतंत्र रूप में होते है। यह वास्तव में पिच विभाजन की तुलना में कम भिन्नता होने की उम्मीद होती है, जहां एक अतिरिक्त एक्सपोजर सीधे और ओवरले के माध्यम से अपनी स्वयं की सीडी को परिभाषित करता है।
स्पेसर परिभाषित लाइनों को भी काटने की आवश्यकता होती है। कट स्पॉट एक्सपोजर में बदल सकते हैं जिसके फलस्वरूप उनकी लाइन विकृत हो जाती है या नजदीकी लाइनों में घुस जाती है।
7 एनएम बीईओएल पैटर्निंग के लिए स्व-अलाइन्ड लिथो-ईच लिथो-ईच (सलेले) के रूप में लागू किया गया है।[48]
ईयूवी लिथोग्राफी
अत्यधिक पराबैंगनी लिथोग्राफी जिसे ईयूवी या ईयूवीएल के रूप में भी जाना जाता है पारंपरिक लिथोग्राफी शैली में 20 एनएम से नीचे की फीचर्स को हल करने में सक्षम है। चूँकि, इयूवी मास्क की 3D चिंतनशील प्रकृति के परिणामस्वरूप इमेजिंग में नई विसंगतियाँ के रूप में होती हैं। एक विशेष प्रकार की नुइसेंस प्रभाव है, जिसमें समान आकार की फीचर्स की एक जोड़ी समान रूप से केंद्रित नहीं होती हैं। एक फीचर्स अनिवार्य रूप से दूसरे की 'छाया' के रूप में होती है और इस प्रकार परिणामस्वरुप दो फीचर्स में सामान्यतः भिन्न -भिन्न सीडी होती हैं जो फोकस के माध्यम से बदलती हैं और ये फीचर्स में फोकस के माध्यम से स्थिति बदलती हैं।[49][50][51] यह प्रभाव वैसा ही हो सकता है जैसा पिच स्प्लिटिंग के समय हो सकता है। एक संबंधित विषय विभिन्न पिचों की फीचर्स के बीच सर्वश्रेष्ठ फोकस का अंतर है।[52]
EUV में एक बड़ी आबादी में सभी फीचर्स को मज़बूती से प्रिंट करने संबंधी समस्याएं भी होती है और इस प्रकार कुछ संपर्क पूरी तरह से गायब हो सकते हैं या लाइनें ब्रिज हो सकती हैं। इन्हें स्टोकेस्टिक प्रिंटिंग विफलताओं के रूप में जाना जाता है।[53][54] यह दोष स्तर लगभग 1K/mm2 के क्रम पर होता है।[55]
ईयूवी के लिए टिप-टू-टिप गैप को नियंत्रित करना कठिन होता है और इस प्रकार मुख्यतः रोशनी की कमी के कारण।[56] लाइनों को काटने के लिए एक भिन्न एक्सपोजर को प्राथमिकता दी जाती है।
एआरएफ लेजर वेवलेंथ (193 एनएम) के साथ मनमाने ढंग से पिच किए गए संपर्कों के लिए पर्याप्त फोकस विंडो के लिए 90 एनएम प्रक्रिया नोड के उत्पादन में फेज-शिफ्ट मास्क का उपयोग किया जाता है।[57][58] जबकि यह रिज़ॉल्यूशन एन्हांसमेंट ईयूवी के लिए उपलब्ध नहीं है।[59][60]
2021 स्पाइ के ईयूवी लिथोग्राफी कॉन्फ़्रेंस में टीएसएमसी के एक ग्राहक ने बताया कि ईयूवी कॉन्टैक्ट यील्ड की तुलना इमर्शन मल्टीपैटर्निंग निर्माण के रूप में की जा सकती है।[61]
पिछले नोड्स के साथ तुलना
इन चुनौतियों के कारण, 7 एनएम लाइन के पिछले सिरे (बीईओएल) में अभूतपूर्व पैटर्निंग की कठिनाई उत्पन्न करता है। इससे पूर्व उच्च मात्रा लंबे समय तक रहने वाले फाउंड्री नोड सैमसंग 10 एनएम, टीएसएमसी 16 एनएम)ने सख्त पिच धातु परतों के लिए पिच विभाजन का उपयोग किया जाता है।[62][63][64]
साइकिल समय: इमर्शन बनाम ईयूवी
| प्रक्रिया | इमर्शन (≥ 275 डब्ल्यूपीएच)[65] | ईयूवी (1500 वेफर्स / दिन)[66] |
|---|---|---|
| एकल-पैटर्न वाली परत: इमर्शन द्वारा 1 दिन में पूरा होता है |
6000 वेफर्स / दिन | 1500 वेफर्स / दिन |
| डबल पैटर्न वाली परत: इमर्शन द्वारा 2 दिन में पूरा होता है |
6000 वेफर्स / 2 दिन | 3000 वेफर्स / 2 दिन |
| ट्रिपल पैटर्न वाली परत: इमर्शन द्वारा 3 दिन में पूरा होता है |
6000 वेफर्स / 3 दिन | 4500 वेफर्स / 3 दिन |
| क्वाड-पैटर्न वाली परत: इमर्शन द्वारा 4 दिन में पूरा होता है |
6000 वेफर्स / 4 दिन | 6000 वेफर्स / 4 दिन |
इमर्शन उपकरणों की तीव्रता के कारण वर्तमान में अधिकतर परतों पर अभी भी मल्टीपैटर्निंग का उपयोग किया जाता है। इमर्शन क्वाड-पैटर्निंग की आवश्यकता वाली परतों पर ईयूवी द्वारा परत को पूरा करना तुलनीय है। दूसरी परतों पर मल्टीपॅटर्न के साथ परत को पूरा करने में इमर्शन अधिक उत्पादक रूप में होता है।
7 एनएम डिजाइन नियम प्रबंधन मात्रा में उत्पादन
टीएसएमसी द्वारा वर्तमान में अपनाई जा रही 7 एनएम धातु पैटर्निंग में सेल की ऊंचाई कम करने के लिए एक भिन्न मास्क पर सेल के भीतर कट्स के साथ स्व-अलाइन्ड डबल पैटर्निंग (एसएडीपी) लाइनें सम्मलित होती है।[67] चूँकि, स्व-अलाइन्ड क्वाड पैटर्निंग (एसएक्यूपी) का उपयोग फिन बनाने के लिए किया जाता है, जो कि सबसे महत्वपूर्ण कारक है।[68] और इस प्रकार डिजाइन नियम की जांच भी मल्टी-पैटर्निंग से बचने की अनुमति देती है और कटौती के लिए पर्याप्त मंजूरी प्रदान करती है कि केवल एक कट मास्क की आवश्यकता होती है।[68]
7 एनएम प्रोसेस नोड्स और प्रोसेस ऑफरिंग
सैमसंग सेमीकंडक्टर मैन्युफैक्चरिंग इंटरनेशनल कॉर्पोरेशन (एसएमआईसी) इंटेल द्वारा 4 विभिन्न निर्माताओं टीएसएमसी, का नामकरण आंशिक रूप से मार्केटिंग संचालित के रूप में है और चिप पर किसी मापनीय दूरी से सीधे संबंधित नहीं है, उदाहरण के लिए टीएसएमसी का 7 एनएम नोड पहले कुछ प्रमुख आयामों में इंटेल के प्लान किए जाने से पहले 10 एनएम नोड के समान था, इससे पहले कि इंटेल के जारी किए जाने से पहले 10एनएम एन्हांस्ड सुपरफिन में परिणत हुआ था, जिसे बाद में मार्केटिंग कारणों से इंटेल 7 का नाम दिया गया था।[69][70]
चूंकि 7 एनएम पर ईयूवी कार्यान्वयन अभी भी सीमित रूप में होता है और इस प्रकार मल्टीपैटर्निंग अभी भी लागत और निर्माण में एक महत्वपूर्ण भूमिका निभाता है; ईयूवी अतिरिक्त योजना को जोड़ता है और इस प्रकार अधिकांश परतों के लिए रिज़ॉल्यूशन अभी भी कई पैटर्निंग द्वारा निर्धारित किया जाता है। उदाहरण के लिए सैमसंग के 7 एनएम के लिए ईयूवी सिंगल-पैटर्न वाली 36 एनएम पिच लेयर्स के साथ 44 एनएम पिच लेयर्स अब भी चौगुनी पैटर्न वाली है।[71]
| Samsung | TSMC | Intel | SMIC | |||||||
|---|---|---|---|---|---|---|---|---|---|---|
| प्रक्रिया नाम | 7LPP[72][73] | 6LPP[74] | N7[75] | N7P[27] | N7+[76] | N6 | इंटेल 7[21] | N+1 (>7 एनएम ) | N+2 (7 एनएम ) | 7 एनएम EUV |
| ट्रांजिस्टर घनत्व (MTr/mm2) | 95.08–100.59[77][78] | 112.79 | 91.2–96.5[79][80] | 113.9[79] | 114.2[25] | 100.76–106.1[81][82] 60.41[83] | 89[84] | Unknown | Unknown | |
| एसआरएएम बिट-सेल आकार | 0.0262 μm2[85] | Unknown | 0.027 μm2[85] | Unknown | Unknown | 0.0312 μm2 | Unknown | Unknown | Unknown | |
| ट्रांजिस्टर गेट पिच | 54 एनएम | Unknown | 54 एनएम | Unknown | Unknown | 54 एनएम | Unknown | Unknown | Unknown | |
| ट्रांजिस्टर फिन पिच | 27 एनएम | Unknown | N/A | Unknown | Unknown | 34 एनएम | Unknown | Unknown | Unknown | |
| ट्रांजिस्टर फिन ऊंचाई | Unknown | Unknown | N/A | Unknown | Unknown | 53 एनएम | Unknown | Unknown | Unknown | |
| न्यूनतम (धातु) पिच | 46 एनएम | Unknown | 40 एनएम | < 40 एनएम | Unknown | 40 एनएम [86] | Unknown | Unknown | Unknown | |
| ईयूवी कार्यान्वयन | 36 एनएम pitch metal;[71] 20% of total layer set |
Unknown | None, used self-aligned quad patterning (SAQP) instead | 4 layers | 5 layers | None. Relied on SAQP heavily | None | None | Yes (after N+2) | |
| ईयूवी-सीमित वेफर आउटपुट | 1500 wafers/day[66] | Unknown | N/A | ~ 1000 wafers/day[87] | Unknown | N/A | Unknown | Unknown | Unknown | |
| मल्टीपैटर्निंग
(≥ एक परत पर 2 मास्क) |
Fins Gate Vias (double-patterned)[88] Metal 1 (triple-patterned)[88] 44 एनएम pitch metal (quad-patterned)[71] |
Unknown | Fins Gate Contacts/vias (quad-patterned)[89] Lowest 10 metal layers |
Same as N7, with reduction on 4 EUV layers | Same as N7, with reduction on 5 EUV layers | multipatterning with DUV | multipatterning with DUV | Unknown | ||
| रिलीज की स्थिति | 2018 risk production 2019 production |
2020 production | 2017 risk production 2018 production[1] |
2019 production | 2018 risk production[1] 2019 production |
2020 risk production 2020 production |
2021 production[21] | April 2021 risk production, mass production unknown | Late 2021 risk production, quietly produced since July 2021[90] | Postponed due to US embargo |
ग्लोबल फाउंड्रीज की 7 एनएम 7एलपी अग्रणी प्रदर्शन प्रक्रिया ने घनत्व में 2x स्केलिंग के साथ 40% उच्च प्रदर्शन या 60%+ कम शक्ति की प्रस्तुत की है और इसकी 14 एनएम प्रक्रिया पर 30-45+% कम लागत प्रति डाई की प्रस्तुत रूप में होती है। कॉन्टैक्टेड पॉली पिच (सीपीपी) 56 एनएम और न्यूनतम मेटल पिच (एमएमपी) 40 एनएम की होती है, जिसे सेल्फ-अलाइन्ड डबल पैटर्निंग (एसएडीपी) के साथ तैयार किया जाता। एक 6टी एसआरएएम सेल का आकार 0.269 वर्ग माइक्रोन होता है, ग्लोबल फाउंड्रीज ने अंततः 7एलपी+ नामक एक अच्छी प्रक्रिया में ईयूवी लिथोग्राफी का उपयोग करने की योजना बनाई है।[91] ग्लोबल फाउंड्रीज ने बाद में सभी 7 एनएम और प्रक्रिया विकास से परे सभी को बंद कर दिया था।[92]
इंटेल की नई इंटेल 7 प्रक्रिया, जिसे पहले 10 एनएम एन्हांस्ड सुपरफिन 10ईएसएफ के रूप में जाना जाता था, इसके पिछले 10 एनएम नोड पर आधारित होती है। इस नोड में प्रति वाट के प्रदर्शन में 10-15% की वृद्धि होती है। इस बीच उनकी पुरानी 7 एनएम प्रक्रिया जिसे अब इंटेल 4 कहा जाता है, 2023 में आयोजित होने की उम्मीद है।[93] इंटेल 4 नोड के बारे में कुछ जानकारी सार्वजनिक कर दी गई है, चूंकि इसकी ट्रांजिस्टर घनत्व प्रति वर्ग मिलीमीटर कम से कम 202 मिलियन ट्रांजिस्टर होने का अनुमान लगाया गया है।[21][94] 2020 तक, इंटेल अपने पोंटे वेचीओ जीपीयू के उत्पादन को आउटसोर्स करने के स्थितियों में अपनी इंटेल 4 प्रक्रिया के साथ समस्याओं का सामना कर रहा है।[95][96]
संदर्भ
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बाहरी संबंध
| Preceded by 10 nm |
MOSFET semiconductor device fabrication process | Succeeded by 5 nm |
