32 एनएम प्रक्रिया: Difference between revisions

From Vigyanwiki
(Created page with "{{use dmy dates|date=March 2022}} {{Semiconductor manufacturing processes}} 32 एनएम नोड सीएमओएस (एमओएसएफईटी) अर्...")
 
No edit summary
 
(4 intermediate revisions by 3 users not shown)
Line 1: Line 1:
{{use dmy dates|date=March 2022}}
{{Semiconductor manufacturing processes}}
{{Semiconductor manufacturing processes}}
32 एनएम नोड [[सीएमओएस]] (एमओएसएफईटी) [[ अर्धचालक उपकरण निर्माण ]] में [[45 एनएम प्रक्रिया]] के बाद का कदम है। 32-[[नैनोमीटर]] इस प्रौद्योगिकी स्तर पर एक [[मेमोरी सेल (कंप्यूटिंग)]] के औसत आधे-पिच (यानी समान सुविधाओं के बीच की आधी दूरी) को संदर्भित करता है। [[ तोशीबा ]] ने वाणिज्यिक 32 का उत्पादन किया{{nbsp}32 के साथ [[ उसे जाना होगा ]] [[ नैंड फ्लैश ]] मेमोरी चिप्स{{nbsp}एनएम प्रक्रिया 2009 में।<ref name="toshiba2009">{{cite news |title=Toshiba Makes Major Advances in NAND Flash Memory with 3-bit-per-cell 32nm generation and with 4-bit-per-cell 43nm technology |url=http://www.toshiba.co.jp/about/press/2009_02/pr1102.htm |access-date=21 June 2019 |work=[[Toshiba]] |date=11 February 2009}}</ref> [[Intel Corporation]] और [[Advanced Micro Devices]] ने 2010 की शुरुआत में 32-नैनोमीटर प्रक्रिया का उपयोग करके वाणिज्यिक माइक्रोचिप्स का उत्पादन किया। IBM और [[ सामान्य मंच ]] ने एक 32 nm हाई-κ डाइइलेक्ट्रिक|हाई-κ मेटल गेट प्रक्रिया भी विकसित की है।<ref>Intel (Architecture & Silicon). [http://www.intel.com/content/www/us/en/silicon-innovations/gate-dielectric-scaling-for-cmos-guide.html Gate Dielectric Scaling for CMOS: from SiO<sub>2</sub>/PolySi to High-K/Metal-Gate]. White Paper. Intel.com. Retrieved 18 June 2013.</ref> Intel ने 7 जनवरी 2010 को Westmere (माइक्रोआर्किटेक्चर) का उपयोग करके अपना पहला 32 nm प्रोसेसर बेचना शुरू किया।
'''32 एनएम नोड''' [[सीएमओएस]] (एमओएसएफईटी) [[ अर्धचालक उपकरण निर्माण |अर्धचालक उपकरण के निर्माण]] में [[45 एनएम प्रक्रिया]] के पश्चात उपयोग किया जाने वाला चरण है। इस प्रकार 32-[[नैनोमीटर]] को इस प्रौद्योगिकी स्तर पर [[मेमोरी सेल (कंप्यूटिंग)]] के औसत रूप में आधी पिच के रूप में अर्ताथ समान सुविधाओं के बीच की आधी दूरी को संदर्भित करने में किया जाता है। इस प्रकार [[ तोशीबा |तोशीबा]] ने वाणिज्यिक रूप से 32 एनएम प्रक्रिया का उत्पादन किया, '''32 एनएम प्रक्रिया''' के साथ [[ नैंड फ्लैश |नैंड फ्लैश]] मेमोरी चिप्स एनएम प्रक्रिया का उपयोग 2009 में किया जाने लगा।<ref name="toshiba2009">{{cite news |title=Toshiba Makes Major Advances in NAND Flash Memory with 3-bit-per-cell 32nm generation and with 4-bit-per-cell 43nm technology |url=http://www.toshiba.co.jp/about/press/2009_02/pr1102.htm |access-date=21 June 2019 |work=[[Toshiba]] |date=11 February 2009}}</ref> [[Intel Corporation|इंटेल कार्पोरेशन]] और [[Advanced Micro Devices|उन्नत लघु उपकरण]] ने 2010 के प्रारंभ में 32-नैनोमीटर प्रक्रिया का उपयोग करके वाणिज्यिक माइक्रोचिप्स का उत्पादन किया था। इस प्रकार आईबीएम और [[ सामान्य मंच |सामान्य मंच]] ने 32 एनएम उच्च-κ डाइइलेक्ट्रिक या ऊच्च-κ मेटल गेट प्रक्रिया भी विकसित किया गया है।<ref>Intel (Architecture & Silicon). [http://www.intel.com/content/www/us/en/silicon-innovations/gate-dielectric-scaling-for-cmos-guide.html Gate Dielectric Scaling for CMOS: from SiO<sub>2</sub>/PolySi to High-K/Metal-Gate]. White Paper. Intel.com. Retrieved 18 June 2013.</ref> इंटेल ने 7 जनवरी 2010 को वेस्टमेर (माइक्रोसंरचना) का उपयोग करके अपना पहला 32 nm प्रोसेसर बेचना प्रारंभ किया।


28-नैनोमीटर नोड 32-नैनोमीटर प्रक्रिया के आधार पर एक मध्यवर्ती आधा-नोड [[ मरना सिकुड़ना ]] था।
28-नैनोमीटर नोड 32-नैनोमीटर प्रक्रिया के आधार पर मध्यवर्ती आधा-नोड [[ मरना सिकुड़ना |सिंक]] किया जाने लगा था।


2012 में वाणिज्यिक [[22 एनएम प्रक्रिया]] प्रौद्योगिकी द्वारा 32 एनएम प्रक्रिया का स्थान लिया गया था।<ref name=22nmIsHere>[http://www.tomshardware.com/news/intel-ivy-bridge-22nm-cpu-3d-transistor,14093.html "Report: Intel Scheduling 22 nm Ivy Bridge for April 2012"]. Tom'sHardware.com. 26 November 2011. Retrieved 5 December 2011.</ref><ref>[https://www.bbc.co.uk/news/technology-17785464 "Intel's Ivy Bridge chips launch using '3D transistors'"]. BBC. 23 April 2012. Retrieved 18 June 2013.</ref>
2012 में वाणिज्यिक [[22 एनएम प्रक्रिया]] प्रौद्योगिकी द्वारा 32 एनएम प्रक्रिया का स्थान लिया गया था।<ref name=22nmIsHere>[http://www.tomshardware.com/news/intel-ivy-bridge-22nm-cpu-3d-transistor,14093.html "Report: Intel Scheduling 22 nm Ivy Bridge for April 2012"]. Tom'sHardware.com. 26 November 2011. Retrieved 5 December 2011.</ref><ref>[https://www.bbc.co.uk/news/technology-17785464 "Intel's Ivy Bridge chips launch using '3D transistors'"]. BBC. 23 April 2012. Retrieved 18 June 2013.</ref>
== प्रौद्योगिकी डेमो ==
== प्रौद्योगिकी डेमो ==
32 एनएम तकनीक का उपयोग करने वाले प्रोटोटाइप पहली बार 2000 के दशक के मध्य में सामने आए। 2004 में, [[आईबीएम]] ने 0.143 माइक्रोन का प्रदर्शन किया<sup>2</sup> एक ही परत पर [[इलेक्ट्रॉन-बीम लिथोग्राफी]] और [[फोटोलिथोग्राफी]] का उपयोग करके 135 एनएम के पॉली गेट पिच के साथ [[स्टेटिक रैंडम-एक्सेस मेमोरी]] सेल। यह देखा गया कि इनपुट वोल्टेज उतार-चढ़ाव के प्रति सेल की संवेदनशीलता इतने छोटे पैमाने पर काफी कम हो गई।<ref>D. M. Fried et al., IEDM 2004.</ref> अक्टूबर 2006 में, [[इंटरयूनिवर्सिटी माइक्रोइलेक्ट्रॉनिक सेंटर]] (IMEC) ने [[डबल पैटर्निंग]] और [[ विसर्जन लिथोग्राफी ]] के आधार पर 32 एनएम फ्लैश पैटर्निंग क्षमता का प्रदर्शन किया।<ref>[http://www.physorg.com/news80410095.html "IMEC demonstrates feasibility of double patterning immersion litho for 32nm node"]. PhysOrg.com. 18 October 2006. Retrieved 17 December 2011.</ref> मेमोरी सेल एरिया को कम करने के लिए डबल पैटर्निंग और [[ संख्यात्मक छिद्र ]]|हाइपर-एनए टूल की आवश्यकता 45 एनएम नोड से इस नोड में जाने के कुछ लागत लाभों को ऑफसेट करती है।<ref>{{Cite news |title= IBM sees immersion at 22nm, pushes out EUV |author= Mark LaPedus |work= EE Times |date= 23 February 2007 |url= http://www.eetimes.com/electronics-news/4069824/IBM-sees-immersion-at-22nm-pushes-out-EUV/ |access-date=11 November 2011}}</ref>
'''32 एनएम प्रक्रिया''' का उपयोग करने वाले प्रोटोटाइप पहली बार 2000 के दशक के मध्य में सामने आया था। इस प्रकार 2004 में, [[आईबीएम]] ने 0.143 माइक्रोन<sup>2</sup> का प्रदर्शन किया तथा इसकी परत पर [[इलेक्ट्रॉन-बीम लिथोग्राफी]] और [[फोटोलिथोग्राफी]] का उपयोग करके 135 एनएम के पॉली गेट पिच के साथ [[स्टेटिक रैंडम-एक्सेस मेमोरी]] सेल का उपयोग किया था। इस प्रकार यह देखा गया कि इनपुट वोल्टेज में होने वाले परिवर्तन के प्रति सेल की संवेदनशीलता इतने छोटे पैमाने पर अत्यधिक कम हो गई थी।<ref>D. M. Fried et al., IEDM 2004.</ref> इसके कारण अक्टूबर 2006 में, [[इंटरयूनिवर्सिटी माइक्रोइलेक्ट्रॉनिक सेंटर]] (IMEC) ने [[डबल पैटर्निंग]] और [[ विसर्जन लिथोग्राफी |विसर्जन लिथोग्राफी]] के आधार पर 32 एनएम फ्लैश पैटर्निंग क्षमता का प्रदर्शन किया था।<ref>[http://www.physorg.com/news80410095.html "IMEC demonstrates feasibility of double patterning immersion litho for 32nm node"]. PhysOrg.com. 18 October 2006. Retrieved 17 December 2011.</ref> इस प्रकार मेमोरी सेल एरिया को कम करने के लिए डबल पैटर्निंग और [[ संख्यात्मक छिद्र |संख्यात्मक छिद्र]] या हाइपर-एनए टूल की आवश्यकता 45 एनएम नोड से इस नोड में जाने के कुछ लागत लाभों को ऑफसेट करती है।<ref>{{Cite news |title= IBM sees immersion at 22nm, pushes out EUV |author= Mark LaPedus |work= EE Times |date= 23 February 2007 |url= http://www.eetimes.com/electronics-news/4069824/IBM-sees-immersion-at-22nm-pushes-out-EUV/ |access-date=11 November 2011}}</ref>
[[TSMC]] ने इसी तरह 32 एनएम नोड 0.183 μm का उत्पादन करने के लिए विसर्जन लिथोग्राफी के साथ संयुक्त डबल पैटर्निंग का उपयोग किया<sup>2</sup> 2005 में छह-ट्रांजिस्टर SRAM सेल।<ref>H-Y. Chen et al., Symp. on VLSI Tech. 2005.</ref>
इंटेल कॉर्पोरेशन ने 18 सितंबर 2007 को इंटेल डेवलपर फोरम में अपनी पहली 32 एनएम टेस्ट चिप्स जनता के सामने प्रकट की। टेस्ट चिप्स का सेल आकार 0.182 μm था<sup>2</sup>, ने दूसरी पीढ़ी के उच्च-κ परावैद्युत|उच्च-κ द्वार परावैद्युत और धातु द्वार का उपयोग किया, और इसमें लगभग दो अरब ट्रांजिस्टर शामिल थे। महत्वपूर्ण परतों के लिए 193 एनएम विसर्जन लिथोग्राफी का उपयोग किया गया था, जबकि कम महत्वपूर्ण परतों पर 193 एनएम या 248 एनएम शुष्क लिथोग्राफी का उपयोग किया गया था। क्रिटिकल पिच 112.5 एनएम थी।<ref>F. T. Chen (2002). <!-- title? -->''Proc. SPIE''. Vol. 4889, no. 1313.</ref>
जनवरी 2011 में, सैमसंग ने 30 एनएम और 39 एनएम के बीच एक प्रक्रिया प्रौद्योगिकी का उपयोग करके उद्योग के पहले [[डीडीआर4]] [[एसडीआरएएम]] मॉड्यूल का विकास पूरा किया। कथित तौर पर मॉड्यूल 1.35V और 1.5V [[DDR3]] DRAM की तुलना में 1.6 Gbit/s तक की गति के साथ समकक्ष 30 एनएम-श्रेणी प्रक्रिया प्रौद्योगिकी की तुलना में 1.2V पर 2.133 Gbit/s की डेटा अंतरण दर प्राप्त कर सकता है। मॉड्यूल ने सूडो ओपन ड्रेन (POD) तकनीक का उपयोग किया, विशेष रूप से DDR4 SDRAM को डेटा पढ़ने और लिखने के दौरान DDR3 के आधे करंट का उपभोग करने की अनुमति देने के लिए अनुकूलित किया गया।<ref>{{Cite news |title= Samsung trials DDR4 DRAM module |author= Peter Clarke |work= EE Times |date=4 January 2011 |url= http://www.eetimes.com/electronics-news/4211854/Samsung-trials-DDR4-DRAM-module/ |access-date=11 November 2011}}</ref>
 


[[TSMC|टीएसएमसी]] ने इसी प्रकार 32 एनएम नोड 0.183 μm<sup>2</sup> का उत्पादन करने के लिए विसर्जन लिथोग्राफी के साथ संयुक्त डबल पैटर्निंग का उपयोग किया था। इस प्रकार 2005 में छह-ट्रांजिस्टर एसरैम सेल को उपयोग किया जाने लगा था।<ref>H-Y. Chen et al., Symp. on VLSI Tech. 2005.</ref> इंटेल कॉर्पोरेशन ने 18 सितंबर 2007 को इंटेल डेवलपर फोरम में अपनी पहली 32 एनएम टेस्ट चिप्स के सामने प्रकट की गई थी। टेस्ट चिप्स का सेल आकार 0.182 μm<sup>2</sup> था, इस प्रकार दूसरी पीढ़ी के उच्च-κ परावैद्युत या उच्च-κ गेट परावैद्युत और धातु गेट का उपयोग किया गया था, और इसमें लगभग दो अरब ट्रांजिस्टर सम्मिलित थे। महत्वपूर्ण परतों के लिए 193 एनएम विसर्जन लिथोग्राफी का उपयोग किया गया था, जबकि कम महत्वपूर्ण परतों पर 193 एनएम या 248 एनएम शुष्क लिथोग्राफी का उपयोग किया गया था। क्रिटिकल पिच 112.5 एनएम थी।<ref>F. T. Chen (2002). <!-- title? -->''Proc. SPIE''. Vol. 4889, no. 1313.</ref> इस प्रकार जनवरी 2011 में, सैमसंग ने 30 एनएम और 39 एनएम के बीच प्रक्रिया प्रौद्योगिकी का उपयोग करके उद्योग के पहले [[डीडीआर4]] [[एसडीआरएएम]] मॉड्यूल का विकास पूरा किया था। इसके लिए कथित रूप से मॉड्यूल 1.35V और 1.5V [[DDR3|डीडीआर3]] डीरैम की तुलना में 1.6 Gbit/s तक की गति के साथ समकक्ष 30 एनएम-श्रेणी प्रक्रिया प्रौद्योगिकी की तुलना में 1.2V पर 2.133 Gbit/s की डेटा अंतरण दर प्राप्त कर सकता है। इस प्रकार मॉड्यूल ने सूडो ओपन ड्रेन (POD) प्रक्रिया का उपयोग किया, इस प्रकार विशेष रूप से डीडीआर4 Sडीरैम को डेटा को रीड और राइट करते समय डीडीआर3 के आधी धारा का उपभोग करने की अनुमति देने के लिए अनुकूलित किया गया था।<ref>{{Cite news |title= Samsung trials DDR4 DRAM module |author= Peter Clarke |work= EE Times |date=4 January 2011 |url= http://www.eetimes.com/electronics-news/4211854/Samsung-trials-DDR4-DRAM-module/ |access-date=11 November 2011}}</ref>
== 32 एनएम प्रौद्योगिकी का उपयोग करने वाले प्रोसेसर ==
== 32 एनएम प्रौद्योगिकी का उपयोग करने वाले प्रोसेसर ==
जनवरी 2010 में जारी Intel के Core i3 और i5 प्रोसेसर, 32 nm तकनीक का उपयोग करने वाले बड़े पैमाने पर उत्पादित पहले प्रोसेसर थे।<ref>[http://www.informationweek.com/news/security/management/showArticle.jhtml?articleID=222200708 "Intel Debuts 32-NM Westmere Desktop Processors"] {{Webarchive|url=https://web.archive.org/web/20100317232620/http://www.informationweek.com/news/security/management/showArticle.jhtml?articleID=222200708 |date=2010-03-17 }}. ''InformationWeek''. 7 January 2010. Retrieved 17 December 2011.</ref> इंटेल की दूसरी पीढ़ी के कोर प्रोसेसर, कोडनेम [[सैंडी ब्रिज]], ने भी 32 एनएम निर्माण प्रक्रिया का उपयोग किया। Intel का 6-कोर प्रोसेसर, कोडनेम [[गल्फटाउन (माइक्रोप्रोसेसर)]] और वेस्टमेरे (माइक्रोआर्किटेक्चर) आर्किटेक्चर पर बनाया गया, 16 मार्च 2010 को Core i7 980x एक्सट्रीम एडिशन के रूप में जारी किया गया था, जो लगभग US$1,000 में खुदरा बिक्री कर रहा था।<ref>{{Cite web |title= Intel's 6-core 32nm processors arriving soon |author= Sal Cangeloso |date= 4 February 2010 |publisher= Geek.com |url= http://www.geek.com/articles/chips/intels-6-core-32nm-processors-arriving-soon-2010024/ |access-date= 11 November 2011 |archive-date= 30 March 2012 |archive-url= https://web.archive.org/web/20120330104041/http://www.geek.com/articles/chips/intels-6-core-32nm-processors-arriving-soon-2010024/ |url-status= dead }}</ref>
जनवरी 2010 में जारी इंटेल के कोर i3 और i5 प्रोसेसर, 32 एनएम प्रक्रिया का उपयोग करने वाले बड़े पैमाने पर उत्पादित पहले प्रोसेसर थे।<ref>[http://www.informationweek.com/news/security/management/showArticle.jhtml?articleID=222200708 "Intel Debuts 32-NM Westmere Desktop Processors"] {{Webarchive|url=https://web.archive.org/web/20100317232620/http://www.informationweek.com/news/security/management/showArticle.jhtml?articleID=222200708 |date=2010-03-17 }}. ''InformationWeek''. 7 January 2010. Retrieved 17 December 2011.</ref> इंटेल की दूसरी पीढ़ी के कोर प्रोसेसर, कोडनेम [[सैंडी ब्रिज]], ने भी 32 एनएम निर्माण प्रक्रिया का उपयोग किया था। इंटेल का 6-कोर प्रोसेसर, कोडनेम [[गल्फटाउन (माइक्रोप्रोसेसर)]] और वेस्टमेरे (माइक्रोसंरचना) संरचना पर बनाया गया, 16 मार्च 2010 को कोर i7 980x एक्सट्रीम एडिशन के रूप में प्रस्तुत किया गया था, जो लगभग US$1,000 में बिक्री कर रहा था।<ref>{{Cite web |title= Intel's 6-core 32nm processors arriving soon |author= Sal Cangeloso |date= 4 February 2010 |publisher= Geek.com |url= http://www.geek.com/articles/chips/intels-6-core-32nm-processors-arriving-soon-2010024/ |access-date= 11 November 2011 |archive-date= 30 March 2012 |archive-url= https://web.archive.org/web/20120330104041/http://www.geek.com/articles/chips/intels-6-core-32nm-processors-arriving-soon-2010024/ |url-status= dead }}</ref>
इंटेल का लोअर-एंड 6-कोर, i7-970, जुलाई 2010 के अंत में जारी किया गया था, जिसकी कीमत लगभग US$900 थी।
 
AMD ने 2010 की शुरुआत में 32 nm SOI प्रोसेसर भी जारी किए। एएमडी के एफएक्स सीरीज प्रोसेसर, कोडनेम ज़म्बेजी और एएमडी के [[बुलडोजर (माइक्रोआर्किटेक्चर)]] आर्किटेक्चर पर आधारित, अक्टूबर 2011 में जारी किए गए थे। तकनीक ने 32 एनएम एसओआई प्रक्रिया, प्रति मॉड्यूल दो सीपीयू कोर, और क्वाड-कोर से लेकर चार मॉड्यूल तक का उपयोग किया। डिज़ाइन की लागत लगभग US$130 से $280 आठ-कोर डिज़ाइन तक है।


सितंबर 2011 में, Ambarella Inc. ने डिजिटल स्टिल कैमरों के लिए 32 एनएम-आधारित A7L [[सिस्टम- on- एक चिप]] सर्किट की उपलब्धता की घोषणा की, जो [[1080p60]] हाई-डेफिनिशन वीडियो क्षमता प्रदान करता है।<ref>{{Cite news |title= Ambarella A7L Enables the Next Generation of Digital Still Cameras with 1080p60 Fluid Motion Video |date= 26 September 2011 |publisher= Ambarella.com |url= http://www.ambarella.com/news/26/74/Ambarella-A7L-Enables-the-Next-Generation-of-Digital-Still-Cameras-with-1080p60-Fluid-Motion-Video.html |access-date= 11 November 2011 |archive-url= https://web.archive.org/web/20111110054035/http://www.ambarella.com/news/26/74/Ambarella-A7L-Enables-the-Next-Generation-of-Digital-Still-Cameras-with-1080p60-Fluid-Motion-Video.html |archive-date= 10 November 2011 |url-status= dead }}</ref>
इंटेल का लोअर-एंड 6-कोर, i7-970, जुलाई 2010 के अंत में प्रस्तुत किया गया था, जिसकी कीमत लगभग US$900 थी।


एएमडी ने 2010 के प्रारंभ में 32 nm SOI प्रोसेसर भी प्रस्तुत किए थे। इसके आधार पर एएमडी के एफएक्स श्रेणी में उपयोग किये जाने वाले प्रोसेसर, कोडनेम ज़म्बेजी और एएमडी के [[बुलडोजर (माइक्रोआर्किटेक्चर)|बुलडोजर (माइक्रोसंरचना)]] संरचना पर आधारित हैं, जिसे अक्टूबर 2011 में प्रस्तुत किया गया था। इस प्रक्रिया ने 32 एनएम एसओआई प्रक्रिया, प्रति मॉड्यूल दो सीपीयू कोर, और क्वाड-कोर से लेकर चार मॉड्यूल तक का उपयोग किया था। इसकी डिज़ाइन की लागत लगभग US$130 से $280 आठ-कोर डिज़ाइन तक है।


== उत्तराधिकारी नोड ==
सितंबर 2011 में, एम्ब्रैला इंक ने डिजिटल स्टिल कैमरों के लिए 32 एनएम-आधारित A7L [[सिस्टम- on- एक चिप|सिस्टम- on- चिप]] परिपथ की उपलब्धता की घोषणा की गई थी, जो [[1080p60]] उच्च-डेफिनिशन वीडियो क्षमता प्रदान करता है।<ref>{{Cite news |title= Ambarella A7L Enables the Next Generation of Digital Still Cameras with 1080p60 Fluid Motion Video |date= 26 September 2011 |publisher= Ambarella.com |url= http://www.ambarella.com/news/26/74/Ambarella-A7L-Enables-the-Next-Generation-of-Digital-Still-Cameras-with-1080p60-Fluid-Motion-Video.html |access-date= 11 November 2011 |archive-url= https://web.archive.org/web/20111110054035/http://www.ambarella.com/news/26/74/Ambarella-A7L-Enables-the-Next-Generation-of-Digital-Still-Cameras-with-1080p60-Fluid-Motion-Video.html |archive-date= 10 November 2011 |url-status= dead }}</ref>
== सक्सेसर नोड ==


=== 28 एनएम और 22 एनएम ===
=== 28 एनएम और 22 एनएम ===
[[सेमीकंडक्टर के लिए अंतर्राष्ट्रीय प्रौद्योगिकी रोडमैप]] के अनुसार, 32 एनएम प्रौद्योगिकी का उत्तराधिकारी 22 एनएम नोड था। इंटेल ने 2011 के अंत में 22 एनएम सेमीकंडक्टर्स का बड़े पैमाने पर उत्पादन शुरू किया,<ref>[http://seekingalpha.com/article/300442-intel-s-ceo-discusses-q3-2011-results-earnings-call-transcript "Intel's CEO Discusses Q3 2011 Results - Earnings Call Transcript"]. Seeking Alpha. 18 October 2011. Retrieved 14 February 2013.</ref> और अप्रैल 2012 में अपने पहले व्यावसायिक 22 एनएम उपकरणों को जारी करने की घोषणा की।<ref name=22nmIsHere/><ref>[https://www.bbc.co.uk/news/business-17750330 "Intel beats analysts' first quarter forecasts"]. BBC. 17 April 2012. Retrieved 18 June 2013.</ref> TSMC ने 32 को दरकिनार कर दिया{{nbsp}एनएम, 40 से कूद रहा है{{nbsp}एनएम 2008 से 28 तक{{nbsp}एनएम 2011 में।<ref>{{cite web |title=28nm Technology |url=https://www.tsmc.com/english/dedicatedFoundry/technology/28nm.htm |publisher=[[TSMC]] |access-date=30 June 2019}}</ref>
किसी [[सेमीकंडक्टर के लिए अंतर्राष्ट्रीय प्रौद्योगिकी रोडमैप|अर्धचालक के लिए अंतर्राष्ट्रीय प्रौद्योगिकी रोडमैप]] के अनुसार, 32 एनएम प्रौद्योगिकी का सक्सेसर 22 एनएम नोड था। इंटेल ने 2011 के अंत में 22 एनएम अर्धचालक का बड़े पैमाने पर उत्पादन प्रारंभ किया जाने लगा था,<ref>[http://seekingalpha.com/article/300442-intel-s-ceo-discusses-q3-2011-results-earnings-call-transcript "Intel's CEO Discusses Q3 2011 Results - Earnings Call Transcript"]. Seeking Alpha. 18 October 2011. Retrieved 14 February 2013.</ref> और अप्रैल 2012 में अपने पहले व्यावसायिक 22 एनएम उपकरणों को प्रस्तुत करने की घोषणा की गई थी।<ref name=22nmIsHere/><ref>[https://www.bbc.co.uk/news/business-17750330 "Intel beats analysts' first quarter forecasts"]. BBC. 17 April 2012. Retrieved 18 June 2013.</ref> इस प्रकार टीएसएमसी ने 32 एनएम को अलग कर दिया तथा 40 एनएम से 2008 में 28 एनएम तक 2011 में परिवर्तित कर दिया गया था।<ref>{{cite web |title=28nm Technology |url=https://www.tsmc.com/english/dedicatedFoundry/technology/28nm.htm |publisher=[[TSMC]] |access-date=30 June 2019}}</ref>
 
 
==संदर्भ==
==संदर्भ==
{{Reflist|30em}}
{{Reflist|30em}}


==अग्रिम पठन==
==अग्रिम पठन==
*{{cite journal |first=S. |last=Steen |title=Hybrid lithography: The marriage between optical and e-beam lithography. A method to study process integration and device performance for advanced device nodes |journal=Microelec. Eng. |volume=83 |issue=4–9 |pages=754–761 |year=2006 |doi=10.1016/j.mee.2006.01.181 |display-authors=etal}}
*{{cite journal |first=S. |last=Steen |title=Hybrid lithography: The marriage between optical and e-beam lithography. A method to study process integration and device performance for advanced device nodes |journal=Microelec. Eng. |volume=83 |issue=4–9 |pages=754–761 |year=2006 |doi=10.1016/j.mee.2006.01.181 |display-authors=etal}}
==बाहरी संबंध==
==बाहरी संबंध==
*[http://news.cnet.com/Chipmakers+gear+up+for+manufacturing+hurdles/2100-1006_3-6082393.html Chipmakers gear up for manufacturing hurdles]
*[http://news.cnet.com/Chipmakers+gear+up+for+manufacturing+hurdles/2100-1006_3-6082393.html Chipmakers gear up for manufacturing hurdles]
*[http://www.sony.net/SonyInfo/News/Press/200601/06-0112E/ Sony, IBM, and Toshiba partnering on semiconductor research]
*[http://www.sony.net/SonyInfo/News/Press/200601/06-0112E/ Sony, आईबीएम, and Toshiba partnering on semiconductor research]
*[http://www.pcworld.com/news/article/0,aid,117889,00.asp IBM and AMD partnering on semiconductor research] {{Webarchive|url=https://web.archive.org/web/20060716191735/http://www.pcworld.com/news/article/0,aid,117889,00.asp |date=2006-07-16 }}
*[http://www.pcworld.com/news/article/0,aid,117889,00.asp आईबीएम and एएमडी partnering on semiconductor research] {{Webarchive|url=https://web.archive.org/web/20060716191735/http://www.pcworld.com/news/article/0,aid,117889,00.asp |date=2006-07-16 }}
*[http://hardware.slashdot.org/comments.pl?sid=189944&cid=15632847 Slashdot discussion]
*[http://hardware.slashdot.org/comments.pl?sid=189944&cid=15632847 Slashdot discussion]
*[http://www.physorg.com/news109344893.html Intel 32&nbsp;nm process]
*[http://www.physorg.com/news109344893.html इंटेल 32&nbsp;nm process]
*[http://sst.pennnet.com/display_article/309943/5/ARTCL/none/none/1/Samsung-touts-30&nbsp;nm-NAND-flash-using-double-patterning/ Samsung self-aligned double patterning technology]{{Dead link|date=March 2021 |bot=InternetArchiveBot |fix-attempted=yes }}
*[http://sst.pennnet.com/display_article/309943/5/ARTCL/none/none/1/Samsung-touts-30&nbsp;nm-NAND-flash-using-double-patterning/ Samsung self-aligned double patterning technology]{{Dead link|date=March 2021 |bot=InternetArchiveBot |fix-attempted=yes }}


{{sequence
{{DEFAULTSORT:32 Nanometre}}
| prev=[[45 nm process|45&nbsp;nm]]
| next=[[22 nm process|22&nbsp;nm]]
| list=[[MOSFET]] [[Semiconductor device fabrication|manufacturing processes]] ([[CMOS]])
}}
 
{{DEFAULTSORT:32 Nanometre}}[[Category: सेमीकंडक्टर लिथोग्राफी नोड्स के लिए अंतर्राष्ट्रीय प्रौद्योगिकी रोडमैप|*00032]]
 
 


[[Category: Machine Translated Page]]
[[Category:All articles with dead external links|32 Nanometre]]
[[Category:Created On 11/06/2023]]
[[Category:Articles with dead external links from March 2021|32 Nanometre]]
[[Category:Articles with permanently dead external links|32 Nanometre]]
[[Category:Created On 11/06/2023|32 Nanometre]]
[[Category:Machine Translated Page|32 Nanometre]]
[[Category:Pages with script errors|32 Nanometre]]
[[Category:Templates Vigyan Ready|32 Nanometre]]
[[Category:Webarchive template wayback links|32 Nanometre]]
[[Category:सेमीकंडक्टर लिथोग्राफी नोड्स के लिए अंतर्राष्ट्रीय प्रौद्योगिकी रोडमैप|*00032]]

Latest revision as of 11:32, 22 June 2023

Semiconductor
device
fabrication
4-fach-NAND-C10.JPG
MOSFET scaling
(process nodes)
Future

32 एनएम नोड सीएमओएस (एमओएसएफईटी) अर्धचालक उपकरण के निर्माण में 45 एनएम प्रक्रिया के पश्चात उपयोग किया जाने वाला चरण है। इस प्रकार 32-नैनोमीटर को इस प्रौद्योगिकी स्तर पर मेमोरी सेल (कंप्यूटिंग) के औसत रूप में आधी पिच के रूप में अर्ताथ समान सुविधाओं के बीच की आधी दूरी को संदर्भित करने में किया जाता है। इस प्रकार तोशीबा ने वाणिज्यिक रूप से 32 एनएम प्रक्रिया का उत्पादन किया, 32 एनएम प्रक्रिया के साथ नैंड फ्लैश मेमोरी चिप्स एनएम प्रक्रिया का उपयोग 2009 में किया जाने लगा।[1] इंटेल कार्पोरेशन और उन्नत लघु उपकरण ने 2010 के प्रारंभ में 32-नैनोमीटर प्रक्रिया का उपयोग करके वाणिज्यिक माइक्रोचिप्स का उत्पादन किया था। इस प्रकार आईबीएम और सामान्य मंच ने 32 एनएम उच्च-κ डाइइलेक्ट्रिक या ऊच्च-κ मेटल गेट प्रक्रिया भी विकसित किया गया है।[2] इंटेल ने 7 जनवरी 2010 को वेस्टमेर (माइक्रोसंरचना) का उपयोग करके अपना पहला 32 nm प्रोसेसर बेचना प्रारंभ किया।

28-नैनोमीटर नोड 32-नैनोमीटर प्रक्रिया के आधार पर मध्यवर्ती आधा-नोड सिंक किया जाने लगा था।

2012 में वाणिज्यिक 22 एनएम प्रक्रिया प्रौद्योगिकी द्वारा 32 एनएम प्रक्रिया का स्थान लिया गया था।[3][4]

प्रौद्योगिकी डेमो

32 एनएम प्रक्रिया का उपयोग करने वाले प्रोटोटाइप पहली बार 2000 के दशक के मध्य में सामने आया था। इस प्रकार 2004 में, आईबीएम ने 0.143 माइक्रोन2 का प्रदर्शन किया तथा इसकी परत पर इलेक्ट्रॉन-बीम लिथोग्राफी और फोटोलिथोग्राफी का उपयोग करके 135 एनएम के पॉली गेट पिच के साथ स्टेटिक रैंडम-एक्सेस मेमोरी सेल का उपयोग किया था। इस प्रकार यह देखा गया कि इनपुट वोल्टेज में होने वाले परिवर्तन के प्रति सेल की संवेदनशीलता इतने छोटे पैमाने पर अत्यधिक कम हो गई थी।[5] इसके कारण अक्टूबर 2006 में, इंटरयूनिवर्सिटी माइक्रोइलेक्ट्रॉनिक सेंटर (IMEC) ने डबल पैटर्निंग और विसर्जन लिथोग्राफी के आधार पर 32 एनएम फ्लैश पैटर्निंग क्षमता का प्रदर्शन किया था।[6] इस प्रकार मेमोरी सेल एरिया को कम करने के लिए डबल पैटर्निंग और संख्यात्मक छिद्र या हाइपर-एनए टूल की आवश्यकता 45 एनएम नोड से इस नोड में जाने के कुछ लागत लाभों को ऑफसेट करती है।[7]

टीएसएमसी ने इसी प्रकार 32 एनएम नोड 0.183 μm2 का उत्पादन करने के लिए विसर्जन लिथोग्राफी के साथ संयुक्त डबल पैटर्निंग का उपयोग किया था। इस प्रकार 2005 में छह-ट्रांजिस्टर एसरैम सेल को उपयोग किया जाने लगा था।[8] इंटेल कॉर्पोरेशन ने 18 सितंबर 2007 को इंटेल डेवलपर फोरम में अपनी पहली 32 एनएम टेस्ट चिप्स के सामने प्रकट की गई थी। टेस्ट चिप्स का सेल आकार 0.182 μm2 था, इस प्रकार दूसरी पीढ़ी के उच्च-κ परावैद्युत या उच्च-κ गेट परावैद्युत और धातु गेट का उपयोग किया गया था, और इसमें लगभग दो अरब ट्रांजिस्टर सम्मिलित थे। महत्वपूर्ण परतों के लिए 193 एनएम विसर्जन लिथोग्राफी का उपयोग किया गया था, जबकि कम महत्वपूर्ण परतों पर 193 एनएम या 248 एनएम शुष्क लिथोग्राफी का उपयोग किया गया था। क्रिटिकल पिच 112.5 एनएम थी।[9] इस प्रकार जनवरी 2011 में, सैमसंग ने 30 एनएम और 39 एनएम के बीच प्रक्रिया प्रौद्योगिकी का उपयोग करके उद्योग के पहले डीडीआर4 एसडीआरएएम मॉड्यूल का विकास पूरा किया था। इसके लिए कथित रूप से मॉड्यूल 1.35V और 1.5V डीडीआर3 डीरैम की तुलना में 1.6 Gbit/s तक की गति के साथ समकक्ष 30 एनएम-श्रेणी प्रक्रिया प्रौद्योगिकी की तुलना में 1.2V पर 2.133 Gbit/s की डेटा अंतरण दर प्राप्त कर सकता है। इस प्रकार मॉड्यूल ने सूडो ओपन ड्रेन (POD) प्रक्रिया का उपयोग किया, इस प्रकार विशेष रूप से डीडीआर4 Sडीरैम को डेटा को रीड और राइट करते समय डीडीआर3 के आधी धारा का उपभोग करने की अनुमति देने के लिए अनुकूलित किया गया था।[10]

32 एनएम प्रौद्योगिकी का उपयोग करने वाले प्रोसेसर

जनवरी 2010 में जारी इंटेल के कोर i3 और i5 प्रोसेसर, 32 एनएम प्रक्रिया का उपयोग करने वाले बड़े पैमाने पर उत्पादित पहले प्रोसेसर थे।[11] इंटेल की दूसरी पीढ़ी के कोर प्रोसेसर, कोडनेम सैंडी ब्रिज, ने भी 32 एनएम निर्माण प्रक्रिया का उपयोग किया था। इंटेल का 6-कोर प्रोसेसर, कोडनेम गल्फटाउन (माइक्रोप्रोसेसर) और वेस्टमेरे (माइक्रोसंरचना) संरचना पर बनाया गया, 16 मार्च 2010 को कोर i7 980x एक्सट्रीम एडिशन के रूप में प्रस्तुत किया गया था, जो लगभग US$1,000 में बिक्री कर रहा था।[12]

इंटेल का लोअर-एंड 6-कोर, i7-970, जुलाई 2010 के अंत में प्रस्तुत किया गया था, जिसकी कीमत लगभग US$900 थी।

एएमडी ने 2010 के प्रारंभ में 32 nm SOI प्रोसेसर भी प्रस्तुत किए थे। इसके आधार पर एएमडी के एफएक्स श्रेणी में उपयोग किये जाने वाले प्रोसेसर, कोडनेम ज़म्बेजी और एएमडी के बुलडोजर (माइक्रोसंरचना) संरचना पर आधारित हैं, जिसे अक्टूबर 2011 में प्रस्तुत किया गया था। इस प्रक्रिया ने 32 एनएम एसओआई प्रक्रिया, प्रति मॉड्यूल दो सीपीयू कोर, और क्वाड-कोर से लेकर चार मॉड्यूल तक का उपयोग किया था। इसकी डिज़ाइन की लागत लगभग US$130 से $280 आठ-कोर डिज़ाइन तक है।

सितंबर 2011 में, एम्ब्रैला इंक ने डिजिटल स्टिल कैमरों के लिए 32 एनएम-आधारित A7L सिस्टम- on- चिप परिपथ की उपलब्धता की घोषणा की गई थी, जो 1080p60 उच्च-डेफिनिशन वीडियो क्षमता प्रदान करता है।[13]

सक्सेसर नोड

28 एनएम और 22 एनएम

किसी अर्धचालक के लिए अंतर्राष्ट्रीय प्रौद्योगिकी रोडमैप के अनुसार, 32 एनएम प्रौद्योगिकी का सक्सेसर 22 एनएम नोड था। इंटेल ने 2011 के अंत में 22 एनएम अर्धचालक का बड़े पैमाने पर उत्पादन प्रारंभ किया जाने लगा था,[14] और अप्रैल 2012 में अपने पहले व्यावसायिक 22 एनएम उपकरणों को प्रस्तुत करने की घोषणा की गई थी।[3][15] इस प्रकार टीएसएमसी ने 32 एनएम को अलग कर दिया तथा 40 एनएम से 2008 में 28 एनएम तक 2011 में परिवर्तित कर दिया गया था।[16]

संदर्भ

  1. ↑ "Toshiba Makes Major Advances in NAND Flash Memory with 3-bit-per-cell 32nm generation and with 4-bit-per-cell 43nm technology". Toshiba. 11 February 2009. Retrieved 21 June 2019.
  2. ↑ Intel (Architecture & Silicon). Gate Dielectric Scaling for CMOS: from SiO2/PolySi to High-K/Metal-Gate. White Paper. Intel.com. Retrieved 18 June 2013.
  3. ↑ 3.0 3.1 "Report: Intel Scheduling 22 nm Ivy Bridge for April 2012". Tom'sHardware.com. 26 November 2011. Retrieved 5 December 2011.
  4. ↑ "Intel's Ivy Bridge chips launch using '3D transistors'". BBC. 23 April 2012. Retrieved 18 June 2013.
  5. ↑ D. M. Fried et al., IEDM 2004.
  6. ↑ "IMEC demonstrates feasibility of double patterning immersion litho for 32nm node". PhysOrg.com. 18 October 2006. Retrieved 17 December 2011.
  7. ↑ Mark LaPedus (23 February 2007). "IBM sees immersion at 22nm, pushes out EUV". EE Times. Retrieved 11 November 2011.
  8. ↑ H-Y. Chen et al., Symp. on VLSI Tech. 2005.
  9. ↑ F. T. Chen (2002). Proc. SPIE. Vol. 4889, no. 1313.
  10. ↑ Peter Clarke (4 January 2011). "Samsung trials DDR4 DRAM module". EE Times. Retrieved 11 November 2011.
  11. ↑ "Intel Debuts 32-NM Westmere Desktop Processors" Archived 2010-03-17 at the Wayback Machine. InformationWeek. 7 January 2010. Retrieved 17 December 2011.
  12. ↑ Sal Cangeloso (4 February 2010). "Intel's 6-core 32nm processors arriving soon". Geek.com. Archived from the original on 30 March 2012. Retrieved 11 November 2011.
  13. ↑ "Ambarella A7L Enables the Next Generation of Digital Still Cameras with 1080p60 Fluid Motion Video". Ambarella.com. 26 September 2011. Archived from the original on 10 November 2011. Retrieved 11 November 2011.
  14. ↑ "Intel's CEO Discusses Q3 2011 Results - Earnings Call Transcript". Seeking Alpha. 18 October 2011. Retrieved 14 February 2013.
  15. ↑ "Intel beats analysts' first quarter forecasts". BBC. 17 April 2012. Retrieved 18 June 2013.
  16. ↑ "28nm Technology". TSMC. Retrieved 30 June 2019.

अग्रिम पठन

  • Steen, S.; et al. (2006). "Hybrid lithography: The marriage between optical and e-beam lithography. A method to study process integration and device performance for advanced device nodes". Microelec. Eng. 83 (4–9): 754–761. doi:10.1016/j.mee.2006.01.181.

बाहरी संबंध

Retrieved from ‘https://www.vigyanwiki.in/index.php?title=32_एनएम_प्रक्रिया&oldid=193530’