आईबीएम जेड13 (माइक्रोप्रोसेसर): Difference between revisions
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निर्देश पाइपलाइन में एक निर्देश कतार होती है जो प्रति चक्र 6 निर्देश प्राप्त कर सकती है; और प्रति चक्र 10 निर्देश तक जारी करें। प्रत्येक कोर में एक निजी 96 केबी | निर्देश पाइपलाइन में एक निर्देश कतार होती है जो प्रति चक्र 6 निर्देश प्राप्त कर सकती है; और प्रति चक्र 10 निर्देश तक जारी करें। प्रत्येक कोर में एक निजी 96 केबी L1 निर्देश कैश, एक निजी 128 केबी L1 डेटा कैश, एक निजी 2 एमबी L2 कैश निर्देश कैश और एक निजी 2 एमबी L2 डेटा कैश होता है। इसके अलावा, ईडीआरएएम में 64 एमबी का साझा L3 कैश कार्यान्वित किया गया है।<ref name="RedBookTechSpec" /> | ||
जेड13 चिप में एक मल्टी-चैनल डीडीआर3 रैम मेमोरी कंट्रोलर है जो मेमोरी दोषों से उबरने के लिए रेड-जैसी कॉन्फ़िगरेशन का समर्थन करता है। जेड13 में दो जीएक्स बसों के साथ-साथ होस्ट चैनल एडेप्टर और पेरिफेरल्स तक पहुंचने के लिए दो नए जनरेशन 3 पीसीआईई नियंत्रक भी | जेड13 चिप में एक मल्टी-चैनल डीडीआर3 रैम मेमोरी कंट्रोलर है जो मेमोरी दोषों से उबरने के लिए रेड-जैसी कॉन्फ़िगरेशन का समर्थन करता है। जेड13 में दो जीएक्स बसों के साथ-साथ होस्ट चैनल एडेप्टर और पेरिफेरल्स तक पहुंचने के लिए दो नए जनरेशन 3 पीसीआईई नियंत्रक भी सम्मिलित हैं।<ref name="RedBookTechSpec" /> | ||
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जेड13 प्रोसेसर एक नई वेक्टर सुविधा आर्किटेक्चर का समर्थन करता है।<ref name=pop>[http://publibfp.boulder.ibm.com/epubs/pdf/dz9zr010.pdf z/Architecture Principles of Operation]</ref> इसमें 32 वेक्टर रजिस्टर जोड़े गए हैं, प्रत्येक 128 बिट वाइड है; | जेड13 प्रोसेसर एक नई वेक्टर सुविधा आर्किटेक्चर का समर्थन करता है।<ref name=pop>[http://publibfp.boulder.ibm.com/epubs/pdf/dz9zr010.pdf z/Architecture Principles of Operation]</ref> इसमें 32 वेक्टर रजिस्टर जोड़े गए हैं, प्रत्येक 128 बिट वाइड है; उपस्थिता 16 फ़्लोटिंग-पॉइंट रजिस्टर नए वेक्टर रजिस्टरों पर अध्यारोपित किये गए हैं। नया आर्किटेक्चर वेक्टर रजिस्टरों में डेटा पर काम करने के लिए 150 से अधिक नए निर्देश जोड़ता है, जिसमें पूर्णांक, फ़्लोटिंग-पॉइंट और स्ट्रिंग डेटा प्रकार सम्मिलित हैं। जेड13 कार्यान्वयन में वेक्टर डेटा पर काम करने के लिए दो स्वतंत्र एसआईएमडी यूनिट्स सम्मिलित हैं।<ref>[https://www.ibm.com/developerworks/community/files/form/anonymous/api/library/ff4563be-756e-49bf-9de9-6a04a08026f1/document/3dff8d34-fcf9-4939-9efc-11f15a3ce0f8/media/IBM%2520z%2520Systems%2520Processor%2520Optimization%2520Primer.pdf IBM z Systems Processor Optimization Primer]</ref> | ||
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कंप्यूट ड्रॉअर में दो क्लस्टर होते हैं। प्रत्येक क्लस्टर में तीन पीयू चिप्स और एक स्टोरेज कंट्रोलर चिप (एससी चिप) | कंप्यूट ड्रॉअर में दो क्लस्टर होते हैं। प्रत्येक क्लस्टर में तीन पीयू चिप्स और एक स्टोरेज कंट्रोलर चिप (एससी चिप) सम्मिलित होते हैं। भले ही प्रत्येक पीयू चिप में 8 कोर और अन्य ऑन-डाई सुविधाओं द्वारा साझा किया गया 64 एमबी L3 कैश है, एससी चिप तीन पीयू चिप्स द्वारा साझा किया गया 480 एमबी ऑफ-डाई L4 कैश जोड़ता है। दो एससी चिप्स प्रति ड्रॉअर कुल 960 एमबी L4 कैश जोड़ते हैं। एससी चिप्स तीन पीयू चिप्स के सेट और अन्य ड्रॉअर के बीच संचार को भी संभालते हैं। एससी चिप का निर्माण जेड13पीयू चिप्स के समान 22 एनएम प्रक्रिया पर किया जाता है, इसमें 15 धातु की परतें होती हैं, माप 28.4 × 23.9 मिमी (678 मिमी<sup>2</sup>) होते हैं, इसमें 7.1 बिलियन ट्रांजिस्टर होते हैं और सीपी चिप की हाफ क्लॉक आवृत्ति पर चलता है।<ref name="RedBookTechSpec" /><ref name="isscc15" /> | ||
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Latest revision as of 10:24, 27 July 2023
| General information | |
|---|---|
| Launched | 2015 |
| Designed by | आईबीएम |
| Common manufacturer(s) | |
| Performance | |
| Max. CPU clock rate | 5 गीगाहर्ट्ज़ |
| Cache | |
| L1 cache | 96 KB instruction 128 KB data per core |
| L2 cache | 2 MB instruction 2 MB data per core |
| L3 cache | 64 MB shared |
| Architecture and classification | |
| Technology node | 22 nm |
| Instruction set | जेड/आर्किटेक्चर |
| Physical specifications | |
| Cores |
|
| History | |
| Predecessor | जेडईसी12 |
| Successor | जेड14 |
जेड13 आईबीएम द्वारा उनके जेड13 मेनफ्रेम कंप्यूटरों के लिए बनाया गया एक माइक्रोप्रोसेसर है, जिसकी घोषणा 14 जनवरी 2015 को की गई थी।[2] ग्लोबलफाउंड्रीज़ के ईस्ट फिशकिल, न्यूयॉर्क फैब्रिकेशन प्लांट (पूर्व में आईबीएम का अपना प्लांट) में निर्मित।[1] आईबीएम ने कहा कि यह दुनिया का सबसे तेज़ माइक्रोप्रोसेसर है और सामान्य सिंगल-थ्रेडेड कंप्यूटिंग में अपने पूर्ववर्ती जेडईसी12 की तुलना में लगभग 10% तेज़ है,[3] लेकिन विशेष कार्य करते समय यह काफी अधिक है।[4]
आईबीएम z13 ईएसए/390 आर्किटेक्चर मोड में ऑपरेटिंग सिस्टम को चलाने का समर्थन करने वाला अंतिम जेड सिस्टम सर्वर है।[5] हालाँकि, सभी 24-बिट और 31-बिट समस्या-स्थिति एप्लिकेशन प्रोग्राम जो मूल रूप से ईएसए/390 आर्किटेक्चर पर चलने के लिए लिखे गए थे, इस परिवर्तन से अप्रभावित हैं।
विवरण
प्रोसेसर यूनिट चिप (पीयू चिप) का क्षेत्रफल 678 मिमी2 है और इसमें 3.99 बिलियन ट्रांजिस्टर हैं। इसे इंसुलेटर फैब्रिकेशन प्रक्रिया पर आईबीएम के 22 एनएम सीएमओएस सिलिकॉन का उपयोग करके, 17 धातु परतों का उपयोग करके और 5.0 गीगाहर्ट्ज की सहायक गति का उपयोग करके बनाया गया है, जो कि इसके पूर्ववर्ती, जेडईसी 12 से कम है।[3][6] कॉन्फ़िगरेशन के आधार पर पीयू चिप में छह, सात या आठ कोर (या आईबीएम की भाषा में "प्रोसेसर यूनिट्स") सक्षम हो सकती हैं। पीयू चिप को सिंगल-चिप मॉड्यूल में पैक किया गया है, जो कि आईबीएम के पिछले मेनफ्रेम प्रोसेसर से अलग है, जो बड़े मल्टी-चिप मॉड्यूल पर लगे होते थे। कंप्यूटर ड्रॉअर में छह पीयू चिप्स और दो स्टोरेज कंट्रोलर (एससी) चिप्स होते हैं।[3]
कोर एक सुपरस्केलर, आउट-ऑफ-ऑर्डर पाइपलाइन के साथ सीआईएससी जेड/आर्किटेक्चर को कार्यान्वित करते हैं। इसमें ट्रांजेक्शनल मेमोरी से संबंधित सुविधाएं और दो-तरफ़ा एक साथ मल्टीथ्रेडिंग (एसएमटी), 139 नए एसआईएमडी निर्देश, डेटा संपीड़न, बेहतर क्रिप्टोग्राफी और तार्किक विभाजन जैसी नई सुविधाएँ हैं। कोर में कई अन्य संवर्द्धन हैं जैसे नई सुपरस्केलर पाइपलाइन, ऑन-चिप कैश डिज़ाइन और त्रुटि सुधार।[3]
निर्देश पाइपलाइन में एक निर्देश कतार होती है जो प्रति चक्र 6 निर्देश प्राप्त कर सकती है; और प्रति चक्र 10 निर्देश तक जारी करें। प्रत्येक कोर में एक निजी 96 केबी L1 निर्देश कैश, एक निजी 128 केबी L1 डेटा कैश, एक निजी 2 एमबी L2 कैश निर्देश कैश और एक निजी 2 एमबी L2 डेटा कैश होता है। इसके अलावा, ईडीआरएएम में 64 एमबी का साझा L3 कैश कार्यान्वित किया गया है।[3]
जेड13 चिप में एक मल्टी-चैनल डीडीआर3 रैम मेमोरी कंट्रोलर है जो मेमोरी दोषों से उबरने के लिए रेड-जैसी कॉन्फ़िगरेशन का समर्थन करता है। जेड13 में दो जीएक्स बसों के साथ-साथ होस्ट चैनल एडेप्टर और पेरिफेरल्स तक पहुंचने के लिए दो नए जनरेशन 3 पीसीआईई नियंत्रक भी सम्मिलित हैं।[3]
वेक्टर सुविधा
जेड13 प्रोसेसर एक नई वेक्टर सुविधा आर्किटेक्चर का समर्थन करता है।[7] इसमें 32 वेक्टर रजिस्टर जोड़े गए हैं, प्रत्येक 128 बिट वाइड है; उपस्थिता 16 फ़्लोटिंग-पॉइंट रजिस्टर नए वेक्टर रजिस्टरों पर अध्यारोपित किये गए हैं। नया आर्किटेक्चर वेक्टर रजिस्टरों में डेटा पर काम करने के लिए 150 से अधिक नए निर्देश जोड़ता है, जिसमें पूर्णांक, फ़्लोटिंग-पॉइंट और स्ट्रिंग डेटा प्रकार सम्मिलित हैं। जेड13 कार्यान्वयन में वेक्टर डेटा पर काम करने के लिए दो स्वतंत्र एसआईएमडी यूनिट्स सम्मिलित हैं।[8]
स्टोरेज कंट्रोलर
कंप्यूट ड्रॉअर में दो क्लस्टर होते हैं। प्रत्येक क्लस्टर में तीन पीयू चिप्स और एक स्टोरेज कंट्रोलर चिप (एससी चिप) सम्मिलित होते हैं। भले ही प्रत्येक पीयू चिप में 8 कोर और अन्य ऑन-डाई सुविधाओं द्वारा साझा किया गया 64 एमबी L3 कैश है, एससी चिप तीन पीयू चिप्स द्वारा साझा किया गया 480 एमबी ऑफ-डाई L4 कैश जोड़ता है। दो एससी चिप्स प्रति ड्रॉअर कुल 960 एमबी L4 कैश जोड़ते हैं। एससी चिप्स तीन पीयू चिप्स के सेट और अन्य ड्रॉअर के बीच संचार को भी संभालते हैं। एससी चिप का निर्माण जेड13पीयू चिप्स के समान 22 एनएम प्रक्रिया पर किया जाता है, इसमें 15 धातु की परतें होती हैं, माप 28.4 × 23.9 मिमी (678 मिमी2) होते हैं, इसमें 7.1 बिलियन ट्रांजिस्टर होते हैं और सीपी चिप की हाफ क्लॉक आवृत्ति पर चलता है।[3][6]
संदर्भ
- ↑ 1.0 1.1 IBM Systems Get Breathing Room With Globalfoundries Chip Deal
- ↑ "IBM Launches z13 -- Most Powerful & Secure System Ever Built". www-03.ibm.com (in English). 2015-01-13. Retrieved 2020-05-05.
- ↑ 3.0 3.1 3.2 3.3 3.4 3.5 3.6 "IBM z13 and IBM z13s Technical Introduction" (PDF). IBM. March 2016.
- ↑ "IBM Renews Mainframe With z13". Archived from the original on 2017-10-13. Retrieved 2015-01-14.
- ↑ Accommodate functions for the z13 server to be discontinued on future servers
- ↑ 6.0 6.1 J. Warnock; et al. 22nm Next-Generation IBM System z Microprocessor. 2015 IEEE International Solid-State Circuits Conference. doi:10.1109/ISSCC.2015.7062930.
- ↑ z/Architecture Principles of Operation
- ↑ IBM z Systems Processor Optimization Primer
