आईबीएम z10: Difference between revisions
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प्रोसेसर CISC z/आर्किटेक्चर लागू करता है और इसमें चार कोर हैं। प्रत्येक कोर में 64 KB L1 इंस्ट्रक्शन कैश, 128 KB L1 डेटा कैश और 3 MB L2 कैश (IBM द्वारा L1.5 कैश कहा जाता है) होता है। अंत में, एक 24 एमबी साझा एल3 कैश है (आईबीएम द्वारा एल2 कैश के रूप में संदर्भित)। | |||
चिप का माप 21.7×20.0 मिमी है और इसमें आईबीएम | चिप का माप 21.7×20.0 मिमी है और इसमें आईबीएम की 65 एनएम एसओआई निर्माण प्रक्रिया (सीएमओएस 11एस) में निर्मित 993 मिलियन ट्रांजिस्टर शामिल हैं, जो 4.4 गीगाहर्ट्ज और उससे अधिक की गति का समर्थन करते हैं - पूर्व मेनफ्रेम की तुलना में दोगुनी से भी अधिक घड़ी की गति - 15 एफओ4 चक्र के साथ है। | ||
प्रत्येक z10 चिप में दो 48 [[गीगाबाइट]]/सेकंड (48 बिलियन बाइट्स प्रति सेकंड) एसएमपी हब पोर्ट, चार 13 जीबी/एस मेमोरी पोर्ट, दो 17 जीबी/एस आई/ओ पोर्ट और 8765 संपर्क हैं। | प्रत्येक z10 चिप में दो 48 [[गीगाबाइट]]/सेकंड (48 बिलियन बाइट्स प्रति सेकंड) एसएमपी हब पोर्ट, चार 13 जीबी/एस मेमोरी पोर्ट, दो 17 जीबी/एस आई/ओ पोर्ट और 8765 संपर्क हैं। | ||
Revision as of 18:30, 21 July 2023
| General information | |
|---|---|
| Launched | 2008 |
| Designed by | आईबीएम |
| Performance | |
| Max. CPU clock rate | 4.4 GHz |
| Cache | |
| L1 cache | 64 केबी अनुदेश 128 केबी आंकड़ा per core |
| L2 cache | 3 एमबी सहभाजी |
| L3 cache | 24 एमबी सहभाजी |
| Architecture and classification | |
| Technology node | 65 एनएम |
| Instruction set | z/संरचना |
| Physical specifications | |
| Cores |
|
| History | |
| Predecessor | z9 |
| Successor | z196 |
z10 एक माइक्रोप्रोसेसर चिप है जिसे आईबीएम ने अपने आईबीएम प्रणाली z10 मेनफ्रेम अभिकलित्र के लिए बनाया है, जो 26 फरवरी 2008 को जारी किया गया था।[1] विकास के दौरान इसे z6 कहा गया था।[2]
विवरण
प्रोसेसर CISC z/आर्किटेक्चर लागू करता है और इसमें चार कोर हैं। प्रत्येक कोर में 64 KB L1 इंस्ट्रक्शन कैश, 128 KB L1 डेटा कैश और 3 MB L2 कैश (IBM द्वारा L1.5 कैश कहा जाता है) होता है। अंत में, एक 24 एमबी साझा एल3 कैश है (आईबीएम द्वारा एल2 कैश के रूप में संदर्भित)।
चिप का माप 21.7×20.0 मिमी है और इसमें आईबीएम की 65 एनएम एसओआई निर्माण प्रक्रिया (सीएमओएस 11एस) में निर्मित 993 मिलियन ट्रांजिस्टर शामिल हैं, जो 4.4 गीगाहर्ट्ज और उससे अधिक की गति का समर्थन करते हैं - पूर्व मेनफ्रेम की तुलना में दोगुनी से भी अधिक घड़ी की गति - 15 एफओ4 चक्र के साथ है।
प्रत्येक z10 चिप में दो 48 गीगाबाइट/सेकंड (48 बिलियन बाइट्स प्रति सेकंड) एसएमपी हब पोर्ट, चार 13 जीबी/एस मेमोरी पोर्ट, दो 17 जीबी/एस आई/ओ पोर्ट और 8765 संपर्क हैं।
Z10 संसाधित्र को पावर6 संसाधित्र के साथ सह-विकसित किया गया था और यह पावर6 संसाधित्र के साथ कई अभिकल्पना विशेषताओं को साझा करता है, जैसे निर्माण प्रौद्योगिकी, तार्किक अभिकल्पना, निष्पादन इकाई, चल बिन्दु इकाइयाँ, बस तकनीक (पावरपीसी_600#6XX_and_GX_buses) और अनुदेश संपंक्ति अभिकल्पना शैली, अर्थात उच्च आवृत्ति, कम विलंबता, गहरी (z10 में 14 चरण), संपंक्ति क्रम से है।
चूंकि, संसाधित्र अन्य स्थिति में काफी भिन्न हैं, जैसे कैश पदानुक्रम और कैश सुसंगतता, सममित बहु संसाधन सांस्थिति और संलेख, और चिप संगठन। अलग-अलग निर्देश समुच्चयों के परिणामस्वरूप बहुत अलग कोर होते हैं - 894 अद्वितीय z10 निर्देश हैं, जिनमें से 75% पूरी तरह से हार्डवेयर में लागू होते हैं। ज़ेड/संरचना एक जटिल निर्देश समुच्चय अभिकलित्र संरचना है, जो 1960 के दशक के आईबीएम प्रणाली/360 संरचना के साथ संगत है।
पिछले आईबीएम प्रणाली z9 संसाधित्र से z/संरचना में अतिरिक्त सम्मलित हैं:
- बेहतर कूट दक्षता के लिए 50+ नए निर्देश
- सॉफ्टवेयर/हार्डवेयर कैश अनुकूलन
- 1 एमबी पेज फ्रेम के लिए समर्थन
- दशमलव चल बिंदु पूरी तरह से हार्डवेयर में लागू किया गया है।
त्रुटि का पता लगाने और पुर्नप्राप्ति पर जोर दिया जाता है, त्रुटि का पता लगाने और सुधार# त्रुटि-सुधार कूट (ईसीसी) एल2 और एल3 कैश और बफ़र्स पर, और अन्यत्र व्यापक समता जाँच के साथ; चिप पर सभी 20,000 से अधिक त्रुटि जांचकर्ताओं में संसाधित्र स्थिति को इस तरह से बफ़र किया जाता है कि लगभग सभी हार्डवेयर त्रुटियों के लिए सटीक कोर पुनः प्रयास की अनुमति मिलती है।
संग्रहण नियंत्रण
भले ही z10 संसाधित्र में सममित बहुप्रक्रमण (एसएमपी) के लिए ऑन-डाई सुविधाएं हैं,एसएमपी हब चिप या स्टोरेज कंट्रोल (एससी) नामक एक समर्पित साथी चिप है जो 24 एमबी ऑफ-डाई एल3 कैश जोड़ता है और इसे 48 जीबी/एस पर अन्य ज़ेड10 प्रोसेसर और हब चिप्स के साथ संचार करने देता है। हब चिप में 1.6 बिलियन ट्रांजिस्टर होते हैं और 7984 परस्पर के साथ 20.8×21.4 मिमी मापते हैं। अभिकल्पना प्रत्येक संसाधित्र को संभावित कुल 48 एमबी साझा एल3 कैश के लिए दो हब चिप्स में कैश साझा करने की अनुमति देता है।
मल्टी-चिप मॉड्यूल
प्रणाली z10 उद्यम वर्ग (EC) पर z10 संसाधित्र और संग्रहण नियंत्रण (SC) चिप्स बहुचिप माड्यूल (MCMs) पर लगे होते हैं। प्रत्येक z10 EC प्रणाली में अधिकतम चार एमसीएम हो सकते हैं। एक एमसीएम में पांच z10 संसाधित्र और दो एससी चिप्स होते हैं, कुल मिलाकर प्रति एमसीएम सात चिप्स होते हैं। अतिरेक, विनिर्माण मुद्दों और अन्य परिचालन सुविधाओं के कारण, सभी कोर ग्राहक के लिए उपलब्ध नहीं हैं। प्रणाली z10 EC मॉडल E12, E26, E40 और E56, एमसीएम में 17 उपलब्ध कोर (क्रमशः एक, दो, तीन और चार एमसीएम) हैं, और मॉडल E64 में 17 कोर के साथ एक एमसीएम और 20 कोर के साथ तीन उपलब्ध हैं।
यह भी देखें
- आईबीएम जेड
- जेड/ओएस
- पावर6
संदर्भ
- ↑ IBM System z: The Future Runs on the IBM System z10 Enterprise Class
- ↑ "IBM z6 - The Next-Generation Mainframe Microprocessor" (PDF). Retrieved 2008-06-21.
