शैलो ट्रेंच आइसोलेशन (एसटीआई): Difference between revisions
No edit summary |
m (8 revisions imported from alpha:शैलो_ट्रेंच_आइसोलेशन_(एसटीआई)) |
||
| (One intermediate revision by one other user not shown) | |||
| Line 36: | Line 36: | ||
[[Category: Machine Translated Page]] | [[Category: Machine Translated Page]] | ||
[[Category:Created On 10/08/2023]] | [[Category:Created On 10/08/2023]] | ||
[[Category:Vigyan Ready]] | |||
Latest revision as of 19:13, 3 October 2023
शैलो ट्रेंच आइसोलेशन (एसटीआई), जिसे बॉक्स आइसोलेशन तकनीक के रूप में भी जाना जाता है, एकीकृत सर्किट सुविधा है जो आसन्न अर्धचालक डिवाइस घटकों के बीच विद्युत प्रवाह रिसाव (इलेक्ट्रॉनिक्स) को रोकती है। एसटीआई का उपयोग सामान्यतः 250 नैनोमीटर और उससे छोटे सीएमओएस प्रक्रिया प्रौद्योगिकी नोड्स पर किया जाता है। पुरानी CMOS प्रौद्योगिकियाँ और गैर-MOS प्रौद्योगिकियाँ सामान्यतः LOCOS पर आधारित अलगाव का उपयोग करती हैं।[1]
ट्रांजिस्टर बनने से पहले, सेमीकंडक्टर डिवाइस निर्माण प्रक्रिया के समय एसटीआई का निर्माण होता है। एसटीआई प्रक्रिया के प्रमुख चरणों में सिलिकॉन में खाइयों का पैटर्न बनाना (माइक्रोफैब्रिकेशन), खाइयों को भरने के लिए एक या अधिक ढांकता हुआ सामग्री (जैसे सिलिकॉन डाइऑक्साइड) जमा करना और रासायनिक-यांत्रिक जैसी तकनीक का उपयोग करके अतिरिक्त ढांकता हुआ को हटाना सम्मिलित है। योजनाकरण।[1]
कुछ अर्धचालक निर्माण प्रौद्योगिकियों में गहरी खाई अलगाव भी सम्मिलित है, संबंधित सुविधा जो अधिकांशतः एनालॉग चिप में पाई जाती है।
खाई के किनारे के प्रभाव ने उस वस्तु को जन्म दिया है जिसे हाल ही में रिवर्स नैरो चैनल प्रभाव कहा गया है।[2] या उल्टा संकीर्ण चौड़ाई प्रभाव।[3] मूल रूप से, किनारे पर विद्युत क्षेत्र में वृद्धि के कारण, कम वोल्टेज पर संवाहक चैनल (उल्टा द्वारा) बनाना सरल होता है। संकीर्ण ट्रांजिस्टर चौड़ाई के लिए सीमा वोल्टेज प्रभावी ढंग से कम हो जाता है।[4][5] इलेक्ट्रॉनिक उपकरणों के लिए मुख्य चिंता परिणामी सबथ्रेशोल्ड रिसाव करंट है, जो थ्रेशोल्ड वोल्टेज में कमी के बाद बहुत बड़ा है।
प्रक्रिया प्रवाह
- स्टैक जमाव (ऑक्साइड + सुरक्षात्मक नाइट्राइड)
- लिथोग्राफी प्रिंट
- सूखी नक़्क़ाशी (प्रतिक्रियाशील-आयन नक़्क़ाशी)
- खाई को ऑक्साइड से भरें
- ऑक्साइड की रासायनिक-यांत्रिक पॉलिशिंग
- सुरक्षात्मक नाइट्राइड को हटाना
- ऑक्साइड की ऊँचाई को Si में समायोजित करना
यह भी देखें
- फ़ोल
संदर्भ
- ↑ Quirk, Michael & Julian Serda (2001). Semiconductor Manufacturing Technology: Instructor's Manual Archived September 28, 2007, at the Wayback Machine, p. 25.
- ↑ Jung, Jong-Wan; Kim, Jong-Min; Son, Jeong-Hwan; Lee, Youngjong (30 April 2000). "ट्रेंच आइसोलेशन एज पर क्षणिक संवर्धित प्रसार के दमन द्वारा गेट की लंबाई पर सबथ्रेशोल्ड हंप और रिवर्स नैरो चैनल प्रभाव की निर्भरता". Japanese Journal of Applied Physics. 39 (Part 1, No. 4B): 2136–2140. Bibcode:2000JaJAP..39.2136J. doi:10.1143/JJAP.39.2136.
- ↑ A. Chatterjee et al., IEDM 1996.(conference announcement) Chatterjee, A.; Esquivel, J.; Nag, S.; Ali, I.; Rogers, D.; Taylor, K.; Joyner, K.; Mason, M.; Mercer, D.; Amerasekera, A.; Houston, T.; Chen, I.-C. (1996), "A shallow trench isolation study for 0.25/0.18 μm CMOS technologies and beyond", 1996 Symposium on VLSI Technology. Digest of Technical Papers, pp. 156–157, doi:10.1109/VLSIT.1996.507831, ISBN 0-7803-3342-X, S2CID 27288482
- ↑ Pretet, J; Ioannou, D; Subba, N; Cristoloveanu, S; Maszara, W; Raynaud, C (November 2002). "संकीर्ण-चैनल प्रभाव और एसटीआई- और लोकोस-पृथक एसओआई एमओएसएफईटी की स्थिर और फ्लोटिंग-बॉडी विशेषताओं पर उनका प्रभाव". Solid-State Electronics. 46 (11): 1699–1707. Bibcode:2002SSEle..46.1699P. doi:10.1016/S0038-1101(02)00147-8.
- ↑ Lee, Yung-Huei; Linton, Tom; Wu, Ken; Mielke, Neal (May 2001). "PMOSFET विश्वसनीयता पर ट्रेंच एज का प्रभाव". Microelectronics Reliability. 41 (5): 689–696. doi:10.1016/S0026-2714(01)00002-6.
बाहरी संबंध
- Clarycon: Shallow trench isolation
- N and K Technologies: Shallow trench isolation[dead link]
- Dow Corning: Spin on Dielectrics - Spin-on Shallow Trench Isolation
 | This electronics-related article is a stub. You can help Wikipedia by expanding it. |
