मेमोरी टाइमिंग: Difference between revisions

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'''मेमोरी टाइमिंग''' या '''रैम (आरएएम) टाइमिंग''' मेमोरी मॉड्यूल या ऑनबोर्ड एलपीडीडीआरएक्स की टाइमिंग जानकारी का वर्णन करती है। [[वीएलएसआई]] और माइक्रोइलेक्ट्रॉनिक के अंतर्निहित गुणों के कारण, मेमोरी चिप्स को कमांड को पूर्णतः निष्पादित करने के लिए टाइम की आवश्यकता होती है। कमांड्स को बहुत तेजी से चलाने से डेटा का करप्शन हो सकता है और सिस्टम की अस्थिरता का परिणाम हो सकता है। उचित टाइम के साथ कमांड्स के बीच, मेमोरी मॉड्यूल/चिप्स को ट्रांजिस्टर को पूर्णतः स्विच करने, कैपैसिटर्स को चार्ज करने और उचित रूप से जानकारी को मेमोरी कंट्रोलर को संकेत करने का अवसर प्राप्त होता है। चूँकि सिस्टम का प्रदर्शन इस पर निर्भर करता है कि मेमोरी का उपयोग कितनी तेजी से किया जा सकता है, यह टाइमिंग प्रत्यक्ष रूप से सिस्टम के प्रदर्शन को प्रभावित करता है।
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मेमोरी टाइमिंग या रैम टाइमिंग मेमोरी मॉड्यूल या ऑनबोर्ड एलपीडीडीआरएक्स की टाइमिंग जानकारी का वर्णन करती है। [[वीएलएसआई]] और माइक्रोइलेक्ट्रॉनिक्स के अंतर्निहित गुणों के कारण, मेमोरी चिप्स को कमांड को पूरी तरह से निष्पादित करने के लिए समय की आवश्यकता होती है। आदेशों को बहुत तेज़ी से निष्पादित करने से डेटा भ्रष्टाचार होगा और सिस्टम अस्थिरता होगी। कमांड के बीच उचित समय के साथ, मेमोरी मॉड्यूल/चिप्स को ट्रांजिस्टर को पूरी तरह से स्विच करने, कैपेसिटर चार्ज करने और मेमोरी कंट्रोलर को सही ढंग से जानकारी वापस सिग्नल करने का अवसर दिया जा सकता है। क्योंकि सिस्टम का प्रदर्शन इस बात पर निर्भर करता है कि मेमोरी का उपयोग कितनी तेजी से किया जा सकता है, यह समय सीधे सिस्टम के प्रदर्शन को प्रभावित करता है।


आधुनिक [[तुल्यकालिक गतिशील रैंडम-एक्सेस मेमोरी]] (एसडीआरएएम) का समय आमतौर पर चार मापदंडों का उपयोग करके दर्शाया जाता है: सीएल, टी<sub>RCD</sub>, टी<sub>RP</sub>, और टी<sub>RAS</sub>[[घड़ी चक्र]] की इकाइयों में; इन्हें आम तौर पर हाइफ़न से अलग की गई चार संख्याओं के रूप में लिखा जाता है, ''उदाहरण के लिए'' 7-8-8-24। चौथा (टी<sub>RAS</sub>) को अक्सर छोड़ दिया जाता है, या पांचवां, कमांड दर, कभी-कभी जोड़ा जाता है (सामान्यतः 2टी या 1टी, जिसे 2एन, 1एन भी लिखा जाता है)। ये पैरामीटर (एक बड़े संपूर्ण भाग के रूप में) [[रैंडम एक्सेस मेमोरी]] को जारी किए गए कुछ विशिष्ट कमांड की घड़ी विलंबता को निर्दिष्ट करते हैं। कम संख्याएँ आदेशों के बीच कम प्रतीक्षा का संकेत देती हैं (जैसा कि [[घड़ी चक्र]] में निर्धारित होता है)।
मॉडर्न [[तुल्यकालिक गतिशील रैंडम-एक्सेस मेमोरी|सिंक्रनस डायनेमिक रैंडम-एक्सेस मेमोरी]] (एसडीआरएएम) की टाइमिंग को सामान्य रूप से चार पैरामीटर्स का उपयोग करके दर्शाया जाता है: '''CL''', '''T<sub>RCD</sub>''', '''T<sub>RP</sub>''', और '''T<sub>RAS</sub>''', जो [[घड़ी चक्र|कालद चक्र]] (क्लॉक साइकिल्स) की इकाइयों में होते हैं; वे सामान्य रूप से चार अंकों के रूप में लिखे जाते हैं, जो हाइफ़न से अलग होते हैं. उदाहरण के लिए 7-8-8-24। चौथा पैरामीटर (t<sub>RAS</sub>) को प्रायः छोड़ दिया जाता है, या कभी-कभी एक पांचवां पैरामीटर, '''कमांड रेट''', (सामान्यत: 2T या 1T, जिसे कभी-कभी 2N या 1N के रूप में भी लिखा जाता है) जो कि कभी-कभी जोड़ा जाता है। ये पैरामीटर्स (किसी वृहद समष्टि का भाग) कुछ विशिष्ट कमांड्स के लिए जो किसी [[रैंडम एक्सेस मेमोरी]] को जारी किए जाते हैं, उनकी क्लॉक विलंबता (लेटेंसी) को निर्दिष्ट करते हैं। कम संख्याएँ यह सूचित करती हैं कि कमांड्स के बीच में कम टाइम है (जो [[घड़ी चक्र|कालद चक्र]] में निर्धारित किया जाता है)।


पूर्ण विलंबता (और इस प्रकार सिस्टम प्रदर्शन) क्या निर्धारित करता है यह समय और मेमोरी क्लॉक आवृत्ति दोनों द्वारा निर्धारित होता है। मेमोरी समय को वास्तविक विलंबता में अनुवाद करते समय, यह ध्यान रखना महत्वपूर्ण है कि समय घड़ी ''चक्र'' की इकाइयों में है, जो [[दुगनी डाटा दर]] मेमोरी के लिए आमतौर पर उद्धृत स्थानांतरण दर की आधी गति है। घड़ी की आवृत्ति को जाने बिना यह बताना असंभव है कि समय का एक सेट दूसरे से तेज़ है या नहीं।
पूर्ण विलंबता (और इस प्रकार सिस्टम प्रदर्शन) क्या निर्धारित करता है यह टाइम और मेमोरी कालद आवृति दोनों द्वारा निर्धारित किया जाता है। मेमोरी टाइमिंग को वास्तविक विलंबता में अनुवाद करते टाइम, यह ध्यान रखना महत्वपूर्ण है कि टाइमिंग कालद चक्र की इकाइयों में होती है, जो [[दुगनी डाटा दर|डबल डेटा दर]] मेमोरी के लिए सामान्यतः उद्धृत स्थानांतरण दर की आधी गति होती है। कालद आवृति को जाने बिना यह बताना असंभव है कि टाइम का एक सेट दूसरे से "तेज़" है या नहीं।


उदाहरण के लिए, DDR3-2000 मेमोरी में 1000 मेगाहर्ट्ज घड़ी आवृत्ति होती है, जो 1 ns घड़ी चक्र उत्पन्न करती है। इस 1 ns घड़ी के साथ, 7 की [[CAS विलंबता]] 7 ns की पूर्ण CAS विलंबता देती है। तेज़ DDR3-2666 मेमोरी (1333 मेगाहर्ट्ज घड़ी या 0.75 ns प्रति चक्र के साथ)<!--It's exactly 0.75 ns; the 1333 is rounded-->) में 9 की बड़ी CAS विलंबता हो सकती है, लेकिन 1333 मेगाहर्ट्ज की घड़ी आवृत्ति पर 9 घड़ी चक्रों की प्रतीक्षा करने का समय केवल 6.75 ns है। यही कारण है कि [[DDR3]]-2666 CL9 में DDR3-2000 CL7 मेमोरी की तुलना में कम निरपेक्ष CAS विलंबता है।
उदाहरण के लिए, डीडीआर3-2000 मेमोरी में 1000 MHz क्लॉक फ़्रीक्वेंसी है, जो 1 ns क्लॉक चक्र उत्पन्न करती है। इस 1 ns कालद के साथ, 7 की [[CAS विलंबता|सीएएस विलंबता]] 7 ns की पूर्ण सीएएस विलंबता देती है। तेज़ डीडीआर3-2666 मेमोरी (1333 MHz कालद या प्रति चक्र 0.75 ns के साथ) में 9 की बड़ी सीएएस विलंबता हो सकती है, लेकिन 1333 MHz की कालद आवृति पर 9 कालद चक्र की प्रतीक्षा करने की टाइम मात्रा केवल 6.75 ns है। यही कारण है कि [[DDR3|डीडीआर3]]-2666 सीएल9 में डीडीआर3-2000 CL7 मेमोरी की तुलना में छोटी सीएएस विलंबता है।


DDR3 और [[DDR4]] दोनों के लिए, पहले वर्णित चार समय केवल प्रासंगिक समय नहीं हैं और मेमोरी के प्रदर्शन का एक बहुत ही संक्षिप्त अवलोकन देते हैं। मेमोरी मॉड्यूल की पूरी मेमोरी टाइमिंग मॉड्यूल के एसपीडी चिप के अंदर संग्रहीत होती है। DDR3 और DDR4 DIMM मॉड्यूल पर, यह चिप एक [[प्रोग्रामयोग्य ROM]] या [[EEPROM]] फ्लैश मेमोरी चिप है और इसमें [[JEDEC]]-मानकीकृत टाइमिंग टेबल डेटा प्रारूप शामिल है। डीडीआर के विभिन्न संस्करणों के बीच तालिका लेआउट और इन चिप्स पर मौजूद अन्य मेमोरी टाइमिंग जानकारी के उदाहरणों के लिए [[ सीरियल उपस्थिति का पता लगाना ]] आलेख देखें।
डीडीआर3 और [[DDR4|डीडीआर4]] दोनों के लिए, पहले वर्णित चार टाइम एकमात्र प्रासंगिक टाइम नहीं हैं और मेमोरी के प्रदर्शन का बहुत संक्षिप्त विवरण देते हैं। मेमोरी मॉड्यूल की पूरी मेमोरी टाइमिंग को मॉड्यूल के एसपीडी चिप के अंदर संग्रहीत किया जाता है। डीडीआर3 और डीडीआर4 डीआईएमएम मॉड्यूल पर, यह चिप एक [[प्रोग्रामयोग्य ROM|पीआरओएम]] या [[EEPROM|ईईपीआरओएम]] फ्लैश मेमोरी चिप है और इसमें [[JEDEC|जेईडीईसी]]- मानकीकृत टाइमिंग टेबल डेटा प्रारूप सम्मिलित है। डीडीआर के विभिन्न संस्करणों के बीच टेबल लेआउट और इन चिप्स पर विद्यमान अन्य मेमोरी टाइमिंग जानकारी के उदाहरणों के लिए [[ सीरियल उपस्थिति का पता लगाना |एसपीडी]] लेख देखें।


आधुनिक [[डीआईएमएम]] में एक सीरियल प्रेजेंस डिटेक्ट (एसपीडी) रॉम चिप शामिल है जिसमें स्वचालित कॉन्फ़िगरेशन के लिए अनुशंसित मेमोरी टाइमिंग के साथ-साथ त्वरित और आसान अनुमति देने के लिए तेज समय की जानकारी (और उच्च वोल्टेज) के एक्सएमपी प्रोफाइल शामिल हैं।{{according to whom |reason=It is absolutely easy except when it completely fails to work and boot-loops the system|date=December 2020}} ओवरक्लॉकिंग के माध्यम से प्रदर्शन में वृद्धि। पीसी पर BIOS उपयोगकर्ता को प्रदर्शन बढ़ाने के प्रयास में (स्थिरता में कमी के संभावित जोखिम के साथ) या, कुछ मामलों में, स्थिरता बढ़ाने के लिए (सुझाए गए समय का उपयोग करके) मैन्युअल रूप से समय समायोजन करने की अनुमति दे सकता है।{{Clarify| reason=Why would one need special BIOS functionality to use recommended / default timings for memory?|date=December 2020}}
मॉडर्न [[डीआईएमएम]] में एक सीरियल प्रेजेंस डिटेक्ट (एसपीडी) आरओएम चिप सम्मिलित है, जो स्वत: संगठित के लिए सिफारिश की गई मेमोरी टाइमिंग्स को समेटता है, साथ ही तेज टाइमिंग जानकारी (और उच्च वोल्टेज) की एक्सएमपी प्रोफाइल्स भी होती हैं, जिससे ओवरक्लॉकिंग के माध्यम से त्वरित और सरल परफॉर्मेंस बढ़ाने की संभावना होती है। एक पीसी पर बायोस उपयोगकर्ता को स्वतंत्र रूप से टाइमिंग समायोजन करने की अनुमति दे सकता है जिससे परफॉर्मेंस बढ़ाने का प्रयास किया जा सकता है (जिसमें संभावित स्थिरता कम हो सकती है) या, कुछ मामलों में, स्थिरता बढ़ाने की जानकारी (सुझाई गई टाइमिंग का प्रयोग करके) से स्थिरता बढ़ाने की प्रयास कर सकता है।


नोट: [[मेमोरी बैंडविड्थ]] मेमोरी के [[THROUGHPUT]] को मापता है, और आम तौर पर स्थानांतरण दर द्वारा सीमित होता है, विलंबता से नहीं। एसडीआरएएम के कई आंतरिक बैंकों तक [[ अन्तर्निहित स्मृति ]] एक्सेस द्वारा, पीक ट्रांसफर दर पर लगातार डेटा ट्रांसफर करना संभव है। बढ़ी हुई बैंडविड्थ विलंबता की लागत पर आना संभव है। विशेष रूप से, [[डीडीआर एसडीआरएएम]] की प्रत्येक क्रमिक पीढ़ी में उच्च स्थानांतरण दर होती है लेकिन पूर्ण विलंबता में महत्वपूर्ण परिवर्तन नहीं होता है, और विशेष रूप से जब पहली बार बाजार में दिखाई देता है, तो नई पीढ़ी में आम तौर पर पिछली पीढ़ी की तुलना में लंबी विलंबता होती है।
ध्यान दें: [[मेमोरी बैंडविड्थ]] मेमोरी के [[THROUGHPUT|थ्रूपुट]] को मापता है, और सामान्यतः स्थानांतरण दर से सीमित होता है, विलंबता से नहीं। एसडीआरएएम के कई आंतरिक बैंकों तक पहुंच को [[ अन्तर्निहित स्मृति |इंटरलेविंग]] करके, पीक ट्रांसफर दर पर लगातार डेटा ट्रांसफर करना संभव है। विलंबता की कीमत पर बढ़ी हुई बैंडविड्थ आना संभव है। विशेष रूप से, [[डीडीआर एसडीआरएएम|डीडीआर मेमोरी]] की प्रत्येक क्रमिक पीढ़ी में उच्च स्थानांतरण दर होती है लेकिन पूर्ण विलंबता में महत्वपूर्ण बदलाव नहीं होता है, और विशेष रूप से जब पहली बार बाजार में दिखाई देता है, तो नई पीढ़ी में सामान्यतः पिछली पीढ़ी की तुलना में अधिक विलंबता होती है।


मेमोरी विलंबता को बढ़ाते हुए भी मेमोरी बैंडविड्थ बढ़ाने से एकाधिक प्रोसेसर और/या एकाधिक निष्पादन थ्रेड वाले कंप्यूटर सिस्टम के प्रदर्शन में सुधार हो सकता है। उच्च बैंडविड्थ उन एकीकृत ग्राफिक्स प्रोसेसर के प्रदर्शन को भी बढ़ावा देगा जिनमें कोई समर्पित [[ वीडियो स्मृति ]] नहीं है लेकिन [[वीआरएएम]] के रूप में नियमित रैम का उपयोग करते हैं। आधुनिक x[[86]] प्रोसेसर को [[निर्देश पाइपलाइन]]िंग, आउट-ऑफ-ऑर्डर निष्पादन, [[कैश प्रीफेचिंग]], मेमोरी निर्भरता भविष्यवाणी, और रैम (और अन्य कैश) से प्रीएम्प्शन (कंप्यूटिंग) लोड मेमोरी के लिए [[शाखा भविष्यवाणी]] जैसी तकनीकों के साथ अत्यधिक अनुकूलित किया गया है ताकि निष्पादन को और भी तेज किया जा सके। . प्रदर्शन अनुकूलन से इतनी जटिलता के साथ, यह निश्चित रूप से बताना मुश्किल है कि मेमोरी टाइमिंग का प्रदर्शन पर क्या प्रभाव पड़ सकता है। अलग-अलग वर्कलोड में अलग-अलग मेमोरी एक्सेस पैटर्न होते हैं और इन मेमोरी टाइमिंग से प्रदर्शन पर अलग-अलग प्रभाव पड़ता है।
मेमोरी विलंबता को बढ़ाते हुए भी मेमोरी बैंडविड्थ बढ़ाने से कई प्रोसेसर और/या कई निष्पादन थ्रेड वाले कंप्यूटर सिस्टम के प्रदर्शन में सुधार हो सकता है। उच्च बैंडविड्थ एकीकृत ग्राफिक्स प्रोसेसर के प्रदर्शन को भी बढ़ावा देगा जिनमें कोई समर्पित [[ वीडियो स्मृति |वीडियो मेमोरी]] नहीं है लेकिन [[वीआरएएम]] के रूप में नियमित रैम का उपयोग किया जाता है। आधुनिक x[[86]] प्रोसेसर को [[निर्देश पाइपलाइन|अनुदेश पाइपलाइनों]], आउट-ऑफ-ऑर्डर निष्पादन, [[कैश प्रीफेचिंग|मेमोरी प्रीफ़ेचिंग]], मेमोरी निर्भरता भविष्यवाणी, और रैम (और अन्य कैश) से मेमोरी को पहले से लोड करने के लिए [[शाखा भविष्यवाणी|ब्रांच भविष्यवाणी]] जैसी तकनीकों के साथ अत्यधिक अनुकूलित किया गया है ताकि निष्पादन को और भी तेज किया जा सके। प्रदर्शन अनुकूलन से जटिलता की इस मात्रा के साथ, निश्चित रूप से यह बताना कठिन है कि मेमोरी टाइमिंग का प्रदर्शन पर क्या प्रभाव पड़ सकता है। अलग-अलग कार्यभार में अलग-अलग मेमोरी एक्सेस पैटर्न होते हैं और इन मेमोरी टाइमिंग द्वारा प्रदर्शन में अलग-अलग प्रभाव पड़ता है।


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|- bgcolor="#CCCCCC" align="center"
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!Name!!Symbol!!Definition
!नाम!!प्रतीक!!परिभाषा
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|[[CAS latency]]
|[[CAS latency|सीएएस विलंबता]]
|'''CL'''
|'''सीएल'''
|The number of cycles between sending a column address to the memory and the beginning of the data in response. This is the number of cycles it takes to read the first bit of memory from a DRAM with the correct row already open.  Unlike the other numbers, this is not a maximum, but an exact number that must be agreed on between the memory controller and the memory.
|मेमोरी में एक कॉलम एड्रेस प्रेषित करने और प्रतिक्रिया में डेटा की शुरुआत के बीच चक्रों की संख्या होती है। यह उस डीआरएएम से मेमोरी के पहले बिट को पढ़ने के लिए लगने वाले चक्रों की संख्या है, जिसमें सही रो पहले से खुली हो। अन्य नंबरों के विपरीत, यह अधिकतम नहीं है, बल्कि एक सटीक संख्या है जिस पर मेमोरी कंट्रोलर और मेमोरी के बीच सहमति होनी चाहिए।
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|Row Address to Column Address Delay
|रो एड्रेस से
कॉलम एड्रेस विलंब
|'''T<sub>RCD</sub>'''
|'''T<sub>RCD</sub>'''
|The minimum number of clock cycles required between opening a row of memory and accessing columns within it. The time to read the first bit of memory from a DRAM without an active row is T<sub>RCD</sub> + CL.
|मेमोरी की एक रो को खोलने और उसके भीतर कॉलम तक पहुँचने के बीच आवश्यक न्यूनतम संख्या में कालद चक्र होता है। बिना किसी सक्रिय रो के डीआरएएम से मेमोरी के पहले बिट को पढ़ने का टाइम T<sub>RCD</sub> + CL है।
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|Row Precharge Time
|रो प्रीचार्ज टाइम
|'''T<sub>RP</sub>'''
|'''T<sub>RP</sub>'''
|The minimum number of clock cycles required between issuing the precharge command and opening the next row. The time to read the first bit of memory from a DRAM with the wrong row open is T<sub>RP</sub> + T<sub>RCD</sub> + CL.
|प्रीचार्ज कमांड जारी करने और अगली रो खोलने के बीच आवश्यक न्यूनतम संख्या में कालद चक्र। गलत रो खुलने पर डीआरएएम से मेमोरी के पहले बिट को पढ़ने का टाइम T<sub>RP</sub> + T<sub>RCD</sub> + CL है।
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|Row Active Time
|रो सक्रिय टाइम
|'''T<sub>RAS</sub>'''
|'''T<sub>RAS</sub>'''
|The minimum number of clock cycles required between a row active command and issuing the precharge command. This is the time needed to internally refresh the row, and overlaps with T<sub>RCD</sub>. In SDRAM modules, it is simply T<sub>RCD</sub> + CL. Otherwise, approximately equal to T<sub>RCD</sub> + 2×CL.
|एक रो सक्रिय कमांड और प्रीचार्ज कमांड जारी करने के बीच आवश्यक न्यूनतम संख्या में कालद चक्र। यह रो को आंतरिक रूप से ताज़ा करने और T<sub>RCD</sub> के साथ ओवरलैप होने के लिए आवश्यक टाइम है। एसडीआरएएम मॉड्यूल में, यह बस T<sub>RCD</sub> + CL है। अन्यथा, लगभग T<sub>RCD</sub> + 2×CLके बराबर होता है।
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|colspan=3|''Notes:''
|colspan=3|''टिप्पणियाँ:''
*RAS : Row Address Strobe, a terminology holdover from asynchronous DRAM.
*आरएएस : रो एड्रेस स्ट्रोब, एसिंक्रोनस डीआरएएम से टर्मिनोलॉजी होल्डओवर।
*CAS : Column Address Strobe, a terminology holdover from asynchronous DRAM.
*सीएएस : कॉलम एड्रेस स्ट्रोब, एसिंक्रोनस डीआरएएम से टर्मिनोलॉजी होल्डओवर।
*T<sub>WR</sub> : Write Recovery Time, the time that must elapse between the last write command to a row and precharging it.  Generally, T<sub>RAS</sub> = T<sub>RCD</sub> + T<sub>WR</sub>.
*T<sub>WR</sub> : पुनर्प्राप्ति टाइम लिखें, वह टाइम जो किसी रो में अंतिम लिखने के आदेश और उसे प्रीचार्ज करने के बीच बीतना चाहिए। सामान्यतः, T<sub>RAS</sub> = T<sub>RCD</sub> + T<sub>WR</sub>।
*T<sub>RC</sub> : Row Cycle Time. T<sub>RC</sub> = T<sub>RAS</sub> + T<sub>RP</sub>. 
*T<sub>RC</sub> : रो साइकिल टाइम। T<sub>RC</sub> = T<sub>RAS</sub> + T<sub>RP</sub>।
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== बीआईओएस में हैंडलिंग ==
== [[BIOS]] में हैंडलिंग ==
इंटेल सिस्टम में, मेमोरी टाइमिंग और प्रबंधन को [[ मेमोरी संदर्भ कोड |मेमोरी रेफरेंस कोड]] (एमआरसी) द्वारा नियंत्रित किया जाता है, जो [[BIOS|बीआईओएस]] का एक भाग है।<ref name="Life and Times">{{cite web|last1=Posted by Alex Watson, possibly repost from original content on custompc.com [unclear] |title=आधुनिक मदरबोर्ड का जीवन और समय|url=http://www.bit-tech.net/custompc/features/601716/the-life-and-times-of-the-modern-motherboard/page8.html |accessdate=23 December 2016 |archiveurl=https://web.archive.org/web/20120722015131/http://www.bit-tech.net/custompc/features/601716/the-life-and-times-of-the-modern-motherboard/page8.html |archivedate=22 July 2012 |page=8 |date=2007-11-27 |url-status=dead }}</ref><ref>{{cite web |last1=Pelner |first1=Jenny |last2=Pelner |first2=James |title=Minimal Intel Architecture Boot Loader (323246) |url=https://www.intel.com/content/dam/www/public/us/en/documents/white-papers/minimal-intel-architecture-boot-loader-paper.pdf |publisher=Intel |access-date=12 November 2022}}</ref>
इंटेल सिस्टम में, मेमोरी टाइमिंग और प्रबंधन को [[ मेमोरी संदर्भ कोड ]] (एमआरसी), जो कि BIOS का एक हिस्सा है, द्वारा नियंत्रित किया जाता है।<ref name="Life and Times">{{cite web|last1=Posted by Alex Watson, possibly repost from original content on custompc.com [unclear] |title=आधुनिक मदरबोर्ड का जीवन और समय|url=http://www.bit-tech.net/custompc/features/601716/the-life-and-times-of-the-modern-motherboard/page8.html |accessdate=23 December 2016 |archiveurl=https://web.archive.org/web/20120722015131/http://www.bit-tech.net/custompc/features/601716/the-life-and-times-of-the-modern-motherboard/page8.html |archivedate=22 July 2012 |page=8 |date=2007-11-27 |url-status=dead }}</ref>{{better source needed|date=December 2020}}<ref>{{cite web |last1=Pelner |first1=Jenny |last2=Pelner |first2=James |title=Minimal Intel Architecture Boot Loader (323246) |url=https://www.intel.com/content/dam/www/public/us/en/documents/white-papers/minimal-intel-architecture-boot-loader-paper.pdf |publisher=Intel |access-date=12 November 2022}}</ref>
 
 
== यह भी देखें ==
== यह भी देखें ==
* सीरियल उपस्थिति का पता लगाएं
* सीरियल प्रजेंस डिटेक्ट
*जेडेक
*जेईडीईसी
* [[आँख का पैटर्न]]
* [[आँख का पैटर्न|नेत्र पैटर्न]]
* [[ ओवरशूट (संकेत) ]] और [[क्रॉसस्टॉक]]
* [[ ओवरशूट (संकेत) |ओवरशूट]] और [[क्रॉसस्टॉक]]


== संदर्भ ==
== संदर्भ ==
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[[Category: Machine Translated Page]]
[[Category: Machine Translated Page]]
[[Category:Created On 15/08/2023]]
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Latest revision as of 22:45, 10 October 2023

मेमोरी टाइमिंग या रैम (आरएएम) टाइमिंग मेमोरी मॉड्यूल या ऑनबोर्ड एलपीडीडीआरएक्स की टाइमिंग जानकारी का वर्णन करती है। वीएलएसआई और माइक्रोइलेक्ट्रॉनिक के अंतर्निहित गुणों के कारण, मेमोरी चिप्स को कमांड को पूर्णतः निष्पादित करने के लिए टाइम की आवश्यकता होती है। कमांड्स को बहुत तेजी से चलाने से डेटा का करप्शन हो सकता है और सिस्टम की अस्थिरता का परिणाम हो सकता है। उचित टाइम के साथ कमांड्स के बीच, मेमोरी मॉड्यूल/चिप्स को ट्रांजिस्टर को पूर्णतः स्विच करने, कैपैसिटर्स को चार्ज करने और उचित रूप से जानकारी को मेमोरी कंट्रोलर को संकेत करने का अवसर प्राप्त होता है। चूँकि सिस्टम का प्रदर्शन इस पर निर्भर करता है कि मेमोरी का उपयोग कितनी तेजी से किया जा सकता है, यह टाइमिंग प्रत्यक्ष रूप से सिस्टम के प्रदर्शन को प्रभावित करता है।

मॉडर्न सिंक्रनस डायनेमिक रैंडम-एक्सेस मेमोरी (एसडीआरएएम) की टाइमिंग को सामान्य रूप से चार पैरामीटर्स का उपयोग करके दर्शाया जाता है: CL, TRCD, TRP, और TRAS, जो कालद चक्र (क्लॉक साइकिल्स) की इकाइयों में होते हैं; वे सामान्य रूप से चार अंकों के रूप में लिखे जाते हैं, जो हाइफ़न से अलग होते हैं. उदाहरण के लिए 7-8-8-24। चौथा पैरामीटर (tRAS) को प्रायः छोड़ दिया जाता है, या कभी-कभी एक पांचवां पैरामीटर, कमांड रेट, (सामान्यत: 2T या 1T, जिसे कभी-कभी 2N या 1N के रूप में भी लिखा जाता है) जो कि कभी-कभी जोड़ा जाता है। ये पैरामीटर्स (किसी वृहद समष्टि का भाग) कुछ विशिष्ट कमांड्स के लिए जो किसी रैंडम एक्सेस मेमोरी को जारी किए जाते हैं, उनकी क्लॉक विलंबता (लेटेंसी) को निर्दिष्ट करते हैं। कम संख्याएँ यह सूचित करती हैं कि कमांड्स के बीच में कम टाइम है (जो कालद चक्र में निर्धारित किया जाता है)।

पूर्ण विलंबता (और इस प्रकार सिस्टम प्रदर्शन) क्या निर्धारित करता है यह टाइम और मेमोरी कालद आवृति दोनों द्वारा निर्धारित किया जाता है। मेमोरी टाइमिंग को वास्तविक विलंबता में अनुवाद करते टाइम, यह ध्यान रखना महत्वपूर्ण है कि टाइमिंग कालद चक्र की इकाइयों में होती है, जो डबल डेटा दर मेमोरी के लिए सामान्यतः उद्धृत स्थानांतरण दर की आधी गति होती है। कालद आवृति को जाने बिना यह बताना असंभव है कि टाइम का एक सेट दूसरे से "तेज़" है या नहीं।

उदाहरण के लिए, डीडीआर3-2000 मेमोरी में 1000 MHz क्लॉक फ़्रीक्वेंसी है, जो 1 ns क्लॉक चक्र उत्पन्न करती है। इस 1 ns कालद के साथ, 7 की सीएएस विलंबता 7 ns की पूर्ण सीएएस विलंबता देती है। तेज़ डीडीआर3-2666 मेमोरी (1333 MHz कालद या प्रति चक्र 0.75 ns के साथ) में 9 की बड़ी सीएएस विलंबता हो सकती है, लेकिन 1333 MHz की कालद आवृति पर 9 कालद चक्र की प्रतीक्षा करने की टाइम मात्रा केवल 6.75 ns है। यही कारण है कि डीडीआर3-2666 सीएल9 में डीडीआर3-2000 CL7 मेमोरी की तुलना में छोटी सीएएस विलंबता है।

डीडीआर3 और डीडीआर4 दोनों के लिए, पहले वर्णित चार टाइम एकमात्र प्रासंगिक टाइम नहीं हैं और मेमोरी के प्रदर्शन का बहुत संक्षिप्त विवरण देते हैं। मेमोरी मॉड्यूल की पूरी मेमोरी टाइमिंग को मॉड्यूल के एसपीडी चिप के अंदर संग्रहीत किया जाता है। डीडीआर3 और डीडीआर4 डीआईएमएम मॉड्यूल पर, यह चिप एक पीआरओएम या ईईपीआरओएम फ्लैश मेमोरी चिप है और इसमें जेईडीईसी- मानकीकृत टाइमिंग टेबल डेटा प्रारूप सम्मिलित है। डीडीआर के विभिन्न संस्करणों के बीच टेबल लेआउट और इन चिप्स पर विद्यमान अन्य मेमोरी टाइमिंग जानकारी के उदाहरणों के लिए एसपीडी लेख देखें।

मॉडर्न डीआईएमएम में एक सीरियल प्रेजेंस डिटेक्ट (एसपीडी) आरओएम चिप सम्मिलित है, जो स्वत: संगठित के लिए सिफारिश की गई मेमोरी टाइमिंग्स को समेटता है, साथ ही तेज टाइमिंग जानकारी (और उच्च वोल्टेज) की एक्सएमपी प्रोफाइल्स भी होती हैं, जिससे ओवरक्लॉकिंग के माध्यम से त्वरित और सरल परफॉर्मेंस बढ़ाने की संभावना होती है। एक पीसी पर बायोस उपयोगकर्ता को स्वतंत्र रूप से टाइमिंग समायोजन करने की अनुमति दे सकता है जिससे परफॉर्मेंस बढ़ाने का प्रयास किया जा सकता है (जिसमें संभावित स्थिरता कम हो सकती है) या, कुछ मामलों में, स्थिरता बढ़ाने की जानकारी (सुझाई गई टाइमिंग का प्रयोग करके) से स्थिरता बढ़ाने की प्रयास कर सकता है।

ध्यान दें: मेमोरी बैंडविड्थ मेमोरी के थ्रूपुट को मापता है, और सामान्यतः स्थानांतरण दर से सीमित होता है, विलंबता से नहीं। एसडीआरएएम के कई आंतरिक बैंकों तक पहुंच को इंटरलेविंग करके, पीक ट्रांसफर दर पर लगातार डेटा ट्रांसफर करना संभव है। विलंबता की कीमत पर बढ़ी हुई बैंडविड्थ आना संभव है। विशेष रूप से, डीडीआर मेमोरी की प्रत्येक क्रमिक पीढ़ी में उच्च स्थानांतरण दर होती है लेकिन पूर्ण विलंबता में महत्वपूर्ण बदलाव नहीं होता है, और विशेष रूप से जब पहली बार बाजार में दिखाई देता है, तो नई पीढ़ी में सामान्यतः पिछली पीढ़ी की तुलना में अधिक विलंबता होती है।

मेमोरी विलंबता को बढ़ाते हुए भी मेमोरी बैंडविड्थ बढ़ाने से कई प्रोसेसर और/या कई निष्पादन थ्रेड वाले कंप्यूटर सिस्टम के प्रदर्शन में सुधार हो सकता है। उच्च बैंडविड्थ एकीकृत ग्राफिक्स प्रोसेसर के प्रदर्शन को भी बढ़ावा देगा जिनमें कोई समर्पित वीडियो मेमोरी नहीं है लेकिन वीआरएएम के रूप में नियमित रैम का उपयोग किया जाता है। आधुनिक x86 प्रोसेसर को अनुदेश पाइपलाइनों, आउट-ऑफ-ऑर्डर निष्पादन, मेमोरी प्रीफ़ेचिंग, मेमोरी निर्भरता भविष्यवाणी, और रैम (और अन्य कैश) से मेमोरी को पहले से लोड करने के लिए ब्रांच भविष्यवाणी जैसी तकनीकों के साथ अत्यधिक अनुकूलित किया गया है ताकि निष्पादन को और भी तेज किया जा सके। प्रदर्शन अनुकूलन से जटिलता की इस मात्रा के साथ, निश्चित रूप से यह बताना कठिन है कि मेमोरी टाइमिंग का प्रदर्शन पर क्या प्रभाव पड़ सकता है। अलग-अलग कार्यभार में अलग-अलग मेमोरी एक्सेस पैटर्न होते हैं और इन मेमोरी टाइमिंग द्वारा प्रदर्शन में अलग-अलग प्रभाव पड़ता है।

नाम प्रतीक परिभाषा
सीएएस विलंबता सीएल मेमोरी में एक कॉलम एड्रेस प्रेषित करने और प्रतिक्रिया में डेटा की शुरुआत के बीच चक्रों की संख्या होती है। यह उस डीआरएएम से मेमोरी के पहले बिट को पढ़ने के लिए लगने वाले चक्रों की संख्या है, जिसमें सही रो पहले से खुली हो। अन्य नंबरों के विपरीत, यह अधिकतम नहीं है, बल्कि एक सटीक संख्या है जिस पर मेमोरी कंट्रोलर और मेमोरी के बीच सहमति होनी चाहिए।
रो एड्रेस से

कॉलम एड्रेस विलंब

TRCD मेमोरी की एक रो को खोलने और उसके भीतर कॉलम तक पहुँचने के बीच आवश्यक न्यूनतम संख्या में कालद चक्र होता है। बिना किसी सक्रिय रो के डीआरएएम से मेमोरी के पहले बिट को पढ़ने का टाइम TRCD + CL है।
रो प्रीचार्ज टाइम TRP प्रीचार्ज कमांड जारी करने और अगली रो खोलने के बीच आवश्यक न्यूनतम संख्या में कालद चक्र। गलत रो खुलने पर डीआरएएम से मेमोरी के पहले बिट को पढ़ने का टाइम TRP + TRCD + CL है।
रो सक्रिय टाइम TRAS एक रो सक्रिय कमांड और प्रीचार्ज कमांड जारी करने के बीच आवश्यक न्यूनतम संख्या में कालद चक्र। यह रो को आंतरिक रूप से ताज़ा करने और TRCD के साथ ओवरलैप होने के लिए आवश्यक टाइम है। एसडीआरएएम मॉड्यूल में, यह बस TRCD + CL है। अन्यथा, लगभग TRCD + 2×CLके बराबर होता है।
टिप्पणियाँ:
  • आरएएस : रो एड्रेस स्ट्रोब, एसिंक्रोनस डीआरएएम से टर्मिनोलॉजी होल्डओवर।
  • सीएएस : कॉलम एड्रेस स्ट्रोब, एसिंक्रोनस डीआरएएम से टर्मिनोलॉजी होल्डओवर।
  • TWR : पुनर्प्राप्ति टाइम लिखें, वह टाइम जो किसी रो में अंतिम लिखने के आदेश और उसे प्रीचार्ज करने के बीच बीतना चाहिए। सामान्यतः, TRAS = TRCD + TWR।
  • TRC : रो साइकिल टाइम। TRC = TRAS + TRP।

बीआईओएस में हैंडलिंग

इंटेल सिस्टम में, मेमोरी टाइमिंग और प्रबंधन को मेमोरी रेफरेंस कोड (एमआरसी) द्वारा नियंत्रित किया जाता है, जो बीआईओएस का एक भाग है।[1][2]

यह भी देखें

संदर्भ

  1. ↑ Posted by Alex Watson, possibly repost from original content on custompc.com [unclear] (2007-11-27). "आधुनिक मदरबोर्ड का जीवन और समय". p. 8. Archived from the original on 22 July 2012. Retrieved 23 December 2016.
  2. ↑ Pelner, Jenny; Pelner, James. "Minimal Intel Architecture Boot Loader (323246)" (PDF). Intel. Retrieved 12 November 2022.
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