तार्किक प्रयास: Difference between revisions

Latest revision as of 07:02, 16 October 2023

लॉजिक एफर्ट की विधि, इवान सदरलैंड और बॉब स्प्राउल द्वारा 1991 में गढ़ा गया था जो कि यह एक शब्द, सीएमओएस परिपथ में विलम्ब का अनुमान लगाने के लिए उपयोग की जाने वाली सीधी तकनीक है। जो कि उचित रूप से उपयोग किए जाने पर, यह किसी दिए गए फलन के लिए गेटों के चयन (आवश्यक चरणों की संख्या सहित) और परिपथ के लिए संभव न्यूनतम विलंब प्राप्त करने के लिए गेटों को आकार देने में सहायता कर सकता है।

लॉजिक गेट में विलंब की व्युत्पत्ति

विलंब को मूलभूत विलंब इकाई, τ = 3RC के संदर्भ में व्यक्त किया जाता है, जिसका इंटरकनेक्ट या अन्य भार द्वारा जोड़े गए किसी भी अतिरिक्त धारिता के बिना समान इन्वर्टर चलाने वाले इन्वर्टर की विलंब; इससे जुड़ी इकाई रहित संख्या को 'सामान्यीकृत विलंब' के रूप में जाना जाता है। (कुछ लेखक मूल विलंब इकाई को 4 विलंब के फैनआउट के रूप में परिभाषित करना पसंद करते हैं - जो इन्वर्टर द्वारा 4 समान इनवर्टर चलाने में विलंब)। पूर्ण विलंब को तब गेट, d, और τ के सामान्यीकृत विलंब के उत्पाद के रूप में परिभाषित किया जाता है:

d_{abs}=d\cdot \tau

एक सामान्य 600-एनएम प्रक्रिया में τ लगभग 50 पीएस है। जिसमे 250-एनएम प्रक्रिया के लिए, τ लगभग 20 पीएस है। इस प्रकार आधुनिक 45 एनएम प्रक्रियाओं में विलंब लगभग 4 से 5 पीएस है।

लॉजिक गेट में सामान्यीकृत विलंब को दो प्राथमिक शब्दों के योग के रूप में व्यक्त किया जा सकता है: जो कि सामान्यीकृत 'परजीवी विलंब', पी (जो गेट का आंतरिक विलंब है और गेट को बिना लोड के चलाने पर विचार करके पाया जा सकता है), और 'स्टेज' एफर्ट', एफ (जो नीचे वर्णित अनुसार भार पर निर्भर है)। परिणामस्वरूप,

d=f+p

स्टेज एफर्ट को दो घटकों में विभाजित किया गया है: लॉजिक एफर्ट, g, जो किसी दिए गए गेट के इनपुट धारिता का इन्वर्टर के अनुपात है जो समान आउटपुट धारा देने में सक्षम है (और इसलिए यह स्थिरांक है) जो कि गेट का विशेष वर्ग और इसे गेट के आंतरिक गुणों को कैप्चर करने के रूप में वर्णित किया जा सकता है), और विद्युत एफर्ट, h, जो गेट के लोड के इनपुट धारिता का अनुपात है। ध्यान दें कि लॉजिक एफर्ट भार को ध्यान में नहीं रखता है और इसलिए हमारे पास विद्युत एफर्ट शब्द है जो भार को ध्यान में रखता है। तब स्टेज एफर्ट सरलता से होता है:

f=gh

इन समीकरणों के संयोजन से मूल समीकरण प्राप्त होता है जो एकल लॉजिक गेट के माध्यम से सामान्यीकृत विलंब को मॉडल करता है:

d=gh+p

एकल स्टेज के लॉजिक एफर्ट की गणना करने की प्रक्रिया

महत्वपूर्ण पथ पर सीएमओएस इनवर्टर समान्यत: 2 के समान गामा के साथ डिज़ाइन किए जाते हैं। जो कि दूसरे शब्दों में, इन्वर्टर का पीएफईटी इन्वर्टर के एनएफईटी की तुलना में दोगुनी चौड़ाई (और इसलिए धारिता से दोगुना) के साथ डिज़ाइन किया गया है, जो लगभग समान पुल-अप धारा और पुल-डाउन धारा प्राप्त करने के लिए, एनएफईटी प्रतिरोध के रूप में लगभग समान पावर मॉसफेट P-सब्सट्रेट पावर मॉसफेट प्राप्त करने के लिए।^[1]^[2]

सभी ट्रांजिस्टर के लिए ऐसे आकार चुनें कि गेट का आउटपुट चालक आकार-2 पीएमओएस और आकार-1 एनएमओएस से निर्मित इन्वर्टर के आउटपुट चालक के समान हो।

गेट का आउटपुट चालक उस इनपुट के लिए गेट के आउटपुट चालक के इनपुट के सभी संभावित संयोजनों के न्यूनतम के समान है।

किसी दिए गए इनपुट के लिए गेट का आउटपुट चालक उसके आउटपुट नोड पर चालक के समान है।

एक नोड पर चालक उन सभी ट्रांजिस्टर की चालक के योग के समान है जो सक्षम हैं और जिनका स्रोत या ड्रेन प्रश्न में नोड के संपर्क में है। जिसमे पीएमओएस ट्रांजिस्टर तब सक्षम होता है जब उसका गेट वोल्टेज 0 होता है। एनएमओएस ट्रांजिस्टर तब सक्षम होता है जब उसका गेट वोल्टेज 1 होता है।

एक बार आकार चुने जाने के बाद, गेट के आउटपुट का लॉजिक एफर्ट उन सभी ट्रांजिस्टर की चौड़ाई का योग है जिनका स्रोत या ड्रेन आउटपुट नोड के संपर्क में है। गेट के प्रत्येक इनपुट का लॉजिक एफर्ट उन सभी ट्रांजिस्टर की चौड़ाई का योग है जिनका गेट उस इनपुट नोड के संपर्क में है।

संपूर्ण गेट का लॉजिक एफर्ट उसके आउटपुट लॉजिक एफर्ट और उसके इनपुट लॉजिक प्रयासों के योग का अनुपात है।

बहुस्तरीय लॉजिक नेटवर्क

लॉजिक एफर्ट की विधि का बड़ा लाभ यह है कि इसे विभिन्न चरणों से बने परिपथ तक तेजी से बढ़ाया जा सकता है। जो कुल सामान्यीकृत पथ विलंब d को समग्र 'पथ एफर्ट', F और 'पथ परजीवी विलंब' p (जो व्यक्तिगत परजीवी विलंब का योग है) के संदर्भ में व्यक्त किया जा सकता है:

D=NF^{1/N}+P

पथ एफर्ट को पथ लॉजिक एफर्ट g (द्वारों के व्यक्तिगत लॉजिक प्रयासों का उत्पाद), और पथ विद्युत एफर्ट h (पथ के भार का अनुपात) के संदर्भ में व्यक्त किया जाता है इसकी इनपुट धारिता )।

उन पथों के लिए जहां प्रत्येक गेट केवल अतिरिक्त गेट (अर्थात पथ में अगला गेट) को चलाता है,

F=GH

चूँकि, उस शाखा वाले परिपथ के लिए, अतिरिक्त शाखा एफर्ट, b को ध्यान में रखना होगा; यह गेट द्वारा संचालित कुल धारिता और ब्याज के पथ पर धारिता का अनुपात है:

b={\frac {C_{onpath}+C_{offpath}}{C_{onpath}}}

इससे पथ शाखा एफर्ट b प्राप्त होता है जो व्यक्तिगत स्टेज शाखा एफर्ट का उत्पाद है; तब कुल पथ एफर्ट है

F=GHB

यह देखा जा सकता है कि केवल अतिरिक्त गेट चलाने वाले गेटों के लिए b = 1, B = 1 को ठीक करना और सूत्र को पहले के गैर-शाखा संस्करण में कम करना है।

न्यूनतम विलंब

यह दिखाया जा सकता है कि बहुस्तरीय लॉजिक नेटवर्क में, किसी विशेष पथ पर न्यूनतम संभव विलंब परिपथ को इस तरह डिजाइन करके प्राप्त की जा सकती है कि स्टेज एफर्ट समान हों। गेटों के दिए गए संयोजन और ज्ञात भार के लिए, b , g , और h सभी निश्चित हैं, जिससे f निश्चित हो जाता है; इसलिए व्यक्तिगत द्वारों का आकार ऐसा होना चाहिए कि व्यक्तिगत स्टेज के एफर्ट हों

f=F^{1/N}

जहां N परिपथ में चरणों की संख्या है।

उदाहरण

इन्वर्टर में विलंब

एक सीएमओएस इन्वर्टर परिपथ ।

परिभाषा के अनुसार, इन्वर्टर का लॉजिक एफर्ट g 1 है। यदि इन्वर्टर समतुल्य इन्वर्टर चलाता है, तो विद्युत एफर्ट h भी 1 है।

इन्वर्टर का परजीवी विलंब p भी 1 है (इसे इन्वर्टर के और अधिक विलंब मॉडल पर विचार करके पाया जा सकता है)।

इसलिए, समकक्ष इन्वर्टर चलाने वाले इन्वर्टर की कुल सामान्यीकृत विलंब है

d=gh+p=(1)(1)+1=2

NAND और NOR गेट में विलंब

दो-इनपुट NAND गेट के लॉजिक एफर्ट की गणना g = 4/3 की जाती है क्योंकि इनपुट धारिता 4 वाला NAND गेट इनपुट धारिता 3 के साथ इन्वर्टर के समान धारा चला सकता है। इसी तरह, दो का लॉजिक एफर्ट -इनपुट NOR गेट को g = 5/3 पाया जा सकता है। जो कि कम लॉजिक एफर्ट के कारण, NAND गेट्स को समान्यत: NOR गेट्स की तुलना में प्राथमिकता दी जाती है।

बड़े द्वारों के लिए, लॉजिक एफर्ट इस प्रकार है:

स्थिर सीएमओएस गेट्स के इनपुट के लिए लॉजिक एफर्ट गामा= 2
गेट का प्रकार	1	2	3	4	5	n
	इनपुट की संख्या
इन्वर्टर	1	N/A	N/A	N/A	N/A	N/A
NAND	N/A	${\frac {4}{3}}$	${\frac {5}{3}}$	${\frac {6}{3}}$	${\frac {7}{3}}$	${\frac {n+2}{3}}$
NOR	N/A	${\frac {5}{3}}$	${\frac {7}{3}}$	${\frac {9}{3}}$	${\frac {11}{3}}$	${\frac {2n+1}{3}}$

NAND और NOR गेट्स का सामान्यीकृत परजीवी विलंब इनपुट की संख्या के समान है।

इसलिए, स्वयं की समान प्रतिलिपि चलाने वाले दो-इनपुट NAND गेट की सामान्यीकृत विलंब (जैसे कि विद्युत एफर्ट 1 है) है

d=gh+p=(4/3)(1)+2=10/3

और दो-इनपुट NOR गेट के लिए, विलंब है

d=gh+p=(5/3)(1)+2=11/3

संदर्भ

↑ Bakos, Jason D. "वीएलएसआई चिप डिजाइन की बुनियादी बातें". University of South Carolina. p. 23. Archived from the original on 8 November 2011. Retrieved 8 March 2011.
↑ Dielen, M.; Theeuwen, J. F. M. (1987). An Optimal CMOS Structure for the Design of a Cell Library. p. 11. Bibcode:1987cmos.rept.....D.

अग्रिम पठन

Sutherland, Ivan E.; Sproull, Robert F.; Harris, David F. (1999). Logical Effort: Designing Fast CMOS Circuits. Morgan Kaufmann. ISBN 1-55860-557-6.
Weste, Neil H. E.; Harris, David (2011). CMOS VLSI Design: A Circuits and Systems Perspective, 3rd Ed. Pearson/Addison-Wesley. ISBN 978-0-321-54774-3.

[1] Bakos, Jason D. "वीएलएसआई चिप डिजाइन की बुनियादी बातें". University of South Carolina. p. 23. Archived from the original on 8 November 2011. Retrieved 8 March 2011.

[2] Dielen, M.; Theeuwen, J. F. M. (1987). An Optimal CMOS Structure for the Design of a Cell Library. p. 11. Bibcode:1987cmos.rept.....D.

[1]

[2]

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-तार्किक प्रयास की विधि, [[इवान सदरलैंड]] और [[बॉब स्प्राउल]] द्वारा 1991 में गढ़ा गया एक शब्द, एक सीधी तकनीक है जिसका उपयोग [[सीएमओएस]] सर्किट में गणना में देरी करने के लिए किया जाता है। उचित रूप से उपयोग किए जाने पर, यह किसी दिए गए फ़ंक्शन के लिए गेटों के चयन (आवश्यक चरणों की संख्या सहित) और सर्किट के लिए संभव न्यूनतम विलंब प्राप्त करने के लिए गेटों को आकार देने में सहायता कर सकता है।
+'''लॉजिक एफर्ट''' की विधि, [[इवान सदरलैंड]] और [[बॉब स्प्राउल]] द्वारा 1991 में गढ़ा गया था जो कि यह एक शब्द, सीएमओएस परिपथ में विलम्ब का अनुमान लगाने के लिए उपयोग की जाने वाली सीधी तकनीक है। जो कि उचित रूप से उपयोग किए जाने पर, यह किसी दिए गए फलन के लिए गेटों के चयन (आवश्यक चरणों की संख्या सहित) और परिपथ के लिए संभव न्यूनतम विलंब प्राप्त करने के लिए गेटों को आकार देने में सहायता कर सकता है।
 ==लॉजिक गेट में विलंब की व्युत्पत्ति==
-विलंब को एक बुनियादी विलंब इकाई, τ = 3RC के संदर्भ में व्यक्त किया जाता है, इंटरकनेक्ट या अन्य भार द्वारा जोड़े गए किसी भी अतिरिक्त कैपेसिटेंस के बिना एक समान इन्वर्टर चलाने वाले इन्वर्टर की देरी; इससे जुड़ी इकाई रहित संख्या को 'सामान्यीकृत विलंब' के रूप में जाना जाता है।
+विलंब को मूलभूत विलंब इकाई, τ = 3RC के संदर्भ में व्यक्त किया जाता है, जिसका इंटरकनेक्ट या अन्य भार द्वारा जोड़े गए किसी भी अतिरिक्त धारिता के बिना समान इन्वर्टर चलाने वाले इन्वर्टर की विलंब; इससे जुड़ी इकाई रहित संख्या को 'सामान्यीकृत विलंब' के रूप में जाना जाता है। (कुछ लेखक मूल विलंब इकाई को 4 विलंब के फैनआउट के रूप में परिभाषित करना पसंद करते हैं - जो इन्वर्टर द्वारा 4 समान इनवर्टर चलाने में विलंब)। पूर्ण विलंब को तब गेट, ''d'', और τ के सामान्यीकृत विलंब के उत्पाद के रूप में परिभाषित किया जाता है:
-(कुछ लेखक मूल विलंब इकाई को 4 विलंब के फैनआउट के रूप में परिभाषित करना पसंद करते हैं - एक इन्वर्टर द्वारा 4 समान इनवर्टर चलाने में देरी)।
-पूर्ण विलंब को तब गेट, डी, और τ के सामान्यीकृत विलंब के उत्पाद के रूप में परिभाषित किया जाता है:
-:<math>d_{abs} = d \cdot \tau</math>
+:<math>d_{abs} = d \cdot \tau
-एक सामान्य 600-एनएम प्रक्रिया में τ लगभग 50 पीएस है। 250-एनएम प्रक्रिया के लिए, τ लगभग 20 पीएस है। आधुनिक 45 एनएम प्रक्रियाओं में देरी लगभग 4 से 5 पीएस है।
+                                                                                                                                                                                     </math>
+एक सामान्य 600-एनएम प्रक्रिया में τ लगभग 50 पीएस है। जिसमे 250-एनएम प्रक्रिया के लिए, τ लगभग 20 पीएस है। इस प्रकार आधुनिक 45 एनएम प्रक्रियाओं में विलंब लगभग 4 से 5 पीएस है।
-लॉजिक गेट में सामान्यीकृत विलंब को दो प्राथमिक शब्दों के योग के रूप में व्यक्त किया जा सकता है: सामान्यीकृत '[[परजीवी विलंब]]', पी (जो गेट का आंतरिक विलंब है और गेट को बिना लोड के चलाने पर विचार करके पाया जा सकता है), और 'स्टेज' प्रयास', एफ (जो नीचे वर्णित अनुसार भार पर निर्भर है)। फलस्वरूप,
+लॉजिक गेट में सामान्यीकृत विलंब को दो प्राथमिक शब्दों के योग के रूप में व्यक्त किया जा सकता है: जो कि सामान्यीकृत '[[परजीवी विलंब]]', पी (जो गेट का आंतरिक विलंब है और गेट को बिना लोड के चलाने पर विचार करके पाया जा सकता है), और 'स्टेज' एफर्ट', एफ (जो नीचे वर्णित अनुसार भार पर निर्भर है)। परिणामस्वरूप,
 :<math>d = f + p</math>
-स्टेज प्रयास को दो घटकों में विभाजित किया गया है: एक तार्किक प्रयास, ''जी'', जो किसी दिए गए गेट के इनपुट कैपेसिटेंस का एक इन्वर्टर के अनुपात है जो समान आउटपुट करंट देने में सक्षम है (और इसलिए यह एक स्थिरांक है) गेट का एक विशेष वर्ग और इसे गेट के आंतरिक गुणों को कैप्चर करने के रूप में वर्णित किया जा सकता है), और एक विद्युत प्रयास, ''एच'', जो गेट के लोड के इनपुट कैपेसिटेंस का अनुपात है। ध्यान दें कि तार्किक प्रयास भार को ध्यान में नहीं रखता है और इसलिए हमारे पास विद्युत प्रयास शब्द है जो भार को ध्यान में रखता है। तब मंचीय प्रयास सरलता से होता है:
+स्टेज एफर्ट को दो घटकों में विभाजित किया गया है: लॉजिक एफर्ट, ''g'', जो किसी दिए गए गेट के इनपुट धारिता का इन्वर्टर के अनुपात है जो समान आउटपुट धारा देने में सक्षम है (और इसलिए यह स्थिरांक है) जो कि गेट का विशेष वर्ग और इसे गेट के आंतरिक गुणों को कैप्चर करने के रूप में वर्णित किया जा सकता है), और विद्युत एफर्ट, ''h'', जो गेट के लोड के इनपुट धारिता का अनुपात है। ध्यान दें कि लॉजिक एफर्ट भार को ध्यान में नहीं रखता है और इसलिए हमारे पास विद्युत एफर्ट शब्द है जो भार को ध्यान में रखता है। तब स्टेज एफर्ट सरलता से होता है:
 :<math>f = gh</math>
-इन समीकरणों के संयोजन से एक मूल समीकरण प्राप्त होता है जो एकल लॉजिक गेट के माध्यम से सामान्यीकृत विलंब को मॉडल करता है:
+इन समीकरणों के संयोजन से मूल समीकरण प्राप्त होता है जो एकल लॉजिक गेट के माध्यम से सामान्यीकृत विलंब को मॉडल करता है:
 :<math>d = gh + p</math>
+==एकल स्टेज के लॉजिक एफर्ट की गणना करने की प्रक्रिया==
+महत्वपूर्ण पथ पर सीएमओएस इनवर्टर समान्यत: 2 के समान गामा के साथ डिज़ाइन किए जाते हैं। जो कि दूसरे शब्दों में, इन्वर्टर का पीएफईटी इन्वर्टर के एनएफईटी की तुलना में दोगुनी चौड़ाई (और इसलिए धारिता से दोगुना) के साथ डिज़ाइन किया गया है, जो लगभग समान पुल-अप धारा और पुल-डाउन धारा प्राप्त करने के लिए, एनएफईटी प्रतिरोध के रूप में लगभग समान पावर मॉसफेट P-सब्सट्रेट पावर मॉसफेट प्राप्त करने के लिए।<ref>{{cite web|first= Jason D.|last= Bakos|title= वीएलएसआई चिप डिजाइन की बुनियादी बातें|page= 23|url= http://www.kgsepg.com/project-id/11076-fundamentals-vlsi-chip-design|accessdate= 8 March 2011|publisher= University of South Carolina|url-status= dead|archiveurl= https://web.archive.org/web/20111108220326/http://www.kgsepg.com/project-id/11076-fundamentals-vlsi-chip-design|archivedate= 8 November 2011}}
-==एकल चरण के तार्किक प्रयास की गणना करने की प्रक्रिया==
-महत्वपूर्ण पथ पर सीएमओएस इनवर्टर आमतौर पर 2 के बराबर गामा के साथ डिज़ाइन किए जाते हैं।
-दूसरे शब्दों में, इन्वर्टर का pFET इन्वर्टर के nFET की तुलना में दोगुनी चौड़ाई (और इसलिए कैपेसिटेंस से दोगुना) के साथ डिज़ाइन किया गया है,
-लगभग समान पुल-अप करंट और पुल-डाउन करंट प्राप्त करने के लिए, nFET प्रतिरोध के रूप में लगभग समान पावर MOSFET#P-सब्सट्रेट पावर MOSFET प्राप्त करने के लिए।<ref>{{cite web|first= Jason D.|last= Bakos|title= वीएलएसआई चिप डिजाइन की बुनियादी बातें|page= 23|url= http://www.kgsepg.com/project-id/11076-fundamentals-vlsi-chip-design|accessdate= 8 March 2011|publisher= University of South Carolina|url-status= dead|archiveurl= https://web.archive.org/web/20111108220326/http://www.kgsepg.com/project-id/11076-fundamentals-vlsi-chip-design|archivedate= 8 November 2011}}
 </ref><ref>
 {{cite book|first1=M.|first2=J. F. M.|last1= Dielen| last2=Theeuwen| title=An Optimal CMOS Structure for the Design of a Cell Library| year=1987| page=11|bibcode=1987cmos.rept.....D }}
 </ref>
-सभी ट्रांजिस्टर के लिए ऐसे आकार चुनें कि गेट का आउटपुट ड्राइव आकार-2 पीएमओएस और आकार-1 एनएमओएस से निर्मित इन्वर्टर के आउटपुट ड्राइव के बराबर हो।
-गेट का आउटपुट ड्राइव उस इनपुट के लिए गेट के आउटपुट ड्राइव के इनपुट के सभी संभावित संयोजनों के न्यूनतम के बराबर है।
+सभी ट्रांजिस्टर के लिए ऐसे आकार चुनें कि गेट का आउटपुट चालक आकार-2 पीएमओएस और आकार-1 एनएमओएस से निर्मित इन्वर्टर के आउटपुट चालक के समान हो।
-किसी दिए गए इनपुट के लिए गेट का आउटपुट ड्राइव उसके आउटपुट नोड पर ड्राइव के बराबर है।
+गेट का आउटपुट चालक उस इनपुट के लिए गेट के आउटपुट चालक के इनपुट के सभी संभावित संयोजनों के न्यूनतम के समान है।
-एक नोड पर ड्राइव उन सभी ट्रांजिस्टर की ड्राइव के योग के बराबर है जो सक्षम हैं और जिनका स्रोत या ड्रेन प्रश्न में नोड के संपर्क में है। एक पीएमओएस ट्रांजिस्टर तब सक्षम होता है जब उसका गेट वोल्टेज 0 होता है। एक एनएमओएस ट्रांजिस्टर तब सक्षम होता है जब उसका गेट वोल्टेज 1 होता है।
+किसी दिए गए इनपुट के लिए गेट का आउटपुट चालक उसके आउटपुट नोड पर चालक के समान है।
-एक बार आकार चुने जाने के बाद, गेट के आउटपुट का तार्किक प्रयास उन सभी ट्रांजिस्टर की चौड़ाई का योग है जिनका स्रोत या नाली आउटपुट नोड के संपर्क में है। गेट के प्रत्येक इनपुट का तार्किक प्रयास उन सभी ट्रांजिस्टर की चौड़ाई का योग है जिनका गेट उस इनपुट नोड के संपर्क में है।
+एक नोड पर चालक उन सभी ट्रांजिस्टर की चालक के योग के समान है जो सक्षम हैं और जिनका स्रोत या ड्रेन प्रश्न में नोड के संपर्क में है। जिसमे पीएमओएस ट्रांजिस्टर तब सक्षम होता है जब उसका गेट वोल्टेज 0 होता है। एनएमओएस ट्रांजिस्टर तब सक्षम होता है जब उसका गेट वोल्टेज 1 होता है।
-संपूर्ण गेट का तार्किक प्रयास उसके आउटपुट तार्किक प्रयास और उसके इनपुट तार्किक प्रयासों के योग का अनुपात है।
+एक बार आकार चुने जाने के बाद, गेट के आउटपुट का लॉजिक एफर्ट उन सभी ट्रांजिस्टर की चौड़ाई का योग है जिनका स्रोत या ड्रेन आउटपुट नोड के संपर्क में है। गेट के प्रत्येक इनपुट का लॉजिक एफर्ट उन सभी ट्रांजिस्टर की चौड़ाई का योग है जिनका गेट उस इनपुट नोड के संपर्क में है।
-==मल्टीस्टेज लॉजिक नेटवर्क==
+संपूर्ण गेट का लॉजिक एफर्ट उसके आउटपुट लॉजिक एफर्ट और उसके इनपुट लॉजिक प्रयासों के योग का अनुपात है।
-तार्किक प्रयास की विधि का एक बड़ा लाभ यह है कि इसे कई चरणों से बने सर्किट तक तेजी से बढ़ाया जा सकता है। कुल सामान्यीकृत पथ विलंब डी को समग्र 'पथ प्रयास', एफ और 'पथ परजीवी विलंब' पी (जो व्यक्तिगत परजीवी विलंब का योग है) के संदर्भ में व्यक्त किया जा सकता है:
+==बहुस्तरीय लॉजिक नेटवर्क==
+लॉजिक एफर्ट की विधि का बड़ा लाभ यह है कि इसे विभिन्न चरणों से बने परिपथ तक तेजी से बढ़ाया जा सकता है। जो कुल सामान्यीकृत पथ विलंब d को समग्र 'पथ एफर्ट', ''F'' और 'पथ परजीवी विलंब' p (जो व्यक्तिगत परजीवी विलंब का योग है) के संदर्भ में व्यक्त किया जा सकता है:
 :<math>D = NF^{1/N} + P</math>
-पथ प्रयास को पथ तार्किक प्रयास ''जी'' (द्वारों के व्यक्तिगत तार्किक प्रयासों का उत्पाद), और पथ विद्युत प्रयास ''एच'' (पथ के भार का अनुपात) के संदर्भ में व्यक्त किया जाता है इसकी इनपुट कैपेसिटेंस)।
+पथ एफर्ट को पथ लॉजिक एफर्ट ''g'' (द्वारों के व्यक्तिगत लॉजिक प्रयासों का उत्पाद), और पथ विद्युत एफर्ट ''h'' (पथ के भार का अनुपात) के संदर्भ में व्यक्त किया जाता है इसकी इनपुट धारिता )।
-उन पथों के लिए जहां प्रत्येक गेट केवल एक अतिरिक्त गेट (अर्थात पथ में अगला गेट) को चलाता है,
+उन पथों के लिए जहां प्रत्येक गेट केवल अतिरिक्त गेट (अर्थात पथ में अगला गेट) को चलाता है,
 :<math>F = GH</math>
-हालाँकि, उस शाखा वाले सर्किट के लिए, एक अतिरिक्त शाखा प्रयास, ''बी'' को ध्यान में रखना होगा; यह गेट द्वारा संचालित कुल कैपेसिटेंस और ब्याज के पथ पर कैपेसिटेंस का अनुपात है:
+चूँकि, उस शाखा वाले परिपथ के लिए, अतिरिक्त शाखा एफर्ट, ''b'' को ध्यान में रखना होगा; यह गेट द्वारा संचालित कुल धारिता और ब्याज के पथ पर धारिता का अनुपात है:
 :<math>b = \frac{C_{onpath} + C_{offpath}}{C_{onpath}}</math>
-इससे एक पथ शाखा प्रयास ''बी'' प्राप्त होता है जो व्यक्तिगत चरण शाखा प्रयास का उत्पाद है; तब कुल पथ प्रयास है
+इससे पथ शाखा एफर्ट ''b'' प्राप्त होता है जो व्यक्तिगत स्टेज शाखा एफर्ट का उत्पाद है; तब कुल पथ एफर्ट है
 :<math>F = GHB</math>
-यह देखा जा सकता है कि केवल एक अतिरिक्त गेट चलाने वाले गेटों के लिए b = 1, B = 1 को ठीक करना और सूत्र को पहले के गैर-शाखा संस्करण में कम करना है।
+यह देखा जा सकता है कि केवल अतिरिक्त गेट चलाने वाले गेटों के लिए b = 1, B = 1 को ठीक करना और सूत्र को पहले के गैर-शाखा संस्करण में कम करना है।
 ===न्यूनतम विलंब===
-यह दिखाया जा सकता है कि मल्टीस्टेज लॉजिक नेटवर्क में, किसी विशेष पथ पर न्यूनतम संभव देरी सर्किट को इस तरह डिजाइन करके प्राप्त की जा सकती है कि स्टेज प्रयास बराबर हों। गेटों के दिए गए संयोजन और ज्ञात भार के लिए, बी, जी, और एच सभी निश्चित हैं, जिससे एफ निश्चित हो जाता है; इसलिए व्यक्तिगत द्वारों का आकार ऐसा होना चाहिए कि व्यक्तिगत चरण के प्रयास हों
+यह दिखाया जा सकता है कि बहुस्तरीय लॉजिक नेटवर्क में, किसी विशेष पथ पर न्यूनतम संभव विलंब परिपथ को इस तरह डिजाइन करके प्राप्त की जा सकती है कि स्टेज एफर्ट समान हों। गेटों के दिए गए संयोजन और ज्ञात भार के लिए, b , g , और h सभी निश्चित हैं, जिससे f निश्चित हो जाता है; इसलिए व्यक्तिगत द्वारों का आकार ऐसा होना चाहिए कि व्यक्तिगत स्टेज के एफर्ट हों
 :<math>f = F^{1/N}</math>
-जहां N सर्किट में चरणों की संख्या है।
+जहां N परिपथ में चरणों की संख्या है।
 ==उदाहरण==
-===इन्वर्टर में देरी===
+===इन्वर्टर में विलंब===
-[[Image:CMOS Inverter.svg|right|thumb|एक CMOS इन्वर्टर सर्किट।]]परिभाषा के अनुसार, एक इन्वर्टर का तार्किक प्रयास g 1 है। यदि इन्वर्टर एक समतुल्य इन्वर्टर चलाता है, तो विद्युत प्रयास h भी 1 है।
+[[Image:CMOS Inverter.svg|right|thumb|एक सीएमओएस इन्वर्टर परिपथ ।]]परिभाषा के अनुसार, इन्वर्टर का लॉजिक एफर्ट g 1 है। यदि इन्वर्टर समतुल्य इन्वर्टर चलाता है, तो विद्युत एफर्ट h भी 1 है।
-इन्वर्टर का परजीवी विलंब पी भी 1 है (इसे इन्वर्टर के [[और अधिक विलंब]] मॉडल पर विचार करके पाया जा सकता है)।
+इन्वर्टर का परजीवी विलंब p भी 1 है (इसे इन्वर्टर के [[और अधिक विलंब]] मॉडल पर विचार करके पाया जा सकता है)।
-इसलिए, एक समकक्ष इन्वर्टर चलाने वाले इन्वर्टर की कुल सामान्यीकृत देरी है
+इसलिए, समकक्ष इन्वर्टर चलाने वाले इन्वर्टर की कुल सामान्यीकृत विलंब है
 :<math>d = gh + p = (1)(1) + 1 = 2</math>
+===NAND और NOR गेट में विलंब===
-===NAND और NOR गेट में देरी===
+दो-इनपुट NAND गेट के लॉजिक एफर्ट की गणना g = 4/3 की जाती है क्योंकि इनपुट धारिता 4 वाला NAND गेट इनपुट धारिता 3 के साथ इन्वर्टर के समान धारा चला सकता है। इसी तरह, दो का लॉजिक एफर्ट -इनपुट NOR गेट को g = 5/3 पाया जा सकता है। जो कि कम लॉजिक एफर्ट के कारण, NAND गेट्स को समान्यत: NOR गेट्स की तुलना में प्राथमिकता दी जाती है।
-दो-इनपुट NAND गेट के तार्किक प्रयास की गणना g = 4/3 की जाती है क्योंकि इनपुट कैपेसिटेंस 4 वाला एक NAND गेट इनपुट कैपेसिटेंस 3 के साथ इन्वर्टर के समान करंट चला सकता है। इसी तरह, दो का तार्किक प्रयास -इनपुट NOR गेट को g = 5/3 पाया जा सकता है। कम तार्किक प्रयास के कारण, NAND गेट्स को आमतौर पर NOR गेट्स की तुलना में प्राथमिकता दी जाती है।
+बड़े द्वारों के लिए, लॉजिक एफर्ट इस प्रकार है:
-बड़े द्वारों के लिए, तार्किक प्रयास इस प्रकार है:
 {|cellspacing=10
-|+ Logical effort for inputs of static CMOS gates, with
+|+ स्थिर सीएमओएस गेट्स के इनपुट के लिए लॉजिक एफर्ट
-gamma = 2
+गामा= 2
 |
-!colspan=6| Number of Inputs
+!colspan=6|इनपुट की संख्या
 |-
-!Gate type!!1!!2!!3!!4!!5!!n
+!गेट का प्रकार
+!1!!2!!3!!4!!5!!n
 |-
-|Inverter
+|इन्वर्टर
 |1
 | N/A
@@ Line 108: / Line 104: @@
 |<math>\frac{2n + 1}{3}</math>
 |}
-NAND और NOR गेट्स का सामान्यीकृत परजीवी विलंब इनपुट की संख्या के बराबर है।
+NAND और NOR गेट्स का सामान्यीकृत परजीवी विलंब इनपुट की संख्या के समान है।
-इसलिए, स्वयं की एक समान प्रतिलिपि चलाने वाले दो-इनपुट NAND गेट की सामान्यीकृत देरी (जैसे कि विद्युत प्रयास 1 है) है
+इसलिए, स्वयं की समान प्रतिलिपि चलाने वाले दो-इनपुट NAND गेट की सामान्यीकृत विलंब (जैसे कि विद्युत एफर्ट 1 है) है
 :<math>d = gh + p = (4/3)(1) + 2 = 10/3</math>
-और दो-इनपुट NOR गेट के लिए, देरी है
+और दो-इनपुट NOR गेट के लिए, विलंब है
 :<math>d = gh + p = (5/3)(1) + 2 = 11/3</math>
-<!-- Examples are needed of multistage circuits, in particular achieving the minimum delay of a path. -->
 ==संदर्भ==
 {{reflist}}
 ==अग्रिम पठन==
 * {{cite book | first1 = Ivan E. |last1=Sutherland|first2= Robert F.|last2= Sproull|first3= David F. |last3=Harris | title = Logical Effort: Designing Fast CMOS Circuits | year = 1999 | url = https://books.google.com/books?id=hGVWzQmQYP0C&dq=logical+effort+cmos&pg=PP1| publisher = Morgan Kaufmann | isbn = 1-55860-557-6 }}
@@ Line 135: / Line 125: @@
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 [[Category:Created On 17/08/2023]]
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Contents

लॉजिक गेट में विलंब की व्युत्पत्ति

एकल स्टेज के लॉजिक एफर्ट की गणना करने की प्रक्रिया