एलपीडीडीआर: Difference between revisions

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[[File:Tolino shine - controller board - Samsung K4X2G323PD-8GD8-1997.jpg|thumb|मोबाइल डीडीआर: सैमसंग K4X2G323PD-8GD8]]लो-पावर डबल डेटा रेट (LPDDR), जिसे LPDDR SDRAM के रूप में भी जाना जाता है, एक प्रकार की [[सिंक्रोनस डायनेमिक रैंडम-एक्सेस मेमोरी]] है जो कम बिजली की खपत करती है और [[मोबाइल कंप्यूटर]] और मोबाइल फोन जैसे उपकरणों के लिए लक्षित है। पुराने वेरिएंट को मोबाइल डीडीआर के रूप में भी जाना जाता है, और इसे एमडीडीआर के रूप में संक्षिप्त किया जाता है।
[[File:Tolino shine - controller board - Samsung K4X2G323PD-8GD8-1997.jpg|thumb|मोबाइल डीडीआर: सैमसंग K4X2G323PD-8GD8]]लो-पावर डबल डेटा रेट (एलपीडीडीआर), जिसे '''एलपीडीडीआर''' एसडीआरएएम के रूप में भी जाना जाता है, एक प्रकार की [[सिंक्रोनस डायनेमिक रैंडम-एक्सेस मेमोरी]] है जो कम बिजली का उपयोग करती है और [[मोबाइल कंप्यूटर]] और मोबाइल फोन जैसे उपकरणों के लिए लक्षित है। पुराने वेरिएंट को मोबाइल डीडीआर के रूप में भी जाना जाता है, और इसे एमडीडीआर के रूप में संक्षिप्त किया जाता है।


आधुनिक एलपी[[डीडीआर एसडीआरएएम]] डीडीआर एसडीआरएएम से अलग है, जिसमें विभिन्न अंतर हैं जो मोबाइल एप्लिकेशन के लिए प्रौद्योगिकी को अधिक उपयुक्त बनाते हैं।<ref>{{cite web |url=https://blogs.synopsys.com/committedtomemory/2014/01/10/when-is-lpddr3-not-lpddr3-when-its-ddr3l/ |title=LPDDR3 कब LPDDR3 नहीं है? जब यह DDR3L है...|work=Committed to Memory blog |access-date=16 July 2021 }}</ref>
आधुनिक एलपी[[डीडीआर एसडीआरएएम]] से भिन्न है, जिसमें विभिन्न अंतर हैं जो मोबाइल एप्लिकेशन के लिए प्रौद्योगिकी को अधिक उपयुक्त बनाते हैं।<ref>{{cite web |url=https://blogs.synopsys.com/committedtomemory/2014/01/10/when-is-lpddr3-not-lpddr3-when-its-ddr3l/ |title=LPDDR3 कब LPDDR3 नहीं है? जब यह DDR3L है...|work=Committed to Memory blog |access-date=16 July 2021 }}</ref>  
LPDDR प्रौद्योगिकी मानकों को DDR मानकों से स्वतंत्र रूप से विकसित किया गया है, LPDDR4X और यहां तक ​​कि LPDDR5 उदाहरण के लिए [[DDR5 SDRAM]] से पहले लागू किया जा रहा है और [[DDR4 SDRAM]] की तुलना में कहीं अधिक डेटा दरों की पेशकश कर रहा है।


== बस की चौड़ाई ==
एलपीडीडीआर प्रौद्योगिकी मानकों को [[डीडीआर एसडीआरएएम|डीडीआर]] मानकों से स्वतंत्र रूप से विकसित किया गया है, एलपीडीडीआर4X और यहां तक ​​कि एलपीडीडीआर5 उदाहरण के लिए [[डीडीआर एसडीआरएएम|डीडीआर]]5 एसडीआरएएम से पहले लागू किया जा रहा है और [[डीडीआर एसडीआरएएम|डीडीआर]]4 एसडीआरएएम की तुलना में कहीं अधिक डेटा दरों को प्रस्तुत कर रहा है।
 
== बस विड्थ ==
{| class="wikitable floatright" style="text-align:center;"
{| class="wikitable floatright" style="text-align:center;"
|+ Properties of the different LPDDR generations
|+ विभिन्न एलपीडीडीआर पीढ़ियों के गुण
|-
|-
!LPDDR ||  1 || 1E || 2 || 2E || 3 || 3E || 4 || 4X || 5 || 5X
!एलपीडीडीआर ||  1 || 1E || 2 || 2E || 3 || 3E || 4 || 4X || 5 || 5X
|-
|-
!Maximum Density (bit)
!अधिकतम घनत्व (बिट)
|
|
|
|
Line 23: Line 24:
|32
|32
|-
|-
! <abbr title="Internal access rate">Memory array clock</abbr> (MHz)
! मेमोरी सरणी घड़ी (मेगाहर्ट्ज)
| 200 || 266 || 200 || 266 || 200 || 266 || 200 || 266 || 400 || 533
| 200 || 266 || 200 || 266 || 200 || 266 || 200 || 266 || 400 || 533
|-
|-
! Prefetch size
! प्रीफ़ेच आकार
|colspan="2"| 2''n'' ||colspan="2"| 4''n'' ||colspan="2"| 8''n'' || colspan="4" | 16''n''
|colspan="2"| 2''n'' ||colspan="2"| 4''n'' ||colspan="2"| 8''n'' || colspan="4" | 16''n''
|-
|-
!Memory densities
!स्मृति घनत्व
|colspan="2" |
|colspan="2" |
|colspan="2" |64Mb-8Gb
|colspan="2" |64Mb-8Gb
Line 36: Line 37:
|colspan="2" |4-32Gb
|colspan="2" |4-32Gb
|-
|-
! [[input/output|I/O]] bus clock frequency (MHz)
! I/O बस घड़ी आवृत्ति (मेगाहर्ट्ज)
| 200 || 266 || 400 || {{0}}533 || {{0}}800 || 1067 || 1600 || 2133 || 3200 || 4267
| 200 || 266 || 400 || {{0}}533 || {{0}}800 || 1067 || 1600 || 2133 || 3200 || 4267
|-
|-
! Data transfer rate ([[Double data rate|DDR]]) (MT/s){{efn|Equivalently, Mbit/s/pin.}}
! डेटा अंतरण दर (डीडीआर) (एमटी/एस)
| 400 || 533 || 800 || 1067 || 1600 || 2133 || 3200 || 4267 || 6400 || 8533
| 400 || 533 || 800 || 1067 || 1600 || 2133 || 3200 || 4267 || 6400 || 8533
|- style="line-height:120%;"
|- style="line-height:120%;"
! style="line-height:150%;" | Supply voltage(s) (Volt)
! style="line-height:150%;" | आपूर्ति वोल्टेज (वोल्ट) (वोल्ट)
|colspan="2"| 1.8 ||colspan="2"| 1.2, 1.8 ||colspan="2"| 1.2, 1.8 || 1.1, 1.8
|colspan="2"| 1.8 ||colspan="2"| 1.2, 1.8 ||colspan="2"| 1.2, 1.8 || 1.1, 1.8
|0.6, 1.1, 1.8
|0.6, 1.1, 1.8
Line 48: Line 49:
|0.5, 1.05, 1.8
|0.5, 1.05, 1.8
|-
|-
! Command/Address bus
! कमांड/एड्रेस बस
|colspan="2"| 19 bits, SDR ||colspan="4"| 10 bits, DDR ||colspan="2"| 6 bits, SDR ||colspan="2"|  7 bits, DDR
|colspan="2"| 19 bits, SDR ||colspan="4"| 10 bits, DDR ||colspan="2"| 6 bits, SDR ||colspan="2"|  7 bits, DDR
|-
|-
! Year
! साल
| colspan="2" | ?
| colspan="2" | ?
| colspan="2" | 2009
| colspan="2" | 2009
Line 58: Line 59:
| 2019 || 2021
| 2019 || 2021
|}
|}
मानक एसडीआरएएम के विपरीत, स्थिर उपकरणों और लैपटॉप में उपयोग किया जाता है और आमतौर पर 64-बिट वाइड मेमोरी बस से जुड़ा होता है, एलपीडीडीआर भी 16- या 32-बिट वाइड चैनल की अनुमति देता है।<ref>{{cite web |url=http://processors.wiki.ti.com/index.php/एलपीडीडीआर|title=एलपीडीडीआर|work=[[Texas Instruments]] wiki |access-date=10 March 2015 }}</ref>
मानक एसडीआरएएम के विपरीत, स्थिर उपकरणों और लैपटॉप में उपयोग किया जाता है और सामान्यतः 64-बिट वाइड मेमोरी बस से जुड़ा होता है, एलपीडीडीआर भी 16- या 32-बिट वाइड चैनल की अनुमति देता है।<ref>{{cite web |url=http://processors.wiki.ti.com/index.php/एलपीडीडीआर|title=एलपीडीडीआर|work=[[Texas Instruments]] wiki |access-date=10 March 2015 }}</ref>
ई संस्करण विनिर्देशों के उन्नत संस्करणों को चिह्नित करते हैं। वे 33% प्रदर्शन को बढ़ावा देने के लिए 266 मेगाहर्ट्ज तक मेमोरी ऐरे को ओवरक्लॉक करने को औपचारिक रूप देते हैं। इन उच्च आवृत्तियों को लागू करने वाले मेमोरी मॉड्यूल का उपयोग Apple [[मैकबुक]] और गेमिंग लैपटॉप में किया जाता है।


मानक एसडीआरएएम के साथ, अधिकांश पीढ़ियां आंतरिक प्राप्ति आकार और बाहरी स्थानांतरण गति को दोगुना करती हैं। (DDR4 और LPDDR5 इसके अपवाद हैं।)
"ई" संस्करण विनिर्देशों के उन्नत संस्करणों को चिह्नित करते हैं। वे 33% प्रदर्शन को बढ़ावा देने के लिए 266 मेगाहर्ट्ज तक मेमोरी ऐरे को ओवरक्लॉक करने को औपचारिक रूप देते हैं। इन उच्च आवृत्तियों को लागू करने वाले मेमोरी मॉड्यूल का उपयोग Apple [[मैकबुक]] और गेमिंग लैपटॉप में किया जाता है।
 
मानक एसडीआरएएम के साथ, अधिकांश पीढ़ियां आंतरिक प्राप्ति आकार और बाहरी स्थानांतरण गति को दोगुना करती हैं। (डीडीआर4 और एलपीडीडीआर5 इसके अपवाद हैं।)


== पीढ़ी ==
== पीढ़ी ==


=== एलपीडीडीआर (1) ===
=== एलपीडीडीआर (1) ===
मूल कम-शक्ति डीडीआर (कभी-कभी पूर्वव्यापी रूप से एलपीडीडीआर1 कहा जाता है) डीडीआर एसडीआरएएम का थोड़ा संशोधित रूप है, जिसमें समग्र बिजली खपत को कम करने के लिए कई बदलाव किए गए हैं।
मूल कम-शक्ति डीडीआर (कभी-कभी पूर्वव्यापी रूप से एलपीडीडीआर1 कहा जाता है) डीडीआर एसडीआरएएम का थोड़ा संशोधित रूप है, जिसमें समग्र बिजली उपयोग को कम करने के लिए कई परिवर्तन किए गए हैं।


सबसे महत्वपूर्ण रूप से, आपूर्ति वोल्टेज 2.5 से 1.8 V तक कम हो जाता है। अतिरिक्त बचत तापमान-क्षतिपूर्ति रिफ्रेश से आती है (DRAM को कम तापमान पर कम बार रिफ्रेश करने की आवश्यकता होती है), आंशिक ऐरे सेल्फ रिफ्रेश, और एक डीप पावर डाउन मोड जो सभी मेमोरी सामग्री का त्याग करता है। इसके अतिरिक्त, चिप्स छोटे होते हैं, उनके गैर-मोबाइल समकक्षों की तुलना में कम बोर्ड स्थान का उपयोग करते हैं। [[सैमसंग इलेक्ट्रॉनिक्स]] और [[माइक्रोन प्रौद्योगिकी]] इस तकनीक के दो मुख्य प्रदाता हैं, जिनका उपयोग टैबलेट और फोन उपकरणों जैसे [[आईफोन 3जीएस]], [[आईपैड (पहली पीढ़ी)]], सैमसंग गैलेक्सी टैब 7.0 और [[मोटोरोला ड्रॉयड एक्स]] में किया जाता है।<ref>[http://www.anandtech.com/show/4062/samsung-galaxy-tab-the-anandtech-review Anandtech Samsung Galaxy Tab - The AnandTech Review], 23 December 2010</ref>
सबसे महत्वपूर्ण रूप से, आपूर्ति वोल्टेज 2.5 से 1.8 V तक कम हो जाता है। अतिरिक्त बचत तापमान-क्षतिपूर्ति रिफ्रेश से आती है (DRAM को कम तापमान पर कम बार रिफ्रेश करने की आवश्यकता होती है), आंशिक ऐरे सेल्फ रिफ्रेश, और एक डीप पावर डाउन मोड जो सभी मेमोरी सामग्री का त्याग करता है। इसके अतिरिक्त, चिप्स छोटे होते हैं, उनके गैर-मोबाइल समकक्षों की तुलना में कम बोर्ड स्थान का उपयोग करते हैं। [[सैमसंग इलेक्ट्रॉनिक्स]] और [[माइक्रोन प्रौद्योगिकी]] इस तकनीक के दो मुख्य प्रदाता हैं, जिनका उपयोग टैबलेट और फोन उपकरणों जैसे [[आईफोन 3जीएस]], [[आईपैड (पहली पीढ़ी)]], सैमसंग गैलेक्सी टैब 7.0 और [[मोटोरोला ड्रॉयड एक्स]] में किया जाता है।<ref>[http://www.anandtech.com/show/4062/samsung-galaxy-tab-the-anandtech-review Anandtech Samsung Galaxy Tab - The AnandTech Review], 23 December 2010</ref>
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=== एलपीडीडीआर2 ===
=== एलपीडीडीआर2 ===
[[File:Motorola Xoom - Samsung K4P4G154EC-FGC1 on main board-0122.jpg|thumb|सैमसंग K4P4G154EC-FGC1 4Gbit LPDDR2 चिप]]2009 में, मानक समूह [[JEDEC]] ने JESD209-2 प्रकाशित किया, जिसने अधिक नाटकीय रूप से संशोधित कम-शक्ति वाले DDR इंटरफ़ेस को परिभाषित किया।<ref name="lpddr2" /><ref>{{Cite news |title= जेईडीईसी ने कम पावर मेमोरी उपकरणों के लिए एलपीडीडीआर2 मानक के प्रकाशन की घोषणा की|work= Press release |date= 2 April 2009 |url= https://www.jedec.org/news/pressreleases/jedec-announces-publication-lpddr2-standard-low-power-memory-devices |access-date= 28 November 2021 }}</ref>
[[File:Motorola Xoom - Samsung K4P4G154EC-FGC1 on main board-0122.jpg|thumb|सैमसंग K4P4G154EC-FGC1 4Gbit एलपीडीडीआर2 चिप]]2009 में, मानक समूह [[JEDEC|जेईडीईसी]] ने JESD209-2 प्रकाशित किया, जिसने अधिक नाटकीय रूप से संशोधित कम-शक्ति वाले डीडीआर इंटरफ़ेस को परिभाषित किया।<ref name="lpddr2" /><ref>{{Cite news |title= जेईडीईसी ने कम पावर मेमोरी उपकरणों के लिए एलपीडीडीआर2 मानक के प्रकाशन की घोषणा की|work= Press release |date= 2 April 2009 |url= https://www.jedec.org/news/pressreleases/jedec-announces-publication-lpddr2-standard-low-power-memory-devices |access-date= 28 November 2021 }}</ref>
यह DDR1 या [[DDR2 SDRAM]] के साथ संगत नहीं है, लेकिन या तो समायोजित कर सकता है:
यह डीडीआर या [[DDR2 SDRAM|डीडीआर2 एसडीआरएएम]] के साथ संगत नहीं है, लेकिन समायोजित कर सकते है:


* LPDDR2-S2: 2n प्रीफ़ेच मेमोरी (DDR1 की तरह),
* एलपीडीडीआर2-S2: 2n प्रीफ़ेच मेमोरी (डीडीआर1 की तरह),
* LPDDR2-S4: 4n प्रीफेच मेमोरी (जैसे DDR2), या
* एलपीडीडीआर2-S4: 4n प्रीफेच मेमोरी (जैसे डीडीआर2), या
* LPDDR2-N: गैर-वाष्पशील (NAND फ़्लैश) मेमोरी।
* एलपीडीडीआर2-N: नॉन-वोलेटाइल (NAND फ़्लैश) मेमोरी।


कुछ अतिरिक्त आंशिक ऐरे रिफ्रेश विकल्पों के साथ लो-पावर स्टेट्स बुनियादी एलपीडीडीआर के समान हैं।
कुछ अतिरिक्त आंशिक ऐरे रिफ्रेश विकल्पों के साथ लो-पावर स्टेट्स बुनियादी एलपीडीडीआर के समान हैं।


LPDDR-200 से LPDDR-1066 (100 से 533 MHz की क्लॉक फ़्रीक्वेंसी) के लिए टाइमिंग पैरामीटर निर्दिष्ट किए गए हैं।
एलपीडीडीआर-200 से एलपीडीडीआर-1066 (100 से 533 MHz की क्लॉक फ़्रीक्वेंसी) के लिए टाइमिंग पैरामीटर निर्दिष्ट किए गए हैं।


1.2 V पर काम करते हुए, LPDDR2 कंट्रोल और एड्रेस लाइन को 10-बिट डबल डेटा रेट CA बस पर मल्टीप्लेक्स करता है। आदेश एसडीआरएएम # एसडीआरएएम नियंत्रण संकेतों के समान हैं, सिवाय प्रीचार्ज और बर्स्ट टर्मिनेट ओपकोड के पुन: असाइनमेंट को छोड़कर:
1.2 V पर काम करते हुए, एलपीडीडीआर2 कंट्रोल और एड्रेस लाइन को 10-बिट डबल डेटा रेट CA बस पर मल्टीप्लेक्स करता है। आदेश एसडीआरएएम # एसडीआरएएम नियंत्रण संकेतों के समान हैं, सिवाय प्रीचार्ज और बर्स्ट टर्मिनेट ओपकोड के पुन: असाइनमेंट को छोड़कर:


{|class="wikitable" style="text-align:center; border-width:0px;"
{|class="wikitable" style="text-align:center; border-width:0px;"
|+ LPDDR2/LPDDR3 command encoding<ref name="lpddr2">{{Citation |url= http://www.jedec.org/sites/default/files/docs/JESD209-2B.pdf |title=JEDEC Standard: Low Power Double Data Rate 2 (LPDDR2) |date=February 2010 |access-date=2010-12-30 |publisher=JEDEC Solid State Technology Association}}</ref>
|+ एलपीडीडीआर2/एलपीडीडीआर3 कमांड एन्कोडिंग<ref name="lpddr2">{{Citation |url= http://www.jedec.org/sites/default/files/docs/JESD209-2B.pdf |title=JEDEC Standard: Low Power Double Data Rate 2 (LPDDR2) |date=February 2010 |access-date=2010-12-30 |publisher=JEDEC Solid State Technology Association}}</ref>
|-
|-
! rowspan="2"  | Operation
! rowspan="2"  | संचालन
| rowspan="17" style="border-width:0px; background-color:white" |  
| rowspan="17" style="border-width:0px; background-color:white" |  
! colspan="10" style="line-height:110%" | <big>↗</big> Rising clock <big>↗</big>
! colspan="10" style="line-height:110%" | <big>↗</big> राइजिंग क्लॉक <big>↗</big>
! colspan="10" style="line-height:110%" | <big>↘</big> Falling clock <big>↘</big>
! colspan="10" style="line-height:110%" | <big>↘</big> फॉलिंग क्लॉक<big>↘</big>
|- style="line-height:110%";
|- style="line-height:110%";
! CA0<br/><small>({{overline|RAS}})</small> || CA1<br/><small>({{overline|CAS}})</small> || CA2<br/><small>({{overline|WE}})</small> || CA3<br>&nbsp; || CA4<br>&nbsp; || CA5<br>&nbsp; || CA6<br>&nbsp; || CA7<br>&nbsp; || CA8<br>&nbsp; || CA9<br>&nbsp;
! CA0<br/><small>({{overline|RAS}})</small> || CA1<br/><small>({{overline|CAS}})</small> || CA2<br/><small>({{overline|WE}})</small> || CA3<br>&nbsp; || CA4<br>&nbsp; || CA5<br>&nbsp; || CA6<br>&nbsp; || CA7<br>&nbsp; || CA8<br>&nbsp; || CA9<br>&nbsp;
! CA0<br/><small>({{overline|RAS}})</small> || CA1<br/><small>({{overline|CAS}})</small> || CA2<br/><small>({{overline|WE}})</small> || CA3<br>&nbsp; || CA4<br>&nbsp; || CA5<br>&nbsp; || CA6<br>&nbsp; || CA7<br>&nbsp; || CA8<br>&nbsp; || CA9<br>&nbsp;
! CA0<br/><small>({{overline|RAS}})</small> || CA1<br/><small>({{overline|CAS}})</small> || CA2<br/><small>({{overline|WE}})</small> || CA3<br>&nbsp; || CA4<br>&nbsp; || CA5<br>&nbsp; || CA6<br>&nbsp; || CA7<br>&nbsp; || CA8<br>&nbsp; || CA9<br>&nbsp;
|-
|-
| No operation
| कोई ऑपरेशन नहीं
| {{no|'''H'''}} || {{no|'''H'''}} || {{no|'''H'''}} ||colspan="17" bgcolor=lightgrey| —  
| {{no|'''H'''}} || {{no|'''H'''}} || {{no|'''H'''}} ||colspan="17" bgcolor=lightgrey| —  
|-
|-
| Precharge all banks
| सभी बैंकों को प्रीचार्ज करें
| {{no|'''H'''}} || {{no|'''H'''}} || {{yes|'''L'''}} || {{no|'''H'''}} || {{no|'''H'''}} ||colspan="15" bgcolor=lightgrey| —  
| {{no|'''H'''}} || {{no|'''H'''}} || {{yes|'''L'''}} || {{no|'''H'''}} || {{no|'''H'''}} ||colspan="15" bgcolor=lightgrey| —  
|-
|-
| Precharge one bank
| एक बैंक को प्रीचार्ज करें
| {{no|'''H'''}} || {{no|'''H'''}} || {{yes|'''L'''}} || {{no|'''H'''}} || {{yes|'''L'''}} ||colspan=2 bgcolor=lightgrey| — ||bgcolor=PaleTurquoise | BA0 ||bgcolor=PaleTurquoise | BA1 ||bgcolor=PaleTurquoise | BA2  
| {{no|'''H'''}} || {{no|'''H'''}} || {{yes|'''L'''}} || {{no|'''H'''}} || {{yes|'''L'''}} ||colspan=2 bgcolor=lightgrey| — ||bgcolor=PaleTurquoise | BA0 ||bgcolor=PaleTurquoise | BA1 ||bgcolor=PaleTurquoise | BA2  
| colspan="10" bgcolor=lightgrey| —
| colspan="10" bgcolor=lightgrey| —
|-
|-
| Preactive (LPDDR2-N only)
| प्रीएक्टिव (एलपीडीडीआर2-N केवल)
| {{no|'''H'''}} || {{no|'''H'''}} || {{yes|'''L'''}} || {{no|'''H'''}} || A30 || A31 || A32 ||bgcolor=PaleTurquoise | BA0 ||bgcolor=PaleTurquoise | BA1 ||bgcolor=PaleTurquoise | BA2  
| {{no|'''H'''}} || {{no|'''H'''}} || {{yes|'''L'''}} || {{no|'''H'''}} || A30 || A31 || A32 ||bgcolor=PaleTurquoise | BA0 ||bgcolor=PaleTurquoise | BA1 ||bgcolor=PaleTurquoise | BA2  
| A20 || A21 || A22 || A23 || A24 || A25 || A26 || A27 || A28 || A29
| A20 || A21 || A22 || A23 || A24 || A25 || A26 || A27 || A28 || A29
|-
|-
| Burst terminate
| ब्रस्ट टर्मिनेट
| {{no|'''H'''}} || {{no|'''H'''}} || {{yes|'''L'''}} || {{yes|'''L'''}} ||colspan="16" bgcolor=lightgrey| —  
| {{no|'''H'''}} || {{no|'''H'''}} || {{yes|'''L'''}} || {{yes|'''L'''}} ||colspan="16" bgcolor=lightgrey| —  
|-
|-
| Read (AP=auto-precharge)
| पढ़ें (एपी = ऑटो-प्रीचार्ज)
| {{no|'''H'''}} || {{yes|'''L'''}} || {{no|'''H'''}} ||colspan=2 bgcolor=lightgrey| ''reserved'' || C1 || C2 ||bgcolor=PaleTurquoise | BA0 ||bgcolor=PaleTurquoise | BA1 ||bgcolor=PaleTurquoise | BA2
| {{no|'''H'''}} || {{yes|'''L'''}} || {{no|'''H'''}} ||colspan=2 bgcolor=lightgrey| ''रिजर्व्ड'' || C1 || C2 ||bgcolor=PaleTurquoise | BA0 ||bgcolor=PaleTurquoise | BA1 ||bgcolor=PaleTurquoise | BA2
| {{maybe|AP}} || C3 || C4 || C5 || C6 || C7 || C8 || C9 || C10 || C11
| {{maybe|AP}} || C3 || C4 || C5 || C6 || C7 || C8 || C9 || C10 || C11
|-
|-
| Write (AP=auto-precharge)
| लिखें (एपी = ऑटो-प्रीचार्ज)
| {{no|'''H'''}} || {{yes|'''L'''}} || {{yes|'''L'''}} ||colspan=2 bgcolor=lightgrey| ''reserved'' || C1 || C2 ||bgcolor=PaleTurquoise | BA0 ||bgcolor=PaleTurquoise | BA1 ||bgcolor=PaleTurquoise | BA2  
| {{no|'''H'''}} || {{yes|'''L'''}} || {{yes|'''L'''}} ||colspan=2 bgcolor=lightgrey| ''रिजर्व्ड'' || C1 || C2 ||bgcolor=PaleTurquoise | BA0 ||bgcolor=PaleTurquoise | BA1 ||bgcolor=PaleTurquoise | BA2  
| {{maybe|AP}} || C3 || C4 || C5 || C6 || C7 || C8 || C9 || C10 || C11
| {{maybe|AP}} || C3 || C4 || C5 || C6 || C7 || C8 || C9 || C10 || C11
|-
|-
| Activate (R0–14=Row address)
| सक्रिय करें (R0–14=पंक्ति का एड्रेस)
| {{yes|'''L'''}} || {{no|'''H'''}} || R8 || R9 || R10 || R11 || R12 ||bgcolor=PaleTurquoise | BA0 ||bgcolor=PaleTurquoise | BA1 ||bgcolor=PaleTurquoise | BA2  
| {{yes|'''L'''}} || {{no|'''H'''}} || R8 || R9 || R10 || R11 || R12 ||bgcolor=PaleTurquoise | BA0 ||bgcolor=PaleTurquoise | BA1 ||bgcolor=PaleTurquoise | BA2  
| R0 || R1 || R2 || R3 || R4 || R5 || R6 || R7 || R13 || R14
| R0 || R1 || R2 || R3 || R4 || R5 || R6 || R7 || R13 || R14
|-
|-
| Activate (LPDDR2-N only)
| सक्रिय करें (एलपीडीडीआर2-N केवल)
| {{yes|'''L'''}} || {{no|'''H'''}} || A15 || A16 || A17 || A18 || A19 ||bgcolor=PaleTurquoise | BA0 ||bgcolor=PaleTurquoise | BA1 ||bgcolor=PaleTurquoise | BA2  
| {{yes|'''L'''}} || {{no|'''H'''}} || A15 || A16 || A17 || A18 || A19 ||bgcolor=PaleTurquoise | BA0 ||bgcolor=PaleTurquoise | BA1 ||bgcolor=PaleTurquoise | BA2  
| A5 || A6 || A7 || A8 || A9 || A10 || A11 || A12 || A13 || A14
| A5 || A6 || A7 || A8 || A9 || A10 || A11 || A12 || A13 || A14
|-
|-
| Refresh all banks (LPDDR2-Sx only)
| सभी बैंकों को रिफ्रेश करें (केवल एलपीडीडीआर2:Sx)
| {{yes|'''L'''}} || {{yes|'''L'''}} || {{no|'''H'''}} || {{no|'''H'''}} ||colspan="16" bgcolor=lightgrey| —  
| {{yes|'''L'''}} || {{yes|'''L'''}} || {{no|'''H'''}} || {{no|'''H'''}} ||colspan="16" bgcolor=lightgrey| —  
|-
|-
| Refresh one bank (round-robin addressing)
| एक बैंक को रिफ्रेश करें (राउंड-रॉबिन एड्रेसिंग)
| {{yes|'''L'''}} || {{yes|'''L'''}} || {{no|'''H'''}} || {{yes|'''L'''}} ||colspan="16" bgcolor=lightgrey| —  
| {{yes|'''L'''}} || {{yes|'''L'''}} || {{no|'''H'''}} || {{yes|'''L'''}} ||colspan="16" bgcolor=lightgrey| —  
|-
|-
| Mode register read (MA0–7=address)
| मोड रजिस्टर पढ़ा (MA0–7=एड्रेस)
| {{yes|'''L'''}} || {{yes|'''L'''}} || {{yes|'''L'''}} || {{no|'''H'''}} || MA0 || MA1 || MA2 || MA3 || MA4 || MA5  
| {{yes|'''L'''}} || {{yes|'''L'''}} || {{yes|'''L'''}} || {{no|'''H'''}} || MA0 || MA1 || MA2 || MA3 || MA4 || MA5  
| MA6 || MA7 ||colspan="8" bgcolor=lightgrey| —
| MA6 || MA7 ||colspan="8" bgcolor=lightgrey| —
|-
|-
| Mode register write (OP0–7=data)
| मोड रजिस्टर राइट (OP0–7=डेटा)
| {{yes|'''L'''}} || {{yes|'''L'''}} || {{yes|'''L'''}} || {{yes|'''L'''}} || MA0 || MA1 || MA2 || MA3 || MA4 || MA5
| {{yes|'''L'''}} || {{yes|'''L'''}} || {{yes|'''L'''}} || {{yes|'''L'''}} || MA0 || MA1 || MA2 || MA3 || MA4 || MA5
| MA6 || MA7 || OP0 || OP1 || OP2 || OP3 || OP4 || OP5 || OP6 || OP7
| MA6 || MA7 || OP0 || OP1 || OP2 || OP3 || OP4 || OP5 || OP6 || OP7
|}
|}
कॉलम एड्रेस बिट C0 को कभी स्थानांतरित नहीं किया जाता है, और इसे शून्य माना जाता है। बर्स्ट ट्रांसफर इस प्रकार हमेशा सम पते पर शुरू होते हैं।
कॉलम एड्रेस बिट C0 को कभी स्थानांतरित नहीं किया जाता है, और इसे शून्य माना जाता है। बर्स्ट ट्रांसफर इस प्रकार हमेशा सम पते पर प्रारंभ होते हैं।


LPDDR2 में एक सक्रिय-निम्न चिप का चयन भी होता है (जब उच्च होता है, तो सब कुछ एक NOP होता है) और क्लॉक सक्षम CKE सिग्नल होता है, जो SDRAM की तरह काम करता है। एसडीआरएएम की तरह, सीकेई को पहले गिराए जाने वाले चक्र पर भेजा गया आदेश पावर-डाउन स्थिति का चयन करता है:
एलपीडीडीआर2 में एक सक्रिय-निम्न चिप का चयन भी होता है (जब उच्च होता है, तो सब कुछ एक NOP होता है) और क्लॉक सक्षम CKE सिग्नल होता है, जो एसडीआरएएम की तरह काम करता है। एसडीआरएएम की तरह, CKE को पहले गिराए जाने वाले चक्र पर भेजा गया आदेश पावर-डाउन स्थिति का चयन करता है:


* यदि चिप सक्रिय है, तो यह जगह में जम जाती है।
* यदि चिप सक्रिय है, तो यह जगह में जम जाती है।
* यदि कमांड NOP है ({{overline|CS}} low या CA0–2 = HHH), चिप बेकार हो जाती है।
* यदि कमांड NOP है ({{overline|CS}} low या CA0–2 = HHH), चिप व्यर्थ हो जाती है।
* यदि कमांड एक रिफ्रेश कमांड (CA0–2 = LLH) है, तो चिप सेल्फ-रिफ्रेश स्थिति में प्रवेश करती है।
* यदि कमांड एक रिफ्रेश कमांड (CA0–2 = LLH) है, तो चिप सेल्फ-रिफ्रेश स्थिति में प्रवेश करती है।
* यदि कमांड एक बर्स्ट टर्मिनेट (CA0–2 = HHL) है, तो चिप डीप पावर-डाउन अवस्था में प्रवेश करती है। (छोड़ते समय एक पूर्ण रीसेट अनुक्रम आवश्यक है।)
* यदि कमांड एक बर्स्ट टर्मिनेट (CA0–2 = HHL) है, तो चिप डीप पावर-डाउन अवस्था में प्रवेश करती है। (छोड़ते समय एक पूर्ण रीसेट अनुक्रम आवश्यक है।)


पारंपरिक एसडीआरएएम की तुलना में 8-बिट एड्रेस स्पेस और उन्हें वापस पढ़ने की क्षमता के साथ मोड रजिस्टरों का बहुत विस्तार किया गया है। हालांकि एक सीरियल उपस्थिति से छोटा EEPROM का पता लगाता है, एक की आवश्यकता को समाप्त करने के लिए पर्याप्त जानकारी शामिल है।
पारंपरिक एसडीआरएएम की तुलना में 8-बिट एड्रेस स्पेस और उन्हें वापस पढ़ने की क्षमता के साथ मोड रजिस्टरों का बहुत विस्तार किया गया है। चूंकि एक छोटा सीरियल प्रजेंस डिटेक्ट EEPROM पता लगाता है, कि एक की आवश्यकता को समाप्त करने के लिए पर्याप्त जानकारी सम्मिलित है।


4 [[gigabit]] से छोटे S2 डिवाइस और 1 Gbit से छोटे S4 डिवाइस में केवल चार बैंक हैं। वे BA2 सिग्नल की उपेक्षा करते हैं, और प्रति बैंक रिफ्रेश का समर्थन नहीं करते हैं।
4 [[gigabit|गीगाबिट]] से छोटे S2 डिवाइस और 1 Gbit से छोटे S4 डिवाइस में केवल चार बैंक हैं। वे BA2 सिग्नल की उपेक्षा करते हैं, और प्रति बैंक रिफ्रेश का समर्थन नहीं करते हैं।


गैर-वाष्पशील मेमोरी डिवाइस रिफ्रेश कमांड का उपयोग नहीं करते हैं, और एड्रेस बिट्स A20 और ऊपर को ट्रांसफर करने के लिए प्रीचार्ज कमांड को फिर से असाइन करते हैं। निम्न-क्रम बिट्स (A19 और नीचे) निम्नलिखित सक्रिय कमांड द्वारा स्थानांतरित किए जाते हैं। यह चयनित पंक्ति को मेमोरी सरणी से 4 या 8 (बीए बिट्स द्वारा चयनित) पंक्ति डेटा बफर में स्थानांतरित करता है, जहां उन्हें रीड कमांड द्वारा पढ़ा जा सकता है। DRAM के विपरीत, बैंक एड्रेस बिट्स मेमोरी एड्रेस का हिस्सा नहीं होते हैं; कोई भी पता किसी भी पंक्ति डेटा बफर में स्थानांतरित किया जा सकता है। स्मृति के प्रकार के आधार पर एक पंक्ति डेटा बफर 32 से 4096 बाइट लंबा हो सकता है। 32 बाइट से बड़ी पंक्तियाँ सक्रिय कमांड में कुछ निम्न-क्रम पता बिट्स को अनदेखा करती हैं। 4096 बाइट्स से छोटी पंक्तियाँ रीड कमांड में कुछ उच्च-क्रम के एड्रेस बिट्स को अनदेखा करती हैं।
नॉन-वोलेटाइल मेमोरी डिवाइस रिफ्रेश कमांड का उपयोग नहीं करते हैं, और एड्रेस बिट्स A20 और ऊपर को ट्रांसफर करने के लिए प्रीचार्ज कमांड को फिर से असाइन करते हैं। लो आर्डर बिट्स (A19 और नीचे) निम्नलिखित सक्रिय कमांड द्वारा स्थानांतरित किए जाते हैं। यह चयनित पंक्ति को मेमोरी सरणी से 4 या 8 (बीए बिट्स द्वारा चयनित) पंक्ति डेटा बफर में स्थानांतरित करता है, जहां उन्हें रीड कमांड द्वारा पढ़ा जा सकता है। DRAM के विपरीत, बैंक एड्रेस बिट्स मेमोरी एड्रेस का हिस्सा नहीं होते हैं; कोई भी पता किसी भी पंक्ति डेटा बफर में स्थानांतरित किया जा सकता है। स्मृति के प्रकार के आधार पर एक पंक्ति डेटा बफर 32 से 4096 बाइट लंबा हो सकता है। 32 बाइट से बड़ी पंक्तियाँ सक्रिय कमांड में कुछ लो आर्डर एड्रेस बिट्स को अनदेखा करती हैं। 4096 बाइट्स से छोटी पंक्तियाँ रीड कमांड में कुछ हाई आर्डर के एड्रेस बिट्स को अनदेखा करती हैं। मेमोरी डेटा बफ़र्स को पंक्तिबद्ध करने के लिए राइट कमांड का समर्थन नहीं करती है। बल्कि, एक विशेष पता क्षेत्र में नियंत्रण रजिस्टरों की एक श्रृंखला पढ़ने और लिखने के आदेशों का समर्थन करती है, जिसका उपयोग मेमोरी ऐरे को मिटाने और प्रोग्राम करने के लिए किया जा सकता है।


गैर-वाष्पशील मेमोरी डेटा बफ़र्स को पंक्तिबद्ध करने के लिए राइट कमांड का समर्थन नहीं करती है। बल्कि, एक विशेष पता क्षेत्र में नियंत्रण रजिस्टरों की एक श्रृंखला पढ़ने और लिखने के आदेशों का समर्थन करती है, जिसका उपयोग स्मृति सरणी को मिटाने और प्रोग्राम करने के लिए किया जा सकता है।
=== एलपीडीडीआर3 ===
मई 2012 में, जेईडीईसी ने JESD209-3 लो पावर मेमोरी डिवाइस स्टैंडर्ड प्रकाशित किया।<ref>[http://www.electroiq.com/articles/sst/2012/05/jedec-publishes-lpddr3-standard-for-low-power-memory-chips.html JEDEC publishes LPDDR3 standard for low-power memory chips] {{Webarchive|url=https://web.archive.org/web/20120520044744/http://www.electroiq.com/articles/sst/2012/05/jedec-publishes-lpddr3-standard-for-low-power-memory-chips.html |date=20 May 2012 }}, Solid State Technology magazine</ref><ref name="lpddr3">[http://www.jedec.org/sites/default/files/docs/JESD209-3.pdf JESD209-3 LPDDR3 Low Power Memory Device Standard], JEDEC Solid State Technology Association</ref><ref>{{cite web|url=http://www.jedec.org/news/pressreleases/jedec-announces-publication-lpddr3-standard-low-power-memory-devices|title=जेईडीईसी ने कम पावर मेमोरी उपकरणों के लिए एलपीडीडीआर3 मानक के प्रकाशन की घोषणा की|work=jedec.org|access-date=10 March 2015}}</ref> एलपीडीडीआर2 की तुलना में, एलपीडीडीआर3 उच्च डेटा दर, अधिक बैंडविड्थ और पावर दक्षता और उच्च मेमोरी घनत्व प्रदान करता है। एलपीडीडीआर3 1600 MT/s की डेटा दर प्राप्त करता है और प्रमुख नई तकनीकों का उपयोग करता है: राइट-लेवलिंग और कमांड/एड्रेस प्रशिक्षण,<ref>[http://denalimemoryreport.com/2012/06/13/want-a-quick-and-dirty-overview-of-the-new-jedec-lpddr3-spec-eetimes-serves-it-up/ Want a quick and dirty overview of the new JEDEC LPDDR3 spec? EETimes serves it up] {{webarchive|url=https://web.archive.org/web/20130728110139/http://denalimemoryreport.com/2012/06/13/want-a-quick-and-dirty-overview-of-the-new-jedec-lpddr3-spec-eetimes-serves-it-up/ |date=2013-07-28 }}, Denali Memory Report</ref> वैकल्पिक ऑन-डाई टर्मिनेशन (ODT), और लो-I/O कैपेसिटेंस। एलपीडीडीआर3 पैकेज-ऑन-पैकेज (PoP) और असतत पैकेजिंग प्रकार दोनों का समर्थन करता है।


=== LPDDR3 ===
कमांड एन्कोडिंग एलपीडीडीआर2 के समान है, जिसमें 10-बिट डबल डेटा दर CA बस का उपयोग किया गया है।<ref name="lpddr3"/> चूंकि, मानक केवल 8n-prefetch DRAM निर्दिष्ट करता है, और इसमें फ्लैश मेमोरी कमांड सम्मिलित नहीं है।
मई 2012 में, JEDEC ने JESD209-3 लो पावर मेमोरी डिवाइस स्टैंडर्ड प्रकाशित किया।<ref>[http://www.electroiq.com/articles/sst/2012/05/jedec-publishes-lpddr3-standard-for-low-power-memory-chips.html JEDEC publishes LPDDR3 standard for low-power memory chips] {{Webarchive|url=https://web.archive.org/web/20120520044744/http://www.electroiq.com/articles/sst/2012/05/jedec-publishes-lpddr3-standard-for-low-power-memory-chips.html |date=20 May 2012 }}, Solid State Technology magazine</ref><ref name="lpddr3">[http://www.jedec.org/sites/default/files/docs/JESD209-3.pdf JESD209-3 LPDDR3 Low Power Memory Device Standard], JEDEC Solid State Technology Association</ref><ref>{{cite web|url=http://www.jedec.org/news/pressreleases/jedec-announces-publication-lpddr3-standard-low-power-memory-devices|title=जेईडीईसी ने कम पावर मेमोरी उपकरणों के लिए एलपीडीडीआर3 मानक के प्रकाशन की घोषणा की|work=jedec.org|access-date=10 March 2015}}</ref> LPDDR2 की तुलना में, LPDDR3 उच्च डेटा दर, अधिक बैंडविड्थ और पावर दक्षता और उच्च मेमोरी घनत्व प्रदान करता है। LPDDR3 1600 MT/s की डेटा दर प्राप्त करता है और प्रमुख नई तकनीकों का उपयोग करता है: राइट-लेवलिंग और कमांड/एड्रेस प्रशिक्षण,<ref>[http://denalimemoryreport.com/2012/06/13/want-a-quick-and-dirty-overview-of-the-new-jedec-lpddr3-spec-eetimes-serves-it-up/ Want a quick and dirty overview of the new JEDEC LPDDR3 spec? EETimes serves it up] {{webarchive|url=https://web.archive.org/web/20130728110139/http://denalimemoryreport.com/2012/06/13/want-a-quick-and-dirty-overview-of-the-new-jedec-lpddr3-spec-eetimes-serves-it-up/ |date=2013-07-28 }}, Denali Memory Report</ref> वैकल्पिक ऑन-डाई टर्मिनेशन (ODT), और लो-I/O कैपेसिटेंस। LPDDR3 पैकेज-ऑन-पैकेज (PoP) और असतत पैकेजिंग प्रकार दोनों का समर्थन करता है।


कमांड एन्कोडिंग LPDDR2 के समान है, जिसमें 10-बिट डबल डेटा दर CA बस का उपयोग किया गया है।<ref name="lpddr3"/>हालाँकि, मानक केवल 8n-prefetch DRAM निर्दिष्ट करता है, और इसमें फ्लैश मेमोरी कमांड शामिल नहीं है।
एलपीडीडीआर3 का उपयोग करने वाले उत्पादों में 2013 मैकबुक Air, [[iPhone 5S|आईफोन 5S]], [[iPhone 6|आईफोन 6]], [[Nexus 10|नेक्सस 10]], [[Samsung Galaxy S4|सैमसंग गैलेक्सी S4]] (GT-I9500) और Microsoft [[Surface Pro 3|सर्फेस प्रो 3]] सम्मिलित हैं।<ref>[http://www.chipworks.com/blog/recentteardowns/2013/04/25/inside-the-samsung-galaxy-s4 Inside the Samsung Galaxy S4] {{webarchive|url=https://web.archive.org/web/20130429232326/http://www.chipworks.com/blog/recentteardowns/2013/04/25/inside-the-samsung-galaxy-s4/ |date=2013-04-29 }}, Chipworks</ref> एलपीडीडीआर3 2013 में मुख्यधारा में आ गया, 800 MHz डीडीआर (1600 MT/s) पर चल रहा था, जो 2011 में PC3-12800 [[SODIMM]] (12.8 GB/s बैंडविड्थ) के तुलनीय बैंडविड्थ को प्रस्तुत करता था।<ref>[http://www.brightsideofnews.com/news/2012/6/27/samsung-lpddr3-high-performance-memory-enables-amazing-mobile-devices-in-20132c-2014.aspx Samsung LPDDR3 High-Performance Memory Enables Amazing Mobile Devices in 2013, 2014] - Bright Side of News</ref> इस बैंडविड्थ को प्राप्त करने के लिए, नियंत्रक को दोहरे चैनल मेमोरी को लागू करना होगा। उदाहरण के लिए, Exynos 5 Dual<ref>{{cite web|url=http://www.samsung.com/global/business/semiconductor/minisite/Exynos/products5dual.html|title=सैमसंग एक्सिनोस|work=samsung.com|access-date=10 March 2015}}</ref> और 5 ऑक्टा।<ref>[http://www.eetimes.com/document.asp?doc_id=1280297 Samsung reveals eight-core mobile processor] on EEtimes</ref>


LPDDR3 का उपयोग करने वाले उत्पादों में 2013 MacBook Air, [[iPhone 5S]], [[iPhone 6]], [[Nexus 10]], [[Samsung Galaxy S4]] (GT-I9500) और Microsoft [[Surface Pro 3]] शामिल हैं।<ref>[http://www.chipworks.com/blog/recentteardowns/2013/04/25/inside-the-samsung-galaxy-s4 Inside the Samsung Galaxy S4] {{webarchive|url=https://web.archive.org/web/20130429232326/http://www.chipworks.com/blog/recentteardowns/2013/04/25/inside-the-samsung-galaxy-s4/ |date=2013-04-29 }}, Chipworks</ref> LPDDR3 2013 में मुख्यधारा में आ गया, 800 MHz DDR (1600 MT/s) पर चल रहा था, जो 2011 में PC3-12800 [[SODIMM]] (12.8 GB/s बैंडविड्थ) के तुलनीय बैंडविड्थ की पेशकश करता था।<ref>[http://www.brightsideofnews.com/news/2012/6/27/samsung-lpddr3-high-performance-memory-enables-amazing-mobile-devices-in-20132c-2014.aspx Samsung LPDDR3 High-Performance Memory Enables Amazing Mobile Devices in 2013, 2014] - Bright Side of News</ref> इस बैंडविड्थ को प्राप्त करने के लिए, नियंत्रक को दोहरे चैनल मेमोरी को लागू करना होगा। उदाहरण के लिए, यह Exynos 5 Dual का मामला है<ref>{{cite web|url=http://www.samsung.com/global/business/semiconductor/minisite/Exynos/products5dual.html|title=सैमसंग एक्सिनोस|work=samsung.com|access-date=10 March 2015}}</ref> और 5 ऑक्टा।<ref>[http://www.eetimes.com/document.asp?doc_id=1280297 Samsung reveals eight-core mobile processor] on EEtimes</ref>
एलपीडीडीआर3e नामक विनिर्देश का उन्नत संस्करण डेटा दर को 2133 MT/s तक बढ़ा देता है। सैमसंग इलेक्ट्रॉनिक्स ने पहला 4 गीगाबिट 20 एनएम-श्रेणी का एलपीडीडीआर3 मॉड्यूल प्रस्तुत किया, जो 2,133 एमटी/एस तक डेटा संचारित करने में सक्षम है, जो पुराने एलपीडीडीआर2 के प्रदर्शन से दोगुना है, जो केवल 800 एमटी/एस के लिए सक्षम है।<ref>[http://www.businesswire.com/news/home/20130429006782/en/Samsung-Producing-Gigabit-LPDDR3-Mobile-DRAM-20nm-classSamsung Now Producing Four Gigabit LPDDR3 Mobile DRAM, Using 20nm-class* Process Technology], Businesswire</ref> विभिन्न निर्माताओं के विभिन्न सिस्टम ऑन चिप भी मूल रूप से 800 मेगाहर्ट्ज एलपीडीडीआर3 RAM का समर्थन करते हैं। इनमें [[क्वालकॉम]] से स्नैपड्रैगन ([[चिप पर सिस्टम]]) 600 और 800 सम्मिलित हैं<ref>[http://www.qualcomm.com/media/blog/2013/01/07/snapdragon-800-series-and-600-processors-unveiled Snapdragon 800 Series and 600 Processors Unveiled ], Qualcomm</ref> साथ ही [[Exynos (चिप पर सिस्टम)]] और [[Allwinner Technology]] सीरीज़ के कुछ SoCs।
LPDDR3e नामक विनिर्देश का उन्नत संस्करण डेटा दर को 2133 MT/s तक बढ़ा देता है। सैमसंग इलेक्ट्रॉनिक्स ने पहला 4 गीगाबिट 20 एनएम-श्रेणी का एलपीडीडीआर3 मॉड्यूल पेश किया, जो 2,133 एमटी/एस तक डेटा संचारित करने में सक्षम है, जो पुराने एलपीडीडीआर2 के प्रदर्शन से दोगुना है, जो केवल 800 एमटी/एस के लिए सक्षम है।<ref>[http://www.businesswire.com/news/home/20130429006782/en/Samsung-Producing-Gigabit-LPDDR3-Mobile-DRAM-20nm-classSamsung Now Producing Four Gigabit LPDDR3 Mobile DRAM, Using 20nm-class* Process Technology], Businesswire</ref> विभिन्न निर्माताओं के विभिन्न सिस्टम ऑन चिप भी मूल रूप से 800 मेगाहर्ट्ज LPDDR3 RAM का समर्थन करते हैं। इनमें [[क्वालकॉम]] से स्नैपड्रैगन ([[चिप पर सिस्टम]]) 600 और 800 शामिल हैं<ref>[http://www.qualcomm.com/media/blog/2013/01/07/snapdragon-800-series-and-600-processors-unveiled Snapdragon 800 Series and 600 Processors Unveiled ], Qualcomm</ref> साथ ही [[Exynos (चिप पर सिस्टम)]] और [[Allwinner Technology]] सीरीज़ के कुछ SoCs।


=== एलपीडीडीआर4 ===
=== एलपीडीडीआर4 ===
14 मार्च 2012 को, JEDEC ने यह पता लगाने के लिए एक सम्मेलन की मेजबानी की कि भविष्य की मोबाइल डिवाइस आवश्यकताएं LPDDR4 जैसे आगामी मानकों को कैसे संचालित करेंगी।<ref>{{cite web|url=http://www.jedec.org/news/pressreleases/jedec-focus-mobile-technology-upcoming-conference|title=जेईडीईसी आगामी सम्मेलन में मोबाइल प्रौद्योगिकी पर ध्यान केंद्रित करेगा|work=jedec.org|access-date=10 March 2015}}</ref> 30 दिसंबर 2013 को, सैमसंग ने घोषणा की कि उसने पहला 20 एनएम-श्रेणी 8 गीगाबिट (1 जीबी) एलपीडीडीआर4 विकसित किया है जो 3,200 एमटी/एस पर डेटा संचारित करने में सक्षम है, इस प्रकार सबसे तेज़ एलपीडीडीआर3 की तुलना में 50 प्रतिशत अधिक प्रदर्शन प्रदान करता है और लगभग 40 प्रतिशत कम खपत करता है। 1.1 वोल्ट पर ऊर्जा।<ref>{{cite web |url=http://global.samsungtomorrow.com/?p=31752|title=सैमसंग ने उद्योग का पहला 8 जीबी एलपीडीडीआर4 मोबाइल डीआरएएम विकसित किया| publisher =Samsung Electronics | type = Official Blog | work = Samsung Tomorrow|access-date= 10 March 2015}}</ref><ref>http://www.softnology.biz/pdf/JESD79-4_DDR4_SDRAM.pdf JESD79 DDR4 SDRAM Standard</ref>
14 मार्च 2012 को, जेईडीईसी ने यह पता लगाने के लिए एक सम्मेलन को होस्ट किया कि भविष्य की मोबाइल डिवाइस की आवश्यकताएं एलपीडीडीआर4 जैसे आगामी मानकों को कैसे संचालित करेंगी।<ref>{{cite web|url=http://www.jedec.org/news/pressreleases/jedec-focus-mobile-technology-upcoming-conference|title=जेईडीईसी आगामी सम्मेलन में मोबाइल प्रौद्योगिकी पर ध्यान केंद्रित करेगा|work=jedec.org|access-date=10 March 2015}}</ref> 30 दिसंबर 2013 को, सैमसंग ने घोषणा की कि उसने पहला 20 एनएम-श्रेणी 8 गीगाबिट (1 जीबी) एलपीडीडीआर4 विकसित किया है जो 3,200 एमटी/एस पर डेटा संचारित करने में सक्षम है, इस प्रकार सबसे तेज़ एलपीडीडीआर3 की तुलना में 50 प्रतिशत अधिक प्रदर्शन प्रदान करता है और लगभग 40 प्रतिशत कम उपयोग करता है। 1.1 वोल्ट पर ऊर्जा।<ref>{{cite web |url=http://global.samsungtomorrow.com/?p=31752|title=सैमसंग ने उद्योग का पहला 8 जीबी एलपीडीडीआर4 मोबाइल डीआरएएम विकसित किया| publisher =Samsung Electronics | type = Official Blog | work = Samsung Tomorrow|access-date= 10 March 2015}}</ref><ref>http://www.softnology.biz/pdf/JESD79-4_DDR4_SDRAM.pdf JESD79 DDR4 SDRAM Standard</ref>
25 अगस्त 2014 को, JEDEC ने JESD209-4 LPDDR4 लो पावर मेमोरी डिवाइस स्टैंडर्ड प्रकाशित किया।<ref>[http://www.jedec.org/news/pressreleases/jedec-releases-lpddr4-standard-low-power-memory-devices  'JEDEC Releases LPDDR4 Standard for Low Power Memory Devices'], JEDEC Solid State Technology Association.</ref><ref name=lpddr4 />
25 अगस्त 2014 को, जेडईसी ने जेईएसडी209-4 एलपीडीडीआर4 लो पावर मेमोरी डिवाइस स्टैंडर्ड प्रकाशित किया।<ref>[http://www.jedec.org/news/pressreleases/jedec-releases-lpddr4-standard-low-power-memory-devices  'JEDEC Releases LPDDR4 Standard for Low Power Memory Devices'], JEDEC Solid State Technology Association.</ref><ref name=lpddr4 />


महत्वपूर्ण परिवर्तनों में शामिल हैं:
महत्वपूर्ण परिवर्तनों में सम्मिलित हैं:
* इंटरफ़ेस की गति को दोगुना करना, और कई परिणामी विद्युत परिवर्तन, जिसमें I / O मानक को लो-वोल्टेज स्विंग-टर्मिनेटेड लॉजिक (LVSTL) में बदलना शामिल है।
* इंटरफ़ेस की गति को दोगुना करना, और कई परिणामी विद्युत परिवर्तन, जिसमें I / O मानक को लो-वोल्टेज स्विंग-टर्मिनेटेड लॉजिक (LVSTL) में बदलना सम्मिलित है।
* आंतरिक प्रीफ़ेच आकार, और न्यूनतम स्थानांतरण आकार को दोगुना करना
* आंतरिक प्रीफ़ेच आकार, और न्यूनतम स्थानांतरण आकार को दोगुना करना
* 10-बिट DDR कमांड/एड्रेस बस से 6-बिट SDR बस में बदलें
* 10-बिट डीडीआर कमांड/एड्रेस बस से 6-बिट SDR बस में बदलना
* एक 32-बिट चौड़ी बस से दो स्वतंत्र 16-बिट चौड़ी बस में बदलें
* एक 32-बिट चौड़ी बस से दो स्वतंत्र 16-बिट चौड़ी बस में बदलना
* सेल्फ-रिफ्रेश को सीकेई लाइन द्वारा नियंत्रित किए जाने के बजाय समर्पित कमांड द्वारा सक्षम किया जाता है
* सेल्फ-रिफ्रेश को सीकेई लाइन द्वारा नियंत्रित किए जाने के अतिरिक्त समर्पित कमांड द्वारा सक्षम किया जाता है


मानक एसडीआरएएम पैकेज को परिभाषित करता है जिसमें दो स्वतंत्र 16-बिट एक्सेस चैनल होते हैं, प्रत्येक दो डाई (एकीकृत सर्किट) प्रति पैकेज से जुड़ा होता है। प्रत्येक चैनल 16 डेटा बिट्स चौड़ा है, इसका अपना नियंत्रण/पता पिन है, और DRAM के 8 बैंकों तक पहुंच की अनुमति देता है। इस प्रकार, पैकेज को तीन तरीकों से जोड़ा जा सकता है:
मानक एसडीआरएएम पैकेज को परिभाषित करता है जिसमें दो स्वतंत्र 16-बिट एक्सेस चैनल होते हैं, प्रत्येक दो डाई (एकीकृत सर्किट) प्रति पैकेज से जुड़ा होता है। प्रत्येक चैनल 16 डेटा बिट्स चौड़ा है, इसका अपना नियंत्रण/पता पिन है, और DRAM के 8 बैंकों तक पहुंच की अनुमति देता है। इस प्रकार, पैकेज को तीन तरीकों से जोड़ा जा सकता है:
* डेटा लाइन और नियंत्रण 16-बिट डेटा बस के समानांतर में जुड़ा हुआ है, और केवल चिप प्रति चैनल स्वतंत्र रूप से जुड़ा हुआ है।
* डेटा लाइन और नियंत्रण 16-बिट डेटा बस के समानांतर में जुड़ा हुआ है, और केवल चिप प्रति चैनल स्वतंत्र रूप से जुड़ा हुआ है।
* 32-बिट वाइड डेटा बस के दो हिस्सों में, और चिप चयन सहित समानांतर में नियंत्रण रेखाएँ।
* 32-बिट वाइड डेटा बस के दो हिस्सों में, और चिप चयन सहित समानांतर में नियंत्रण रेखाएँ।
* दो स्वतंत्र 16-बिट वाइड डेटा बसों के लिए
* दो स्वतंत्र 16-बिट वाइड डेटा बसों के लिए।


प्रत्येक डाई प्रत्येक चैनल को आधा, 4, 6, 8, 12 या 16 गीगाबिट मेमोरी प्रदान करता है। इस प्रकार, प्रत्येक बैंक एक सोलहवां डिवाइस आकार है। यह 16384-बिट (2048-बाइट) पंक्तियों की उचित संख्या (16 [[किलोबाइट]] से 64 के) में व्यवस्थित है। 24 और 32 गीगाबिट तक विस्तार की योजना है, लेकिन अभी यह तय नहीं है कि यह पंक्तियों की संख्या, उनकी चौड़ाई, या बैंकों की संख्या बढ़ाकर किया जाएगा।
प्रत्येक डाई प्रत्येक चैनल को आधा, 4, 6, 8, 12 या 16 गीगाबिट मेमोरी प्रदान करता है। इस प्रकार, प्रत्येक बैंक एक सोलहवां डिवाइस आकार है। यह 16384-बिट (2048-बाइट) पंक्तियों की उचित संख्या (16 [[किलोबाइट]] से 64 के) में व्यवस्थित है। 24 और 32 गीगाबिट तक विस्तार की योजना है, लेकिन अभी यह तय नहीं है कि यह पंक्तियों की संख्या, उनकी चौड़ाई, या बैंकों की संख्या बढ़ाकर किया जाएगा।
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डबल चौड़ाई (चार चैनल) प्रदान करने वाले बड़े पैकेज और चैनलों की प्रति जोड़ी चार डाइस तक (8 डाइस कुल प्रति पैकेज) भी परिभाषित किए गए हैं।
डबल चौड़ाई (चार चैनल) प्रदान करने वाले बड़े पैकेज और चैनलों की प्रति जोड़ी चार डाइस तक (8 डाइस कुल प्रति पैकेज) भी परिभाषित किए गए हैं।


डेटा को 16 या 32 ट्रांसफर (256 या 512 बिट्स, 32 या 64 बाइट्स, 8 या 16 चक्र डीडीआर) के फटने में एक्सेस किया जाता है। विस्फोट 64-बिट सीमाओं पर शुरू होने चाहिए।
डेटा को 16 या 32 ट्रांसफर (256 या 512 बिट्स, 32 या 64 बाइट्स, 8 या 16 चक्र डीडीआर) के फटने में एक्सेस किया जाता है। विस्फोट 64-बिट सीमाओं पर प्रारंभ होने चाहिए।


चूंकि घड़ी की आवृत्ति अधिक है और पहले के मानकों की तुलना में न्यूनतम फटने की लंबाई अधिक है, कमांड/एड्रेस बस के बाधा बनने के बिना नियंत्रण संकेतों को अधिक बहुसंकेतन किया जा सकता है। LPDDR4 नियंत्रण और पता लाइनों को 6-बिट एकल डेटा दर CA बस पर मल्टीप्लेक्स करता है। आदेशों को 2 घड़ी चक्रों की आवश्यकता होती है, और एक पते को एन्कोडिंग करने वाले संचालन (जैसे पंक्ति को सक्रिय करना, कॉलम पढ़ना या लिखना) के लिए दो आदेशों की आवश्यकता होती है। उदाहरण के लिए, एक निष्क्रिय चिप से रीड का अनुरोध करने के लिए 8 क्लॉक साइकल लेने वाले चार कमांड की आवश्यकता होती है: एक्टिवेट-1, एक्टिवेट-2, रीड, कैस-2।
चूंकि घड़ी की आवृत्ति अधिक है और पहले के मानकों की तुलना में न्यूनतम बर्स्ट की लंबाई अधिक है, कमांड/एड्रेस बस के बाधा बनने के बिना नियंत्रण संकेतों को अधिक बहुसंकेतन किया जा सकता है। एलपीडीडीआर4 नियंत्रण और एड्रेस लाइनों को 6-बिट एकल डेटा दर CA बस पर मल्टीप्लेक्स करता है। आदेशों को 2 घड़ी चक्रों की आवश्यकता होती है, और एक एड्रेस को एन्कोडिंग करने वाले संचालन (जैसे पंक्ति को सक्रिय करना, कॉलम पढ़ना या लिखना) के लिए दो आदेशों की आवश्यकता होती है। उदाहरण के लिए, एक निष्क्रिय चिप से रीड का अनुरोध करने के लिए 8 क्लॉक साइकल लेने वाले चार कमांड की आवश्यकता होती है: एक्टिवेट-1, एक्टिवेट-2, रीड, कैस-2।


चिप सेलेक्ट लाइन (CS) एक्टिव-हाई है। कमांड के पहले चक्र की पहचान चिप सेलेक्ट के उच्च होने से होती है; यह दूसरे चक्र के दौरान कम है।
चिप सेलेक्ट लाइन (CS) एक्टिव-हाई है। कमांड के पहले चक्र की पहचान चिप सेलेक्ट के उच्च होने से होती है; यह दूसरे चक्र के दौरान कम है।


{|class="wikitable" style="text-align:center; border-width:0px;"
{|class="wikitable" style="text-align:center; border-width:0px;"
|+ LPDDR4 command encoding<ref name="lpddr4">{{Citation |url=http://www.jedec.org/sites/default/files/docs/JESD209-4.pdf |title=JEDEC Standard: Low Power Double Data Rate 4 (LPDDR4) |date=August 2014 |access-date=25 December 2014 |publisher=JEDEC Solid State Technology Association}} Username and password "cypherpunks" will allow download.</ref>{{Rp|151}}
|+ एलपीडीडीआर4 कमांड एन्कोडिंग<ref name="lpddr4">{{Citation |url=http://www.jedec.org/sites/default/files/docs/JESD209-4.pdf |title=JEDEC Standard: Low Power Double Data Rate 4 (LPDDR4) |date=August 2014 |access-date=25 December 2014 |publisher=JEDEC Solid State Technology Association}} Username and password "cypherpunks" will allow download.</ref>{{Rp|151}}
|-
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! colspan="6" | First cycle (CS=H)
! colspan="6" | फर्स्ट साइकिल (CS=H)
| rowspan="20" style="border-width:0px; background-color:#FFF;" |
| rowspan="20" style="border-width:0px; background-color:#FFF;" |
! colspan="6" | Second cycle (CS=L)
! colspan="6" | सेकंड साइकिल (CS=L)
| rowspan="20" style="border-width:0px; background-color:#FFF;" |
| rowspan="20" style="border-width:0px; background-color:#FFF;" |
! rowspan="2" | Operation
! rowspan="2" | संचालन
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|-
! CA5 || CA4 || CA3 || CA2 || CA1 || CA0
! CA5 || CA4 || CA3 || CA2 || CA1 || CA0
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|-
|-
| {{yes|'''L'''}} || {{yes|'''L'''}} || {{yes|'''L'''}} || {{yes|'''L'''}} || {{yes|'''L'''}} || {{yes|'''L'''}}
| {{yes|'''L'''}} || {{yes|'''L'''}} || {{yes|'''L'''}} || {{yes|'''L'''}} || {{yes|'''L'''}} || {{yes|'''L'''}}
|colspan=6 bgcolor=lightgrey| — ||align=left| No operation
|colspan=6 bgcolor=lightgrey| — ||align=left| कोई संचालन नहीं
|-
|-
| {{no|'''H'''}} || {{yes|'''L'''}} || {{yes|'''L'''}} || {{yes|'''L'''}} || {{yes|'''L'''}} || {{yes|'''L'''}}
| {{no|'''H'''}} || {{yes|'''L'''}} || {{yes|'''L'''}} || {{yes|'''L'''}} || {{yes|'''L'''}} || {{yes|'''L'''}}
| 0 || OP4 || OP3 || OP2 || OP1 || 1 ||align=left| Multi-purpose command
| 0 || OP4 || OP3 || OP2 || OP1 || 1 ||align=left| मल्टी-पर्पस कमांड
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|-
|bgcolor=paleturquoise| AB || {{no|'''H'''}} || {{yes|'''L'''}} || {{yes|'''L'''}} || {{yes|'''L'''}} || {{yes|'''L'''}}
|bgcolor=paleturquoise| AB || {{no|'''H'''}} || {{yes|'''L'''}} || {{yes|'''L'''}} || {{yes|'''L'''}} || {{yes|'''L'''}}
|colspan=3 bgcolor=lightgrey| — ||bgcolor=paleturquoise| BA2 ||bgcolor=paleturquoise| BA1 ||bgcolor=paleturquoise| BA0 ||align=left| Precharge (AB=all banks)
|colspan=3 bgcolor=lightgrey| — ||bgcolor=paleturquoise| BA2 ||bgcolor=paleturquoise| BA1 ||bgcolor=paleturquoise| BA0 ||align=left| प्रेचार्ज (AB=आल बैंक्स)
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|-
|bgcolor=paleturquoise| AB || {{yes|'''L'''}} || {{no|'''H'''}} || {{yes|'''L'''}} || {{yes|'''L'''}} || {{yes|'''L'''}}
|bgcolor=paleturquoise| AB || {{yes|'''L'''}} || {{no|'''H'''}} || {{yes|'''L'''}} || {{yes|'''L'''}} || {{yes|'''L'''}}
|colspan=3 bgcolor=lightgrey| — ||bgcolor=paleturquoise| BA2 ||bgcolor=paleturquoise| BA1 ||bgcolor=paleturquoise| BA0 ||align=left| Refresh (AB=All banks)
|colspan=3 bgcolor=lightgrey| — ||bgcolor=paleturquoise| BA2 ||bgcolor=paleturquoise| BA1 ||bgcolor=paleturquoise| BA0 ||align=left| रिफ्रेश (AB=आल बैंक्स)
|-
|-
|bgcolor=lightgrey| — || {{no|'''H'''}} || {{no|'''H'''}} || {{yes|'''L'''}} || {{yes|'''L'''}} || {{yes|'''L'''}}
|bgcolor=lightgrey| — || {{no|'''H'''}} || {{no|'''H'''}} || {{yes|'''L'''}} || {{yes|'''L'''}} || {{yes|'''L'''}}
|colspan=6 bgcolor=lightgrey| — ||align=left| Self-refresh entry
|colspan=6 bgcolor=lightgrey| — ||align=left| सेल्फ-रिफ्रेश एंट्री
|-
|-
|bgcolor=plum| BL || {{yes|'''L'''}} || {{yes|'''L'''}} || {{no|'''H'''}} || {{yes|'''L'''}} || {{yes|'''L'''}}
|bgcolor=plum| BL || {{yes|'''L'''}} || {{yes|'''L'''}} || {{no|'''H'''}} || {{yes|'''L'''}} || {{yes|'''L'''}}
| {{maybe|AP}} || C9 ||bgcolor=lightgrey| — ||bgcolor=paleturquoise| BA2 ||bgcolor=paleturquoise| BA1 ||bgcolor=paleturquoise| BA0 ||align=left| Write-1 (+CAS-2)
| {{maybe|AP}} || C9 ||bgcolor=lightgrey| — ||bgcolor=paleturquoise| BA2 ||bgcolor=paleturquoise| BA1 ||bgcolor=paleturquoise| BA0 ||align=left| राइट-1 (+CAS-2)
|-
|-
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|colspan=6 bgcolor=lightgrey| — ||align=left| Self-refresh exit
|colspan=6 bgcolor=lightgrey| — ||align=left| सेल्फ-रिफ्रेश एग्जिट
|-
|-
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|bgcolor=plum| 0 || {{yes|'''L'''}} || {{no|'''H'''}} || {{no|'''H'''}} || {{yes|'''L'''}} || {{yes|'''L'''}}
| {{maybe|AP}} || C9 ||bgcolor=lightgrey| — ||bgcolor=paleturquoise| BA2 ||bgcolor=paleturquoise| BA1 ||bgcolor=paleturquoise| BA0 ||align=left| Masked Write-1 (+CAS-2)
| {{maybe|AP}} || C9 ||bgcolor=lightgrey| — ||bgcolor=paleturquoise| BA2 ||bgcolor=paleturquoise| BA1 ||bgcolor=paleturquoise| BA0 ||align=left| मास्क्ड राइट-1 (+CAS-2)
|-
|-
|bgcolor=lightgrey| — || {{no|'''H'''}} || {{no|'''H'''}} || {{no|'''H'''}} || {{yes|'''L'''}} || {{yes|'''L'''}}
|bgcolor=lightgrey| — || {{no|'''H'''}} || {{no|'''H'''}} || {{no|'''H'''}} || {{yes|'''L'''}} || {{yes|'''L'''}}
|colspan=6 bgcolor=lightgrey| — ||bgcolor=lightgrey| (reserved)
|colspan=6 bgcolor=lightgrey| — ||bgcolor=lightgrey| (''रिजर्व्ड'')
|-
|-
|bgcolor=plum| BL || {{yes|'''L'''}} || {{yes|'''L'''}} || {{yes|'''L'''}} || {{no|'''H'''}} || {{yes|'''L'''}}
|bgcolor=plum| BL || {{yes|'''L'''}} || {{yes|'''L'''}} || {{yes|'''L'''}} || {{no|'''H'''}} || {{yes|'''L'''}}
| {{maybe|AP}} || C9 ||bgcolor=lightgrey| — ||bgcolor=paleturquoise| BA2 ||bgcolor=paleturquoise| BA1 ||bgcolor=paleturquoise| BA0 ||align=left| Read-1 (+CAS-2)
| {{maybe|AP}} || C9 ||bgcolor=lightgrey| — ||bgcolor=paleturquoise| BA2 ||bgcolor=paleturquoise| BA1 ||bgcolor=paleturquoise| BA0 ||align=left| रीड-1 (+CAS-2)
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|-
| C8 || {{no|'''H'''}} || {{yes|'''L'''}} || {{yes|'''L'''}} || {{no|'''H'''}} || {{yes|'''L'''}}
| C8 || {{no|'''H'''}} || {{yes|'''L'''}} || {{yes|'''L'''}} || {{no|'''H'''}} || {{yes|'''L'''}}
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|-
|colspan=2 bgcolor=lightgrey| — || {{no|'''H'''}} || {{yes|'''L'''}} || {{no|'''H'''}} || {{yes|'''L'''}}
|colspan=2 bgcolor=lightgrey| — || {{no|'''H'''}} || {{yes|'''L'''}} || {{no|'''H'''}} || {{yes|'''L'''}}
|colspan=6 bgcolor=lightgrey| — ||bgcolor=lightgrey| ''(reserved)''
|colspan=6 bgcolor=lightgrey| — ||bgcolor=lightgrey| ''(रिजर्व्ड)''
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|-
| OP7 || {{yes|'''L'''}} || {{yes|'''L'''}} || {{no|'''H'''}} || {{no|'''H'''}} || {{yes|'''L'''}}
| OP7 || {{yes|'''L'''}} || {{yes|'''L'''}} || {{no|'''H'''}} || {{no|'''H'''}} || {{yes|'''L'''}}
| MA5 || MA4 || MA3 || MA2 || MA1 || MA0 ||rowspan=2 align=left| Mode Register Write-1 and -2<br/>MA=Address, OP=Data
| MA5 || MA4 || MA3 || MA2 || MA1 || MA0 ||rowspan=2 align=left| मोड रजिस्टर राइट-1 एंड -2<br/>MA=एड्रेस, OP=डाटा
|-
|-
| OP6 || {{no|'''H'''}} || {{yes|'''L'''}} || {{no|'''H'''}} || {{no|'''H'''}} || {{yes|'''L'''}}
| OP6 || {{no|'''H'''}} || {{yes|'''L'''}} || {{no|'''H'''}} || {{no|'''H'''}} || {{yes|'''L'''}}
Line 249: Line 250:
|-
|-
|bgcolor=lightgrey| — || {{yes|'''L'''}} || {{no|'''H'''}} || {{no|'''H'''}} || {{no|'''H'''}} || {{yes|'''L'''}}
|bgcolor=lightgrey| — || {{yes|'''L'''}} || {{no|'''H'''}} || {{no|'''H'''}} || {{no|'''H'''}} || {{yes|'''L'''}}
| MA5 || MA4 || MA3 || MA2 || MA1 || MA0 ||align=left| Mode Register Read (+CAS-2)
| MA5 || MA4 || MA3 || MA2 || MA1 || MA0 ||align=left| मोड रजिस्टर रीड (+CAS-2)
|-
|-
|bgcolor=lightgrey| — || {{no|'''H'''}} || {{no|'''H'''}} || {{no|'''H'''}} || {{no|'''H'''}} || {{yes|'''L'''}}
|bgcolor=lightgrey| — || {{no|'''H'''}} || {{no|'''H'''}} || {{no|'''H'''}} || {{no|'''H'''}} || {{yes|'''L'''}}
|colspan=6 bgcolor=lightgrey| — ||bgcolor=lightgrey| ''(reserved)''
|colspan=6 bgcolor=lightgrey| — ||bgcolor=lightgrey| ''(रिजर्व्ड)''
|--
|--
| R15 || R14 || R13 || R12 || {{yes|'''L'''}} || {{no|'''H'''}}
| R15 || R14 || R13 || R12 || {{yes|'''L'''}} || {{no|'''H'''}}
| R11 || R10 || R16 ||bgcolor=paleturquoise| BA2 ||bgcolor=paleturquoise| BA1 ||bgcolor=paleturquoise| BA0 ||rowspan=2 align=left| Activate-1 and -2
| R11 || R10 || R16 ||bgcolor=paleturquoise| BA2 ||bgcolor=paleturquoise| BA1 ||bgcolor=paleturquoise| BA0 ||rowspan=2 align=left| एक्टिवेट-1 एंड -2
|-
|-
| R9 || R8 || R7 || R6 || {{no|'''H'''}} || {{no|'''H'''}}
| R9 || R8 || R7 || R6 || {{no|'''H'''}} || {{no|'''H'''}}
Line 262: Line 263:
CAS-2 कमांड का उपयोग उन सभी कमांड के दूसरे भाग के रूप में किया जाता है जो डेटा बस में ट्रांसफर करते हैं, और लो-ऑर्डर कॉलम एड्रेस बिट्स प्रदान करते हैं:
CAS-2 कमांड का उपयोग उन सभी कमांड के दूसरे भाग के रूप में किया जाता है जो डेटा बस में ट्रांसफर करते हैं, और लो-ऑर्डर कॉलम एड्रेस बिट्स प्रदान करते हैं:


* रीड कमांड्स को एक कॉलम एड्रेस पर शुरू होना चाहिए जो कि 4 का मल्टीपल है; मेमोरी में गैर-शून्य C0 या C1 एड्रेस बिट को संप्रेषित करने का कोई प्रावधान नहीं है।
* रीड कमांड्स को एक कॉलम एड्रेस पर प्रारंभ होना चाहिए जो कि 4 का मल्टीपल है; मेमोरी में गैर-शून्य C0 या C1 एड्रेस बिट को संप्रेषित करने का कोई प्रावधान नहीं है।
* लिखने के आदेश एक स्तंभ पते पर शुरू होने चाहिए जो कि 16 का एक गुणक है; राइट कमांड के लिए C2 और C3 शून्य होना चाहिए।
* लिखने के आदेश एक कॉलम एड्रेस पर प्रारंभ होने चाहिए जो कि 16 का एक गुणक है; राइट कमांड के लिए C2 और C3 शून्य होना चाहिए।
* मोड रजिस्टर रीड और कुछ बहुउद्देश्यीय कमांड को CAS-2 कमांड द्वारा भी पालन किया जाना चाहिए, हालांकि सभी कॉलम बिट्स शून्य (निम्न) होने चाहिए।
* मोड रजिस्टर रीड और कुछ बहुउद्देश्यीय कमांड को CAS-2 कमांड द्वारा भी पालन किया जाना चाहिए, चूंकि सभी कॉलम बिट्स शून्य (निम्न) होने चाहिए।


बर्स्ट लंबाई को 16, 32, या पढ़ने और लिखने के बीएल बिट द्वारा गतिशील रूप से चयन करने योग्य होने के लिए कॉन्फ़िगर किया जा सकता है।
बर्स्ट लंबाई को 16, 32, या पढ़ने और लिखने के बीएल बिट द्वारा गतिशील रूप से चयन करने योग्य होने के लिए कॉन्फ़िगर किया जा सकता है।


एक डीएमआई (डेटा मास्क/इनवर्ट) सिग्नल प्रत्येक 8 डेटा लाइनों के साथ जुड़ा हुआ है, और इसका उपयोग डेटा ट्रांसफर के दौरान उच्च संचालित बिट्स की संख्या को कम करने के लिए किया जा सकता है। उच्च होने पर, अन्य 8 बिट्स ट्रांसमीटर और रिसीवर दोनों द्वारा पूरक होते हैं। यदि एक बाइट में पाँच या अधिक 1 बिट हैं, तो DMI सिग्नल को तीन या उससे कम डेटा लाइनों के साथ उच्च चलाया जा सकता है। चूंकि सिग्नल लाइनें कम समाप्त होती हैं, इससे बिजली की खपत कम हो जाती है।
एक डीएमआई (डेटा मास्क/इनवर्ट) सिग्नल प्रत्येक 8 डेटा लाइनों के साथ जुड़ा हुआ है, और इसका उपयोग डेटा ट्रांसफर के दौरान उच्च संचालित बिट्स की संख्या को कम करने के लिए किया जा सकता है। उच्च होने पर, अन्य 8 बिट्स ट्रांसमीटर और रिसीवर दोनों द्वारा पूरक होते हैं। यदि एक बाइट में पाँच या अधिक 1 बिट हैं, तो DMI सिग्नल को तीन या उससे कम डेटा लाइनों के साथ उच्च चलाया जा सकता है। चूंकि सिग्नल लाइनें कम समाप्त होती हैं, इससे बिजली का उपयोग कम हो जाता है।


(एक वैकल्पिक उपयोग, जहां DMI का उपयोग उन डेटा लाइनों की संख्या को सीमित करने के लिए किया जाता है जो प्रत्येक स्थानांतरण पर अधिकतम 4 पर टॉगल करती हैं, क्रॉसस्टॉक को कम करती हैं। इसका उपयोग मेमोरी कंट्रोलर द्वारा लिखने के दौरान किया जा सकता है, लेकिन मेमोरी उपकरणों द्वारा समर्थित नहीं है।)
(एक वैकल्पिक उपयोग, जहां DMI का उपयोग उन डेटा लाइनों की संख्या को सीमित करने के लिए किया जाता है जो प्रत्येक स्थानांतरण पर अधिकतम 4 पर टॉगल करती हैं, क्रॉसस्टॉक को कम करती हैं। इसका उपयोग मेमोरी कंट्रोलर द्वारा लिखने के दौरान किया जा सकता है, लेकिन मेमोरी उपकरणों द्वारा समर्थित नहीं है।)


पढ़ने और लिखने के लिए डेटा बस उलटा अलग से सक्षम किया जा सकता है। नकाबपोश राइट्स (जिनके पास एक अलग कमांड कोड है) के लिए, DMI सिग्नल का संचालन इस बात पर निर्भर करता है कि राइट इनवर्जन सक्षम है या नहीं।
पढ़ने और लिखने के लिए डेटा बस उलटा अलग से सक्षम किया जा सकता है। गुप्त राइट्स (जिनके पास एक भिन्न कमांड कोड है) के लिए, DMI सिग्नल का संचालन इस बात पर निर्भर करता है कि राइट इनवर्जन सक्षम है या नहीं।


* यदि लिखने पर डीबीआई अक्षम है, डीएमआई पर एक उच्च स्तर इंगित करता है कि संबंधित डेटा बाइट को अनदेखा किया जाना है और लिखा नहीं जाना है
* यदि लिखने पर डीबीआई अक्षम है, डीएमआई पर एक उच्च स्तर इंगित करता है कि संबंधित डेटा बाइट को अनदेखा किया जाना है और लिखा नहीं जाना है
* यदि डीबीआई ऑन राइट्स सक्षम है, तो डीएमआई पर एक निम्न स्तर, 5 या अधिक बिट्स सेट के साथ डेटा बाइट के साथ संयुक्त, डेटा बाइट को अनदेखा करने और लिखे जाने का संकेत नहीं देता है।
* यदि डीबीआई ऑन राइट्स सक्षम है, तो डीएमआई पर एक निम्न स्तर, 5 या अधिक बिट्स सेट के साथ डेटा बाइट के साथ संयुक्त, डेटा बाइट को अनदेखा करने और लिखे जाने का संकेत नहीं देता है।


LPDDR4 में आसन्न पंक्तियों पर [[पंक्ति हथौड़ा]] के कारण भ्रष्टाचार से बचने के लिए लक्षित पंक्ति ताज़ा करने के लिए एक तंत्र भी शामिल है। तीन सक्रिय/प्रीचार्ज अनुक्रमों का एक विशेष अनुक्रम उस पंक्ति को निर्दिष्ट करता है जो डिवाइस-निर्दिष्ट सीमा (200,000 से 700,000 प्रति ताज़ा चक्र) की तुलना में अधिक बार सक्रिय किया गया था। आंतरिक रूप से, डिवाइस एक्टिव कमांड में निर्दिष्ट एक के बजाय शारीरिक रूप से आधारित रेंडरिंग सन्निकट पंक्तियों को ताज़ा करता है।<ref>{{cite web |url=http://www.google.com/patents/US20140059287| id = US20140059287 | title = रो हैमर रिफ्रेश कमांड|work= Patents |access-date=10 March 2015}}</ref><ref name= lpddr4 />{{Rp |153–54}}
एलपीडीडीआर4 में सटी हुई पंक्तियों पर [[पंक्ति हथौड़ा|रौ हैमर]] के कारण भ्रष्टाचार से बचने के लिए लक्षित पंक्ति ताज़ा करने के लिए एक तंत्र भी सम्मिलित है। तीन सक्रिय/प्रीचार्ज अनुक्रमों का एक विशेष अनुक्रम उस पंक्ति को निर्दिष्ट करता है जो डिवाइस-निर्दिष्ट सीमा (200,000 से 700,000 प्रति ताज़ा चक्र) की तुलना में अधिक बार सक्रिय किया गया था। आंतरिक रूप से, डिवाइस एक्टिव कमांड में निर्दिष्ट एक के अतिरिक्त शारीरिक रूप से आधारित रेंडरिंग सटी हुई पंक्तियों को रिफ्रेश करता है।<ref>{{cite web |url=http://www.google.com/patents/US20140059287| id = US20140059287 | title = रो हैमर रिफ्रेश कमांड|work= Patents |access-date=10 March 2015}}</ref><ref name= lpddr4 />{{Rp |153–54}}




==== एलपीडीडीआर4एक्स ====
==== एलपीडीडीआर4एक्स ====
सैमसंग इलेक्ट्रॉनिक्स ने एक LPDDR4 वैरिएंट प्रस्तावित किया जिसे उसने LPDDR4X कहा।<ref>{{Cite conference |url=https://3gltesummit.qualcomm.com/sites/default/files/pdf/3GLTE2015_Samsung-AReza_Memory2.pdf |title= "मेमोरी नीड" ने "न्यू मेमोरी" को जन्म दिया|date=16 September 2016 |first=Ashiq |last=Reza |conference=Qualcomm 3G LTE Summit |location=Hong Kong}}</ref>{{Rp|11}} LPDDR4X LPDDR4 के समान है, सिवाय इसके कि I/O वोल्टेज (Vddq) को 1.1 V से 0.6 V तक कम करके अतिरिक्त बिजली बचाई जाती है। 9 जनवरी 2017 को, SK Hynix ने 8 और 16 GB LPDDR4X पैकेज की घोषणा की।<ref>{{Cite news |url=http://www.anandtech.com/show/11021/sk-hynix-announces-8-gb-lpddr4x4266-dram-packages|title= एसके हाइनिक्स ने 8 जीबी एलपीडीडीआर4एक्स-4266 डीआरएएम पैकेज की घोषणा की|last=Shilov |first= Anton |access-date= 2017-07-28}}</ref><ref>{{Cite web |url=http://blog.skhynix.com/2006 |title= SK Hynix ने दुनिया की सबसे बड़ी क्षमता वाला अल्ट्रा-लो पावर मोबाइल DRAM लॉन्च किया|website= Skhynix |language= ko|access-date=2017-07-28}}</ref> JEDEC ने 8 मार्च 2017 को LPDDR4X मानक प्रकाशित किया।<ref>{{Cite web |url=https://www.jedec.org/news/pressreleases/jedec-updates-standards-low-power-memory-devices-0|title= जेईडीईसी कम पावर मेमोरी उपकरणों के लिए मानकों को अद्यतन करता है|website= JEDEC |access-date=28 July 2017}}</ref> कम वोल्टेज के अलावा, अतिरिक्त सुधारों में छोटे अनुप्रयोगों के लिए सिंगल-चैनल डाई विकल्प, नए MCP, PoP और IoT पैकेज, और उच्चतम 4266 MT/s स्पीड ग्रेड के लिए अतिरिक्त डेफिनिशन और टाइमिंग सुधार शामिल हैं।
सैमसंग इलेक्ट्रॉनिक्स ने एक एलपीडीडीआर4 वैरिएंट प्रस्तावित किया जिसे उसने एलपीडीडीआर4X कहा।<ref>{{Cite conference |url=https://3gltesummit.qualcomm.com/sites/default/files/pdf/3GLTE2015_Samsung-AReza_Memory2.pdf |title= "मेमोरी नीड" ने "न्यू मेमोरी" को जन्म दिया|date=16 September 2016 |first=Ashiq |last=Reza |conference=Qualcomm 3G LTE Summit |location=Hong Kong}}</ref>{{Rp|11}} एलपीडीडीआर4X एलपीडीडीआर4 के समान है, इसके अतिरिक्त I/O वोल्टेज (Vddq) को 1.1 V से 0.6 V तक कम करके अतिरिक्त बिजली बचाई जाती है। 9 जनवरी 2017 को, SK Hynix ने 8 और 16 GB एलपीडीडीआर4X पैकेज की घोषणा की।<ref>{{Cite news |url=http://www.anandtech.com/show/11021/sk-hynix-announces-8-gb-lpddr4x4266-dram-packages|title= एसके हाइनिक्स ने 8 जीबी एलपीडीडीआर4एक्स-4266 डीआरएएम पैकेज की घोषणा की|last=Shilov |first= Anton |access-date= 2017-07-28}}</ref><ref>{{Cite web |url=http://blog.skhynix.com/2006 |title= SK Hynix ने दुनिया की सबसे बड़ी क्षमता वाला अल्ट्रा-लो पावर मोबाइल DRAM लॉन्च किया|website= Skhynix |language= ko|access-date=2017-07-28}}</ref> जेईडीईसी ने 8 मार्च 2017 को एलपीडीडीआर4X मानक प्रकाशित किया।<ref>{{Cite web |url=https://www.jedec.org/news/pressreleases/jedec-updates-standards-low-power-memory-devices-0|title= जेईडीईसी कम पावर मेमोरी उपकरणों के लिए मानकों को अद्यतन करता है|website= JEDEC |access-date=28 July 2017}}</ref> कम वोल्टेज के अतिरिक्त सुधारों में छोटे अनुप्रयोगों के लिए सिंगल-चैनल डाई विकल्प, नए MCP, PoP और IoT पैकेज, और उच्चतम 4266 MT/s स्पीड ग्रेड के लिए अतिरिक्त डेफिनिशन और टाइमिंग सुधार सम्मिलित हैं।


=== एलपीडीडीआर5 ===
=== एलपीडीडीआर5 ===
19 फरवरी 2019 को, JEDEC ने JESD209-5, स्टैंडर्ड फॉर लो पावर डबल डेटा रेट 5 (LPDDR5) प्रकाशित किया।<ref name=lpddr5>{{cite web|url=https://www.jedec.org/news/pressreleases/jedec-updates-standard-low-power-memory-devices-lpddr5|title=JEDEC अद्यतन कम पावर मेमोरी उपकरणों के लिए मानक: LPDDR5|work=jedec.org|access-date=19 February 2019}}</ref>
19 फरवरी 2019 को, जेईडीईसी ने JESD209-5, स्टैंडर्ड फॉर लो पावर डबल डेटा रेट 5 (एलपीडीडीआर5) प्रकाशित किया।<ref name=lpddr5>{{cite web|url=https://www.jedec.org/news/pressreleases/jedec-updates-standard-low-power-memory-devices-lpddr5|title=JEDEC अद्यतन कम पावर मेमोरी उपकरणों के लिए मानक: LPDDR5|work=jedec.org|access-date=19 February 2019}}</ref>
[[सैमसंग]] ने घोषणा की कि उसके पास जुलाई 2018 में प्रोटोटाइप LPDDR5 चिप्स काम कर रहे हैं। LPDDR5 में निम्नलिखित बदलाव पेश किए गए हैं:<ref>{{cite news |title=सैमसंग ने पहली LPDDR5 DRAM चिप की घोषणा की, लक्ष्य 6.4Gbps डेटा दरें और 30% कम बिजली|first=Ryan |last=Smith |date=16 July 2018 |journal=[[AnandTech]] |url=https://www.anandtech.com/show/13084/samsung-announces-first-lpddr5-64gbps-data-rates}}</ref>
[[सैमसंग]] ने घोषणा की कि उसके पास जुलाई 2018 में प्रोटोटाइप एलपीडीडीआर5 चिप्स काम कर रहे हैं। एलपीडीडीआर5 में निम्नलिखित परिवर्तन प्रस्तुत किए गए हैं:<ref>{{cite news |title=सैमसंग ने पहली LPDDR5 DRAM चिप की घोषणा की, लक्ष्य 6.4Gbps डेटा दरें और 30% कम बिजली|first=Ryan |last=Smith |date=16 July 2018 |journal=[[AnandTech]] |url=https://www.anandtech.com/show/13084/samsung-announces-first-lpddr5-64gbps-data-rates}}</ref>
* डेटा अंतरण दर को बढ़ाकर 6400 Mbit/s कर दिया गया है।
* डेटा अंतरण दर को बढ़ाकर 6400 Mbit/s कर दिया गया है।
* विभेदक सिग्नलिंग घड़ियों का उपयोग किया जाता है
* विभेदक सिग्नलिंग घड़ियों का उपयोग किया जाता है
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* डब्ल्यूसीके एंड रीड स्ट्रोब (आरडीक्यूएस) नामक एक नई क्लॉकिंग वास्तुकला<ref name=lpddr5/>
* डब्ल्यूसीके एंड रीड स्ट्रोब (आरडीक्यूएस) नामक एक नई क्लॉकिंग वास्तुकला<ref name=lpddr5/>


AMD Van Gogh, Intel Tiger Lake (माइक्रोप्रोसेसर), Apple सिलिकॉन (M1 Pro, M1 Max, M1 Ultra, M2 और A16 Bionic), HiSilicon#Kirin 9000 5G/4G और Kirin 9000E और Qualcomm Snapdragon प्रोसेसर की सूची#Snapdragon 888/888 + 5G (2021) मेमोरी कंट्रोलर LPDDR5 को सपोर्ट करता है।
एएमडी वान गाग, इंटेल टाइगर लेक (माइक्रोप्रोसेसर), Apple सिलिकॉन (M1 Pro, M1 Max, M1 Ultra, M2 और A16 Bionic), HiSilicon#Kirin 9000 5G/4G और Kirin 9000E और क्वालकॉम स्नैपड्रगन प्रोसेसर की सूची #स्नैपड्रगन 888/888 + 5G (2021) मेमोरी कंट्रोलर एलपीडीडीआर5 को सपोर्ट करता है।


==== एलपीडीडीआर5एक्स ====
==== एलपीडीडीआर5एक्स ====
28 जुलाई 2021 को, JEDEC ने JESD209-5B, लो पावर डबल डेटा रेट 5X (LPDDR5X) के लिए मानक प्रकाशित किया<ref name=lpddr5X>{{cite web|url=https://www.jedec.org/news/pressreleases/jedec-publishes-new-and-updated-standards-low-power-memory-devices-used-5g-and-ai|title=JEDEC 5G और AI अनुप्रयोगों में उपयोग किए जाने वाले कम पावर मेमोरी उपकरणों के लिए नए और अद्यतन मानक प्रकाशित करता है|work=jedec.org|access-date=28 July 2021}}</ref> निम्नलिखित परिवर्तनों के साथ:
28 जुलाई 2021 को, जेईडीईसी ने JESD209-5B, लो पावर डबल डेटा रेट 5X (एलपीडीडीआर5X) के लिए मानक प्रकाशित किया<ref name=lpddr5X>{{cite web|url=https://www.jedec.org/news/pressreleases/jedec-publishes-new-and-updated-standards-low-power-memory-devices-used-5g-and-ai|title=JEDEC 5G और AI अनुप्रयोगों में उपयोग किए जाने वाले कम पावर मेमोरी उपकरणों के लिए नए और अद्यतन मानक प्रकाशित करता है|work=jedec.org|access-date=28 July 2021}}</ref> निम्नलिखित परिवर्तनों के साथ:
* गति विस्तार 8533 Mbit/s तक
* गति विस्तार 8533 Mbit/s तक
* TX/RX इक्वलाइजेशन के साथ सिग्नल इंटीग्रिटी में सुधार
* TX/RX इक्वलाइजेशन के साथ सिग्नल इंटीग्रिटी में सुधार
* नए एडेप्टिव रिफ्रेश मैनेजमेंट फीचर के जरिए विश्वसनीयता में सुधार
* नए एडेप्टिव रिफ्रेश मैनेजमेंट फीचर के माध्यम से विश्वसनीयता में सुधार
* प्रीफैच अभी भी 16n पर LPDDR5 जैसा ही है
* प्रीफैच अभी भी 16n पर एलपीडीडीआर5 जैसा ही है
 
9 नवंबर 2021 को, सैमसंग ने घोषणा की कि कंपनी ने उद्योग का पहला एलपीडीडीआर5x DRAM विकसित किया है। सैमसंग के कार्यान्वयन में [[14 एनएम प्रक्रिया]] नोड पर 16-गीगाबिट (2 जीबी) डाइज सम्मिलित है, जिसमें एक पैकेज में 32 डाइज (64 जीबी) तक के मॉड्यूल सम्मिलित हैं। कंपनी के अनुसार, नए मॉड्यूल एलपीडीडीआर5 के तुल्यता 20 फीसदी कम बिजली का उपयोग करेंगे।<ref>{{Cite web|title=सैमसंग ने उद्योग का पहला LPDDR5X DRAM विकसित किया|date=2021-11-09|url=https://news.samsung.com/global/samsung-develops-industrys-first-lpddr5x-dram|access-date=2021-11-09|website=[[Samsung]].com|language=en}}</ref> [[आनंदटेक]] के आंद्रेई फ्रुमुसानू के अनुसार, चिप्स और अन्य उत्पादों पर सिस्टम में एलपीडीडीआर5X उपकरणों की 2023 पीढ़ी के लिए अपेक्षित था।<ref>{{Cite web|last=Frumusanu|first=Andrei|title=सैमसंग ने 8.5Gbps पर पहले LPDDR5X की घोषणा की|url=https://www.anandtech.com/show/17058/samsung-announces-lpddr5x-at-85gbps|date=2021-11-09|access-date=2021-11-09|website=[[Anandtech]].com}}</ref>
 
19 नवंबर 2021 को, माइक्रोन ने घोषणा की कि Mediatek ने Mediatek के डाइमेंशन 9000 5G SoC के लिए अपने एलपीडीडीआर5X DRAM को मान्य कर दिया है।<ref><nowiki>{{Cite web|url=</nowiki>https://investors.micron.com/news-releases/news-release-details/micron-and-mediatek-first-validate-lpddr5x|title = माइक्रोन और मीडियाटेक LPDDR5X {{पाइप}} माइक्रोन टेक्नोलॉजी} को मान्य करने वाले पहले </ref>


9 नवंबर 2021 को, सैमसंग ने घोषणा की कि कंपनी ने उद्योग का पहला LPDDR5x DRAM विकसित किया है। सैमसंग के कार्यान्वयन में [[14 एनएम प्रक्रिया]] नोड पर 16-गीगाबिट (2 जीबी) डाइज शामिल है, जिसमें एक पैकेज में 32 डाइज (64 जीबी) तक के मॉड्यूल शामिल हैं। कंपनी के मुताबिक, नए मॉड्यूल LPDDR5 के मुकाबले 20 फीसदी कम बिजली का इस्तेमाल करेंगे।<ref>{{Cite web|title=सैमसंग ने उद्योग का पहला LPDDR5X DRAM विकसित किया|date=2021-11-09|url=https://news.samsung.com/global/samsung-develops-industrys-first-lpddr5x-dram|access-date=2021-11-09|website=[[Samsung]].com|language=en}}</ref> [[आनंदटेक]] के आंद्रेई फ्रुमुसानू के अनुसार, चिप्स और अन्य उत्पादों पर सिस्टम में LPDDR5X उपकरणों की 2023 पीढ़ी के लिए अपेक्षित था।<ref>{{Cite web|last=Frumusanu|first=Andrei|title=सैमसंग ने 8.5Gbps पर पहले LPDDR5X की घोषणा की|url=https://www.anandtech.com/show/17058/samsung-announces-lpddr5x-at-85gbps|date=2021-11-09|access-date=2021-11-09|website=[[Anandtech]].com}}</ref>
19 नवंबर 2021 को, माइक्रोन ने घोषणा की कि Mediatek ने Mediatek के डाइमेंशन 9000 5G SoC के लिए अपने LPDDR5X DRAM को मान्य कर दिया है।<ref>{{Cite web|url=https://investors.micron.com/news-releases/news-release-details/micron-and-mediatek-first-validate-lpddr5x|title = माइक्रोन और मीडियाटेक LPDDR5X {{पाइप}} माइक्रोन टेक्नोलॉजी} को मान्य करने वाले पहले </ref>




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* [http://www.samsung.com/global/business/semiconductor/product/mobile-dram/overview Samsung]
* [http://www.samsung.com/global/business/semiconductor/product/mobile-dram/overview Samsung]
* JEDEC pages: [http://www.jedec.org/standards-documents/docs/jesd209-3c LOW POWER DOUBLE DATA RATE 3 SDRAM (LPDDR3)]
* जेईडीईसी pages: [http://www.jedec.org/standards-documents/docs/jesd209-3c LOW POWER DOUBLE DATA RATE 3 एसडीआरएएम (एलपीडीडीआर3)]
 
{{DRAM}}
{{Use dmy dates|date=February 2020}}
 
[[श्रेणी: एसडीआरएएम]]
 


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Latest revision as of 12:13, 2 November 2023

मोबाइल डीडीआर: सैमसंग K4X2G323PD-8GD8

लो-पावर डबल डेटा रेट (एलपीडीडीआर), जिसे एलपीडीडीआर एसडीआरएएम के रूप में भी जाना जाता है, एक प्रकार की सिंक्रोनस डायनेमिक रैंडम-एक्सेस मेमोरी है जो कम बिजली का उपयोग करती है और मोबाइल कंप्यूटर और मोबाइल फोन जैसे उपकरणों के लिए लक्षित है। पुराने वेरिएंट को मोबाइल डीडीआर के रूप में भी जाना जाता है, और इसे एमडीडीआर के रूप में संक्षिप्त किया जाता है।

आधुनिक एलपीडीडीआर एसडीआरएएम से भिन्न है, जिसमें विभिन्न अंतर हैं जो मोबाइल एप्लिकेशन के लिए प्रौद्योगिकी को अधिक उपयुक्त बनाते हैं।[1]

एलपीडीडीआर प्रौद्योगिकी मानकों को डीडीआर मानकों से स्वतंत्र रूप से विकसित किया गया है, एलपीडीडीआर4X और यहां तक ​​कि एलपीडीडीआर5 उदाहरण के लिए डीडीआर5 एसडीआरएएम से पहले लागू किया जा रहा है और डीडीआर4 एसडीआरएएम की तुलना में कहीं अधिक डेटा दरों को प्रस्तुत कर रहा है।

बस विड्थ

विभिन्न एलपीडीडीआर पीढ़ियों के गुण
एलपीडीडीआर 1 1E 2 2E 3 3E 4 4X 5 5X
अधिकतम घनत्व (बिट) 32 64 64 32 32
मेमोरी सरणी घड़ी (मेगाहर्ट्ज) 200 266 200 266 200 266 200 266 400 533
प्रीफ़ेच आकार 2n 4n 8n 16n
स्मृति घनत्व 64Mb-8Gb 1-32Gb 4-32Gb 4-32Gb
I/O बस घड़ी आवृत्ति (मेगाहर्ट्ज) 200 266 400 0533 0800 1067 1600 2133 3200 4267
डेटा अंतरण दर (डीडीआर) (एमटी/एस) 400 533 800 1067 1600 2133 3200 4267 6400 8533
आपूर्ति वोल्टेज (वोल्ट) (वोल्ट) 1.8 1.2, 1.8 1.2, 1.8 1.1, 1.8 0.6, 1.1, 1.8 0.5, 1.05, 1.8 0.5, 1.05, 1.8
कमांड/एड्रेस बस 19 bits, SDR 10 bits, DDR 6 bits, SDR 7 bits, DDR
साल ? 2009 2012 2014 2017 2019 2021

मानक एसडीआरएएम के विपरीत, स्थिर उपकरणों और लैपटॉप में उपयोग किया जाता है और सामान्यतः 64-बिट वाइड मेमोरी बस से जुड़ा होता है, एलपीडीडीआर भी 16- या 32-बिट वाइड चैनल की अनुमति देता है।[2]

"ई" संस्करण विनिर्देशों के उन्नत संस्करणों को चिह्नित करते हैं। वे 33% प्रदर्शन को बढ़ावा देने के लिए 266 मेगाहर्ट्ज तक मेमोरी ऐरे को ओवरक्लॉक करने को औपचारिक रूप देते हैं। इन उच्च आवृत्तियों को लागू करने वाले मेमोरी मॉड्यूल का उपयोग Apple मैकबुक और गेमिंग लैपटॉप में किया जाता है।

मानक एसडीआरएएम के साथ, अधिकांश पीढ़ियां आंतरिक प्राप्ति आकार और बाहरी स्थानांतरण गति को दोगुना करती हैं। (डीडीआर4 और एलपीडीडीआर5 इसके अपवाद हैं।)

पीढ़ी

एलपीडीडीआर (1)

मूल कम-शक्ति डीडीआर (कभी-कभी पूर्वव्यापी रूप से एलपीडीडीआर1 कहा जाता है) डीडीआर एसडीआरएएम का थोड़ा संशोधित रूप है, जिसमें समग्र बिजली उपयोग को कम करने के लिए कई परिवर्तन किए गए हैं।

सबसे महत्वपूर्ण रूप से, आपूर्ति वोल्टेज 2.5 से 1.8 V तक कम हो जाता है। अतिरिक्त बचत तापमान-क्षतिपूर्ति रिफ्रेश से आती है (DRAM को कम तापमान पर कम बार रिफ्रेश करने की आवश्यकता होती है), आंशिक ऐरे सेल्फ रिफ्रेश, और एक डीप पावर डाउन मोड जो सभी मेमोरी सामग्री का त्याग करता है। इसके अतिरिक्त, चिप्स छोटे होते हैं, उनके गैर-मोबाइल समकक्षों की तुलना में कम बोर्ड स्थान का उपयोग करते हैं। सैमसंग इलेक्ट्रॉनिक्स और माइक्रोन प्रौद्योगिकी इस तकनीक के दो मुख्य प्रदाता हैं, जिनका उपयोग टैबलेट और फोन उपकरणों जैसे आईफोन 3जीएस, आईपैड (पहली पीढ़ी), सैमसंग गैलेक्सी टैब 7.0 और मोटोरोला ड्रॉयड एक्स में किया जाता है।[3]


एलपीडीडीआर2

सैमसंग K4P4G154EC-FGC1 4Gbit एलपीडीडीआर2 चिप

2009 में, मानक समूह जेईडीईसी ने JESD209-2 प्रकाशित किया, जिसने अधिक नाटकीय रूप से संशोधित कम-शक्ति वाले डीडीआर इंटरफ़ेस को परिभाषित किया।[4][5]

यह डीडीआर या डीडीआर2 एसडीआरएएम के साथ संगत नहीं है, लेकिन समायोजित कर सकते है:

  • एलपीडीडीआर2-S2: 2n प्रीफ़ेच मेमोरी (डीडीआर1 की तरह),
  • एलपीडीडीआर2-S4: 4n प्रीफेच मेमोरी (जैसे डीडीआर2), या
  • एलपीडीडीआर2-N: नॉन-वोलेटाइल (NAND फ़्लैश) मेमोरी।

कुछ अतिरिक्त आंशिक ऐरे रिफ्रेश विकल्पों के साथ लो-पावर स्टेट्स बुनियादी एलपीडीडीआर के समान हैं।

एलपीडीडीआर-200 से एलपीडीडीआर-1066 (100 से 533 MHz की क्लॉक फ़्रीक्वेंसी) के लिए टाइमिंग पैरामीटर निर्दिष्ट किए गए हैं।

1.2 V पर काम करते हुए, एलपीडीडीआर2 कंट्रोल और एड्रेस लाइन को 10-बिट डबल डेटा रेट CA बस पर मल्टीप्लेक्स करता है। आदेश एसडीआरएएम # एसडीआरएएम नियंत्रण संकेतों के समान हैं, सिवाय प्रीचार्ज और बर्स्ट टर्मिनेट ओपकोड के पुन: असाइनमेंट को छोड़कर:

एलपीडीडीआर2/एलपीडीडीआर3 कमांड एन्कोडिंग[4]
संचालन ↗ राइजिंग क्लॉक ↗ ↘ फॉलिंग क्लॉक↘
CA0
(RAS)		 CA1
(CAS)		 CA2
(WE)		 CA3
 		 CA4
 		 CA5
 		 CA6
 		 CA7
 		 CA8
 		 CA9
  		CA0
(RAS)		 CA1
(CAS)		 CA2
(WE)		 CA3
 		 CA4
 		 CA5
 		 CA6
 		 CA7
 		 CA8
 		 CA9
 
कोई ऑपरेशन नहीं H H H —
सभी बैंकों को प्रीचार्ज करें H H L H H —
एक बैंक को प्रीचार्ज करें H H L H L — BA0 BA1 BA2 —
प्रीएक्टिव (एलपीडीडीआर2-N केवल) H H L H A30 A31 A32 BA0 BA1 BA2 A20 A21 A22 A23 A24 A25 A26 A27 A28 A29
ब्रस्ट टर्मिनेट H H L L —
पढ़ें (एपी = ऑटो-प्रीचार्ज) H L H रिजर्व्ड C1 C2 BA0 BA1 BA2 AP C3 C4 C5 C6 C7 C8 C9 C10 C11
लिखें (एपी = ऑटो-प्रीचार्ज) H L L रिजर्व्ड C1 C2 BA0 BA1 BA2 AP C3 C4 C5 C6 C7 C8 C9 C10 C11
सक्रिय करें (R0–14=पंक्ति का एड्रेस) L H R8 R9 R10 R11 R12 BA0 BA1 BA2 R0 R1 R2 R3 R4 R5 R6 R7 R13 R14
सक्रिय करें (एलपीडीडीआर2-N केवल) L H A15 A16 A17 A18 A19 BA0 BA1 BA2 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14
सभी बैंकों को रिफ्रेश करें (केवल एलपीडीडीआर2:Sx) L L H H —
एक बैंक को रिफ्रेश करें (राउंड-रॉबिन एड्रेसिंग) L L H L —
मोड रजिस्टर पढ़ा (MA0–7=एड्रेस) L L L H MA0 MA1 MA2 MA3 MA4 MA5 MA6 MA7 —
मोड रजिस्टर राइट (OP0–7=डेटा) L L L L MA0 MA1 MA2 MA3 MA4 MA5 MA6 MA7 OP0 OP1 OP2 OP3 OP4 OP5 OP6 OP7

कॉलम एड्रेस बिट C0 को कभी स्थानांतरित नहीं किया जाता है, और इसे शून्य माना जाता है। बर्स्ट ट्रांसफर इस प्रकार हमेशा सम पते पर प्रारंभ होते हैं।

एलपीडीडीआर2 में एक सक्रिय-निम्न चिप का चयन भी होता है (जब उच्च होता है, तो सब कुछ एक NOP होता है) और क्लॉक सक्षम CKE सिग्नल होता है, जो एसडीआरएएम की तरह काम करता है। एसडीआरएएम की तरह, CKE को पहले गिराए जाने वाले चक्र पर भेजा गया आदेश पावर-डाउन स्थिति का चयन करता है:

  • यदि चिप सक्रिय है, तो यह जगह में जम जाती है।
  • यदि कमांड NOP है (CS low या CA0–2 = HHH), चिप व्यर्थ हो जाती है।
  • यदि कमांड एक रिफ्रेश कमांड (CA0–2 = LLH) है, तो चिप सेल्फ-रिफ्रेश स्थिति में प्रवेश करती है।
  • यदि कमांड एक बर्स्ट टर्मिनेट (CA0–2 = HHL) है, तो चिप डीप पावर-डाउन अवस्था में प्रवेश करती है। (छोड़ते समय एक पूर्ण रीसेट अनुक्रम आवश्यक है।)

पारंपरिक एसडीआरएएम की तुलना में 8-बिट एड्रेस स्पेस और उन्हें वापस पढ़ने की क्षमता के साथ मोड रजिस्टरों का बहुत विस्तार किया गया है। चूंकि एक छोटा सीरियल प्रजेंस डिटेक्ट EEPROM पता लगाता है, कि एक की आवश्यकता को समाप्त करने के लिए पर्याप्त जानकारी सम्मिलित है।

4 गीगाबिट से छोटे S2 डिवाइस और 1 Gbit से छोटे S4 डिवाइस में केवल चार बैंक हैं। वे BA2 सिग्नल की उपेक्षा करते हैं, और प्रति बैंक रिफ्रेश का समर्थन नहीं करते हैं।

नॉन-वोलेटाइल मेमोरी डिवाइस रिफ्रेश कमांड का उपयोग नहीं करते हैं, और एड्रेस बिट्स A20 और ऊपर को ट्रांसफर करने के लिए प्रीचार्ज कमांड को फिर से असाइन करते हैं। लो आर्डर बिट्स (A19 और नीचे) निम्नलिखित सक्रिय कमांड द्वारा स्थानांतरित किए जाते हैं। यह चयनित पंक्ति को मेमोरी सरणी से 4 या 8 (बीए बिट्स द्वारा चयनित) पंक्ति डेटा बफर में स्थानांतरित करता है, जहां उन्हें रीड कमांड द्वारा पढ़ा जा सकता है। DRAM के विपरीत, बैंक एड्रेस बिट्स मेमोरी एड्रेस का हिस्सा नहीं होते हैं; कोई भी पता किसी भी पंक्ति डेटा बफर में स्थानांतरित किया जा सकता है। स्मृति के प्रकार के आधार पर एक पंक्ति डेटा बफर 32 से 4096 बाइट लंबा हो सकता है। 32 बाइट से बड़ी पंक्तियाँ सक्रिय कमांड में कुछ लो आर्डर एड्रेस बिट्स को अनदेखा करती हैं। 4096 बाइट्स से छोटी पंक्तियाँ रीड कमांड में कुछ हाई आर्डर के एड्रेस बिट्स को अनदेखा करती हैं। मेमोरी डेटा बफ़र्स को पंक्तिबद्ध करने के लिए राइट कमांड का समर्थन नहीं करती है। बल्कि, एक विशेष पता क्षेत्र में नियंत्रण रजिस्टरों की एक श्रृंखला पढ़ने और लिखने के आदेशों का समर्थन करती है, जिसका उपयोग मेमोरी ऐरे को मिटाने और प्रोग्राम करने के लिए किया जा सकता है।

एलपीडीडीआर3

मई 2012 में, जेईडीईसी ने JESD209-3 लो पावर मेमोरी डिवाइस स्टैंडर्ड प्रकाशित किया।[6][7][8] एलपीडीडीआर2 की तुलना में, एलपीडीडीआर3 उच्च डेटा दर, अधिक बैंडविड्थ और पावर दक्षता और उच्च मेमोरी घनत्व प्रदान करता है। एलपीडीडीआर3 1600 MT/s की डेटा दर प्राप्त करता है और प्रमुख नई तकनीकों का उपयोग करता है: राइट-लेवलिंग और कमांड/एड्रेस प्रशिक्षण,[9] वैकल्पिक ऑन-डाई टर्मिनेशन (ODT), और लो-I/O कैपेसिटेंस। एलपीडीडीआर3 पैकेज-ऑन-पैकेज (PoP) और असतत पैकेजिंग प्रकार दोनों का समर्थन करता है।

कमांड एन्कोडिंग एलपीडीडीआर2 के समान है, जिसमें 10-बिट डबल डेटा दर CA बस का उपयोग किया गया है।[7] चूंकि, मानक केवल 8n-prefetch DRAM निर्दिष्ट करता है, और इसमें फ्लैश मेमोरी कमांड सम्मिलित नहीं है।

एलपीडीडीआर3 का उपयोग करने वाले उत्पादों में 2013 मैकबुक Air, आईफोन 5S, आईफोन 6, नेक्सस 10, सैमसंग गैलेक्सी S4 (GT-I9500) और Microsoft सर्फेस प्रो 3 सम्मिलित हैं।[10] एलपीडीडीआर3 2013 में मुख्यधारा में आ गया, 800 MHz डीडीआर (1600 MT/s) पर चल रहा था, जो 2011 में PC3-12800 SODIMM (12.8 GB/s बैंडविड्थ) के तुलनीय बैंडविड्थ को प्रस्तुत करता था।[11] इस बैंडविड्थ को प्राप्त करने के लिए, नियंत्रक को दोहरे चैनल मेमोरी को लागू करना होगा। उदाहरण के लिए, Exynos 5 Dual[12] और 5 ऑक्टा।[13]

एलपीडीडीआर3e नामक विनिर्देश का उन्नत संस्करण डेटा दर को 2133 MT/s तक बढ़ा देता है। सैमसंग इलेक्ट्रॉनिक्स ने पहला 4 गीगाबिट 20 एनएम-श्रेणी का एलपीडीडीआर3 मॉड्यूल प्रस्तुत किया, जो 2,133 एमटी/एस तक डेटा संचारित करने में सक्षम है, जो पुराने एलपीडीडीआर2 के प्रदर्शन से दोगुना है, जो केवल 800 एमटी/एस के लिए सक्षम है।[14] विभिन्न निर्माताओं के विभिन्न सिस्टम ऑन चिप भी मूल रूप से 800 मेगाहर्ट्ज एलपीडीडीआर3 RAM का समर्थन करते हैं। इनमें क्वालकॉम से स्नैपड्रैगन (चिप पर सिस्टम) 600 और 800 सम्मिलित हैं[15] साथ ही Exynos (चिप पर सिस्टम) और Allwinner Technology सीरीज़ के कुछ SoCs।

एलपीडीडीआर4

14 मार्च 2012 को, जेईडीईसी ने यह पता लगाने के लिए एक सम्मेलन को होस्ट किया कि भविष्य की मोबाइल डिवाइस की आवश्यकताएं एलपीडीडीआर4 जैसे आगामी मानकों को कैसे संचालित करेंगी।[16] 30 दिसंबर 2013 को, सैमसंग ने घोषणा की कि उसने पहला 20 एनएम-श्रेणी 8 गीगाबिट (1 जीबी) एलपीडीडीआर4 विकसित किया है जो 3,200 एमटी/एस पर डेटा संचारित करने में सक्षम है, इस प्रकार सबसे तेज़ एलपीडीडीआर3 की तुलना में 50 प्रतिशत अधिक प्रदर्शन प्रदान करता है और लगभग 40 प्रतिशत कम उपयोग करता है। 1.1 वोल्ट पर ऊर्जा।[17][18] 25 अगस्त 2014 को, जेडईसी ने जेईएसडी209-4 एलपीडीडीआर4 लो पावर मेमोरी डिवाइस स्टैंडर्ड प्रकाशित किया।[19][20]

महत्वपूर्ण परिवर्तनों में सम्मिलित हैं:

  • इंटरफ़ेस की गति को दोगुना करना, और कई परिणामी विद्युत परिवर्तन, जिसमें I / O मानक को लो-वोल्टेज स्विंग-टर्मिनेटेड लॉजिक (LVSTL) में बदलना सम्मिलित है।
  • आंतरिक प्रीफ़ेच आकार, और न्यूनतम स्थानांतरण आकार को दोगुना करना
  • 10-बिट डीडीआर कमांड/एड्रेस बस से 6-बिट SDR बस में बदलना
  • एक 32-बिट चौड़ी बस से दो स्वतंत्र 16-बिट चौड़ी बस में बदलना
  • सेल्फ-रिफ्रेश को सीकेई लाइन द्वारा नियंत्रित किए जाने के अतिरिक्त समर्पित कमांड द्वारा सक्षम किया जाता है

मानक एसडीआरएएम पैकेज को परिभाषित करता है जिसमें दो स्वतंत्र 16-बिट एक्सेस चैनल होते हैं, प्रत्येक दो डाई (एकीकृत सर्किट) प्रति पैकेज से जुड़ा होता है। प्रत्येक चैनल 16 डेटा बिट्स चौड़ा है, इसका अपना नियंत्रण/पता पिन है, और DRAM के 8 बैंकों तक पहुंच की अनुमति देता है। इस प्रकार, पैकेज को तीन तरीकों से जोड़ा जा सकता है:

  • डेटा लाइन और नियंत्रण 16-बिट डेटा बस के समानांतर में जुड़ा हुआ है, और केवल चिप प्रति चैनल स्वतंत्र रूप से जुड़ा हुआ है।
  • 32-बिट वाइड डेटा बस के दो हिस्सों में, और चिप चयन सहित समानांतर में नियंत्रण रेखाएँ।
  • दो स्वतंत्र 16-बिट वाइड डेटा बसों के लिए।

प्रत्येक डाई प्रत्येक चैनल को आधा, 4, 6, 8, 12 या 16 गीगाबिट मेमोरी प्रदान करता है। इस प्रकार, प्रत्येक बैंक एक सोलहवां डिवाइस आकार है। यह 16384-बिट (2048-बाइट) पंक्तियों की उचित संख्या (16 किलोबाइट से 64 के) में व्यवस्थित है। 24 और 32 गीगाबिट तक विस्तार की योजना है, लेकिन अभी यह तय नहीं है कि यह पंक्तियों की संख्या, उनकी चौड़ाई, या बैंकों की संख्या बढ़ाकर किया जाएगा।

डबल चौड़ाई (चार चैनल) प्रदान करने वाले बड़े पैकेज और चैनलों की प्रति जोड़ी चार डाइस तक (8 डाइस कुल प्रति पैकेज) भी परिभाषित किए गए हैं।

डेटा को 16 या 32 ट्रांसफर (256 या 512 बिट्स, 32 या 64 बाइट्स, 8 या 16 चक्र डीडीआर) के फटने में एक्सेस किया जाता है। विस्फोट 64-बिट सीमाओं पर प्रारंभ होने चाहिए।

चूंकि घड़ी की आवृत्ति अधिक है और पहले के मानकों की तुलना में न्यूनतम बर्स्ट की लंबाई अधिक है, कमांड/एड्रेस बस के बाधा बनने के बिना नियंत्रण संकेतों को अधिक बहुसंकेतन किया जा सकता है। एलपीडीडीआर4 नियंत्रण और एड्रेस लाइनों को 6-बिट एकल डेटा दर CA बस पर मल्टीप्लेक्स करता है। आदेशों को 2 घड़ी चक्रों की आवश्यकता होती है, और एक एड्रेस को एन्कोडिंग करने वाले संचालन (जैसे पंक्ति को सक्रिय करना, कॉलम पढ़ना या लिखना) के लिए दो आदेशों की आवश्यकता होती है। उदाहरण के लिए, एक निष्क्रिय चिप से रीड का अनुरोध करने के लिए 8 क्लॉक साइकल लेने वाले चार कमांड की आवश्यकता होती है: एक्टिवेट-1, एक्टिवेट-2, रीड, कैस-2।

चिप सेलेक्ट लाइन (CS) एक्टिव-हाई है। कमांड के पहले चक्र की पहचान चिप सेलेक्ट के उच्च होने से होती है; यह दूसरे चक्र के दौरान कम है।

एलपीडीडीआर4 कमांड एन्कोडिंग[20]: 151 
फर्स्ट साइकिल (CS=H) सेकंड साइकिल (CS=L) संचालन
CA5 CA4 CA3 CA2 CA1 CA0 CA5 CA4 CA3 CA2 CA1 CA0
L L L L L L — कोई संचालन नहीं
H L L L L L 0 OP4 OP3 OP2 OP1 1 मल्टी-पर्पस कमांड
AB H L L L L — BA2 BA1 BA0 प्रेचार्ज (AB=आल बैंक्स)
AB L H L L L — BA2 BA1 BA0 रिफ्रेश (AB=आल बैंक्स)
— H H L L L — सेल्फ-रिफ्रेश एंट्री
BL L L H L L AP C9 — BA2 BA1 BA0 राइट-1 (+CAS-2)
— H L H L L — सेल्फ-रिफ्रेश एग्जिट
0 L H H L L AP C9 — BA2 BA1 BA0 मास्क्ड राइट-1 (+CAS-2)
— H H H L L — (रिजर्व्ड)
BL L L L H L AP C9 — BA2 BA1 BA0 रीड-1 (+CAS-2)
C8 H L L H L C7 C6 C5 C4 C3 C2 CAS-2
— H L H L — (रिजर्व्ड)
OP7 L L H H L MA5 MA4 MA3 MA2 MA1 MA0 मोड रजिस्टर राइट-1 एंड -2
MA=एड्रेस, OP=डाटा
OP6 H L H H L OP5 OP4 OP3 OP2 OP1 OP0
— L H H H L MA5 MA4 MA3 MA2 MA1 MA0 मोड रजिस्टर रीड (+CAS-2)
— H H H H L — (रिजर्व्ड)
R15 R14 R13 R12 L H R11 R10 R16 BA2 BA1 BA0 एक्टिवेट-1 एंड -2
R9 R8 R7 R6 H H R5 R4 R3 R2 R1 R0

CAS-2 कमांड का उपयोग उन सभी कमांड के दूसरे भाग के रूप में किया जाता है जो डेटा बस में ट्रांसफर करते हैं, और लो-ऑर्डर कॉलम एड्रेस बिट्स प्रदान करते हैं:

  • रीड कमांड्स को एक कॉलम एड्रेस पर प्रारंभ होना चाहिए जो कि 4 का मल्टीपल है; मेमोरी में गैर-शून्य C0 या C1 एड्रेस बिट को संप्रेषित करने का कोई प्रावधान नहीं है।
  • लिखने के आदेश एक कॉलम एड्रेस पर प्रारंभ होने चाहिए जो कि 16 का एक गुणक है; राइट कमांड के लिए C2 और C3 शून्य होना चाहिए।
  • मोड रजिस्टर रीड और कुछ बहुउद्देश्यीय कमांड को CAS-2 कमांड द्वारा भी पालन किया जाना चाहिए, चूंकि सभी कॉलम बिट्स शून्य (निम्न) होने चाहिए।

बर्स्ट लंबाई को 16, 32, या पढ़ने और लिखने के बीएल बिट द्वारा गतिशील रूप से चयन करने योग्य होने के लिए कॉन्फ़िगर किया जा सकता है।

एक डीएमआई (डेटा मास्क/इनवर्ट) सिग्नल प्रत्येक 8 डेटा लाइनों के साथ जुड़ा हुआ है, और इसका उपयोग डेटा ट्रांसफर के दौरान उच्च संचालित बिट्स की संख्या को कम करने के लिए किया जा सकता है। उच्च होने पर, अन्य 8 बिट्स ट्रांसमीटर और रिसीवर दोनों द्वारा पूरक होते हैं। यदि एक बाइट में पाँच या अधिक 1 बिट हैं, तो DMI सिग्नल को तीन या उससे कम डेटा लाइनों के साथ उच्च चलाया जा सकता है। चूंकि सिग्नल लाइनें कम समाप्त होती हैं, इससे बिजली का उपयोग कम हो जाता है।

(एक वैकल्पिक उपयोग, जहां DMI का उपयोग उन डेटा लाइनों की संख्या को सीमित करने के लिए किया जाता है जो प्रत्येक स्थानांतरण पर अधिकतम 4 पर टॉगल करती हैं, क्रॉसस्टॉक को कम करती हैं। इसका उपयोग मेमोरी कंट्रोलर द्वारा लिखने के दौरान किया जा सकता है, लेकिन मेमोरी उपकरणों द्वारा समर्थित नहीं है।)

पढ़ने और लिखने के लिए डेटा बस उलटा अलग से सक्षम किया जा सकता है। गुप्त राइट्स (जिनके पास एक भिन्न कमांड कोड है) के लिए, DMI सिग्नल का संचालन इस बात पर निर्भर करता है कि राइट इनवर्जन सक्षम है या नहीं।

  • यदि लिखने पर डीबीआई अक्षम है, डीएमआई पर एक उच्च स्तर इंगित करता है कि संबंधित डेटा बाइट को अनदेखा किया जाना है और लिखा नहीं जाना है
  • यदि डीबीआई ऑन राइट्स सक्षम है, तो डीएमआई पर एक निम्न स्तर, 5 या अधिक बिट्स सेट के साथ डेटा बाइट के साथ संयुक्त, डेटा बाइट को अनदेखा करने और लिखे जाने का संकेत नहीं देता है।

एलपीडीडीआर4 में सटी हुई पंक्तियों पर रौ हैमर के कारण भ्रष्टाचार से बचने के लिए लक्षित पंक्ति ताज़ा करने के लिए एक तंत्र भी सम्मिलित है। तीन सक्रिय/प्रीचार्ज अनुक्रमों का एक विशेष अनुक्रम उस पंक्ति को निर्दिष्ट करता है जो डिवाइस-निर्दिष्ट सीमा (200,000 से 700,000 प्रति ताज़ा चक्र) की तुलना में अधिक बार सक्रिय किया गया था। आंतरिक रूप से, डिवाइस एक्टिव कमांड में निर्दिष्ट एक के अतिरिक्त शारीरिक रूप से आधारित रेंडरिंग सटी हुई पंक्तियों को रिफ्रेश करता है।[21][20]: 153–54 


एलपीडीडीआर4एक्स

सैमसंग इलेक्ट्रॉनिक्स ने एक एलपीडीडीआर4 वैरिएंट प्रस्तावित किया जिसे उसने एलपीडीडीआर4X कहा।[22]: 11  एलपीडीडीआर4X एलपीडीडीआर4 के समान है, इसके अतिरिक्त I/O वोल्टेज (Vddq) को 1.1 V से 0.6 V तक कम करके अतिरिक्त बिजली बचाई जाती है। 9 जनवरी 2017 को, SK Hynix ने 8 और 16 GB एलपीडीडीआर4X पैकेज की घोषणा की।[23][24] जेईडीईसी ने 8 मार्च 2017 को एलपीडीडीआर4X मानक प्रकाशित किया।[25] कम वोल्टेज के अतिरिक्त सुधारों में छोटे अनुप्रयोगों के लिए सिंगल-चैनल डाई विकल्प, नए MCP, PoP और IoT पैकेज, और उच्चतम 4266 MT/s स्पीड ग्रेड के लिए अतिरिक्त डेफिनिशन और टाइमिंग सुधार सम्मिलित हैं।

एलपीडीडीआर5

19 फरवरी 2019 को, जेईडीईसी ने JESD209-5, स्टैंडर्ड फॉर लो पावर डबल डेटा रेट 5 (एलपीडीडीआर5) प्रकाशित किया।[26] सैमसंग ने घोषणा की कि उसके पास जुलाई 2018 में प्रोटोटाइप एलपीडीडीआर5 चिप्स काम कर रहे हैं। एलपीडीडीआर5 में निम्नलिखित परिवर्तन प्रस्तुत किए गए हैं:[27]

  • डेटा अंतरण दर को बढ़ाकर 6400 Mbit/s कर दिया गया है।
  • विभेदक सिग्नलिंग घड़ियों का उपयोग किया जाता है
  • प्रीफैच फिर से दोगुना नहीं होता है, लेकिन 16n रहता है
  • बैंकों की संख्या बढ़ाकर 16 कर दी गई है, जिन्हें चार DDR4 जैसे बैंक समूहों में विभाजित किया गया है
  • बिजली की बचत में सुधार:[26]** डेटा-कॉपी और राइट-एक्स (सभी एक या सभी शून्य) डेटा ट्रांसफर को कम करने का आदेश देते हैं
    • गतिशील आवृत्ति और वोल्टेज स्केलिंग
  • डब्ल्यूसीके एंड रीड स्ट्रोब (आरडीक्यूएस) नामक एक नई क्लॉकिंग वास्तुकला[26]

एएमडी वान गाग, इंटेल टाइगर लेक (माइक्रोप्रोसेसर), Apple सिलिकॉन (M1 Pro, M1 Max, M1 Ultra, M2 और A16 Bionic), HiSilicon#Kirin 9000 5G/4G और Kirin 9000E और क्वालकॉम स्नैपड्रगन प्रोसेसर की सूची #स्नैपड्रगन 888/888 + 5G (2021) मेमोरी कंट्रोलर एलपीडीडीआर5 को सपोर्ट करता है।

एलपीडीडीआर5एक्स

28 जुलाई 2021 को, जेईडीईसी ने JESD209-5B, लो पावर डबल डेटा रेट 5X (एलपीडीडीआर5X) के लिए मानक प्रकाशित किया[28] निम्नलिखित परिवर्तनों के साथ:

  • गति विस्तार 8533 Mbit/s तक
  • TX/RX इक्वलाइजेशन के साथ सिग्नल इंटीग्रिटी में सुधार
  • नए एडेप्टिव रिफ्रेश मैनेजमेंट फीचर के माध्यम से विश्वसनीयता में सुधार
  • प्रीफैच अभी भी 16n पर एलपीडीडीआर5 जैसा ही है

9 नवंबर 2021 को, सैमसंग ने घोषणा की कि कंपनी ने उद्योग का पहला एलपीडीडीआर5x DRAM विकसित किया है। सैमसंग के कार्यान्वयन में 14 एनएम प्रक्रिया नोड पर 16-गीगाबिट (2 जीबी) डाइज सम्मिलित है, जिसमें एक पैकेज में 32 डाइज (64 जीबी) तक के मॉड्यूल सम्मिलित हैं। कंपनी के अनुसार, नए मॉड्यूल एलपीडीडीआर5 के तुल्यता 20 फीसदी कम बिजली का उपयोग करेंगे।[29] आनंदटेक के आंद्रेई फ्रुमुसानू के अनुसार, चिप्स और अन्य उत्पादों पर सिस्टम में एलपीडीडीआर5X उपकरणों की 2023 पीढ़ी के लिए अपेक्षित था।[30]

19 नवंबर 2021 को, माइक्रोन ने घोषणा की कि Mediatek ने Mediatek के डाइमेंशन 9000 5G SoC के लिए अपने एलपीडीडीआर5X DRAM को मान्य कर दिया है।[31]


टिप्पणियाँ


संदर्भ

  1. ↑ "LPDDR3 कब LPDDR3 नहीं है? जब यह DDR3L है..." Committed to Memory blog. Retrieved 16 July 2021.
  2. ↑ "एलपीडीडीआर". Texas Instruments wiki. Retrieved 10 March 2015.
  3. ↑ Anandtech Samsung Galaxy Tab - The AnandTech Review, 23 December 2010
  4. ↑ 4.0 4.1 JEDEC Standard: Low Power Double Data Rate 2 (LPDDR2) (PDF), JEDEC Solid State Technology Association, February 2010, retrieved 2010-12-30
  5. ↑ "जेईडीईसी ने कम पावर मेमोरी उपकरणों के लिए एलपीडीडीआर2 मानक के प्रकाशन की घोषणा की". Press release. 2 April 2009. Retrieved 28 November 2021.
  6. ↑ JEDEC publishes LPDDR3 standard for low-power memory chips Archived 20 May 2012 at the Wayback Machine, Solid State Technology magazine
  7. ↑ 7.0 7.1 JESD209-3 LPDDR3 Low Power Memory Device Standard, JEDEC Solid State Technology Association
  8. ↑ "जेईडीईसी ने कम पावर मेमोरी उपकरणों के लिए एलपीडीडीआर3 मानक के प्रकाशन की घोषणा की". jedec.org. Retrieved 10 March 2015.
  9. ↑ Want a quick and dirty overview of the new JEDEC LPDDR3 spec? EETimes serves it up Archived 2013-07-28 at the Wayback Machine, Denali Memory Report
  10. ↑ Inside the Samsung Galaxy S4 Archived 2013-04-29 at the Wayback Machine, Chipworks
  11. ↑ Samsung LPDDR3 High-Performance Memory Enables Amazing Mobile Devices in 2013, 2014 - Bright Side of News
  12. ↑ "सैमसंग एक्सिनोस". samsung.com. Retrieved 10 March 2015.
  13. ↑ Samsung reveals eight-core mobile processor on EEtimes
  14. ↑ Now Producing Four Gigabit LPDDR3 Mobile DRAM, Using 20nm-class* Process Technology, Businesswire
  15. ↑ Snapdragon 800 Series and 600 Processors Unveiled , Qualcomm
  16. ↑ "जेईडीईसी आगामी सम्मेलन में मोबाइल प्रौद्योगिकी पर ध्यान केंद्रित करेगा". jedec.org. Retrieved 10 March 2015.
  17. ↑ "सैमसंग ने उद्योग का पहला 8 जीबी एलपीडीडीआर4 मोबाइल डीआरएएम विकसित किया". Samsung Tomorrow (Official Blog). Samsung Electronics. Retrieved 10 March 2015.
  18. ↑ http://www.softnology.biz/pdf/JESD79-4_DDR4_SDRAM.pdf JESD79 DDR4 SDRAM Standard
  19. ↑ 'JEDEC Releases LPDDR4 Standard for Low Power Memory Devices', JEDEC Solid State Technology Association.
  20. ↑ 20.0 20.1 20.2 JEDEC Standard: Low Power Double Data Rate 4 (LPDDR4) (PDF), JEDEC Solid State Technology Association, August 2014, retrieved 25 December 2014 Username and password "cypherpunks" will allow download.
  21. ↑ "रो हैमर रिफ्रेश कमांड". Patents. US20140059287. Retrieved 10 March 2015.
  22. ↑ Reza, Ashiq (16 September 2016). "मेमोरी नीड" ने "न्यू मेमोरी" को जन्म दिया (PDF). Qualcomm 3G LTE Summit. Hong Kong.
  23. ↑ Shilov, Anton. "एसके हाइनिक्स ने 8 जीबी एलपीडीडीआर4एक्स-4266 डीआरएएम पैकेज की घोषणा की". Retrieved 2017-07-28.
  24. ↑ "SK Hynix ने दुनिया की सबसे बड़ी क्षमता वाला अल्ट्रा-लो पावर मोबाइल DRAM लॉन्च किया". Skhynix (in 한국어). Retrieved 2017-07-28.
  25. ↑ "जेईडीईसी कम पावर मेमोरी उपकरणों के लिए मानकों को अद्यतन करता है". JEDEC. Retrieved 28 July 2017.
  26. ↑ 26.0 26.1 26.2 "JEDEC अद्यतन कम पावर मेमोरी उपकरणों के लिए मानक: LPDDR5". jedec.org. Retrieved 19 February 2019.
  27. ↑ Smith, Ryan (16 July 2018). "सैमसंग ने पहली LPDDR5 DRAM चिप की घोषणा की, लक्ष्य 6.4Gbps डेटा दरें और 30% कम बिजली". AnandTech.
  28. ↑ "JEDEC 5G और AI अनुप्रयोगों में उपयोग किए जाने वाले कम पावर मेमोरी उपकरणों के लिए नए और अद्यतन मानक प्रकाशित करता है". jedec.org. Retrieved 28 July 2021.
  29. ↑ "सैमसंग ने उद्योग का पहला LPDDR5X DRAM विकसित किया". Samsung.com (in English). 2021-11-09. Retrieved 2021-11-09.
  30. ↑ Frumusanu, Andrei (2021-11-09). "सैमसंग ने 8.5Gbps पर पहले LPDDR5X की घोषणा की". Anandtech.com. Retrieved 2021-11-09.
  31. ↑ {{Cite web|url=https://investors.micron.com/news-releases/news-release-details/micron-and-mediatek-first-validate-lpddr5x%7Ctitle = माइक्रोन और मीडियाटेक LPDDR5X Template:पाइप माइक्रोन टेक्नोलॉजी} को मान्य करने वाले पहले


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