परिपथ न्यून उपयोग: Difference between revisions

From Vigyanwiki
(Created page with "{{Short description|Not using the area or components of an integrated circuit to full efficiency}} {{Use dmy dates|date=May 2019|cs1-dates=y}} {{Use American English|date=Marc...")
 
No edit summary
 
(5 intermediate revisions by 5 users not shown)
Line 2: Line 2:
{{Use dmy dates|date=May 2019|cs1-dates=y}}
{{Use dmy dates|date=May 2019|cs1-dates=y}}
{{Use American English|date=March 2019}}
{{Use American English|date=March 2019}}
{{dablink|Not to be confused with [[Circuit minimization for Boolean functions]], which is logical optimization rather than physical.}}
{{dablink|[[बूलियन कार्यों के लिए परिपथ न्यूनीकरण]] के साथ भ्रमित न हों, जो भौतिक के स्थान पर तार्किक अनुकूलन है।}}


सर्किट अंडरयूटिलाइजेशन भी चिप अंडरयूटिलाइजेशन, प्रोग्रामेबल सर्किट अंडरयूटिलाइजेशन, गेट अंडरयूटिलाइजेशन, लॉजिक ब्लॉक अंडरयूटिलाइजेशन एक मानकीकृत बड़े पैमाने पर उत्पादित [[प्रोग्रामेबल लॉजिक डिवाइस]] चिप पर [[क्रिस्टलीय सिलिकॉन]] की भौतिक अपूर्ण उपयोगिता को संदर्भित करता है, जैसे कि [[गेट सरणी]] प्रकार एप्लिकेशन-विशिष्ट एकीकृत सर्किट, एक [[क्षेत्र में प्रोग्राम की जा सकने वाली द्वार श्रंखला]] ऐरे, या एक [[ जटिल प्रोग्रामेबल लॉजिक डिवाइस ]]।
परिपथ न्यून उपयोग भी चिप न्यून उपयोग, क्रमादेश्य परिपथ न्यून उपयोग, [[गेट सरणी|गेट]] न्यून उपयोग, तर्क खंड न्यून उपयोग एक मानकीकृत बड़े मापक्रम पर उत्पादित [[प्रोग्रामेबल लॉजिक डिवाइस|क्रमादेश्य तर्क युक्ति]] चिप पर [[क्रिस्टलीय सिलिकॉन|स्फटिक सिलिकॉन]] की भौतिक अपूर्ण उपयोगिता को संदर्भित करता है, जैसे कि [[गेट सरणी|गेट व्यूह]] प्रकार अनुप्रयोग-विशिष्ट एकीकृत परिपथ, एक FPGA, या एक [[ जटिल प्रोग्रामेबल लॉजिक डिवाइस |CPLD है]]।


== गेट सरणी ==
== गेट सरणी ==
गेट ऐरे के उदाहरण में, जो 5,000 या 10,000 गेट्स के आकार में आ सकता है, एक डिज़ाइन जो 5,001 गेट्स का उपयोग करता है, उसे 10,000 गेट चिप का उपयोग करने की आवश्यकता होगी। इस अक्षमता के परिणामस्वरूप सिलिकॉन का कम उपयोग होता है।<ref name="chipdes">{{Cite web|url=http://chipdesignmag.com/display.php?articleId=386|title=Chip Design » The Death of the Structured ASIC by Bob Zeidman, president, Zeidman Technologies|website=chipdesignmag.com|language=en|access-date=2018-10-07}}</ref>
गेट ऐरे के उदाहरण में, जो 5,000 या 10,000 गेट के आकार में आ सकता है, एक अभिकल्पना जो 5,001 गेट का उपयोग करता है, उसे 10,000 गेट चिप का उपयोग करने की आवश्यकता होगी। इस अक्षमता के परिणामस्वरूप सिलिकॉन का कम उपयोग होता है। <ref name="chipdes">{{Cite web|url=http://chipdesignmag.com/display.php?articleId=386|title=Chip Design » The Death of the Structured ASIC by Bob Zeidman, president, Zeidman Technologies|website=chipdesignmag.com|language=en|access-date=2018-10-07}}</ref>




== एफपीजीए ==
== एफपीजीए ==
[[ तर्क ब्लॉक ]] में फील्ड-प्रोग्रामेबल गेट एरे के डिज़ाइन घटकों के कारण, साधारण डिज़ाइन जो एक एकल ब्लॉक को कम करते हैं, गेट के अंडरयूटिलाइज़ेशन से पीड़ित होते हैं, जैसा कि डिज़ाइन करते हैं जो कई ब्लॉकों पर ओवरफ़्लो करते हैं, जैसे कि डिज़ाइन जो विस्तृत गेट का उपयोग करते हैं।<ref>{{cite book |citeseerx=10.1.1.52.3689 |title=CPLDs और FPGAs में हाई स्पीड-परफॉर्मेंस के लिए डिजाइनिंग|first1=Zeljko |last1=Zilic |first2=Guy |last2=Lemieux |first3=Kelvin |last3=Loveless |first4=Stephen |last4=Brown |first5=Zvonko |last5=Vranesic |date=June 1995 |work=Proceeding of the Third Canadian Workshop on FPGAs }}</ref> इसके अतिरिक्त, बहुत सामान्य फील्ड-प्रोग्रामेबल गेट ऐरे #आर्किटेक्चर उच्च अक्षमता को उधार देता है; [[ बहुसंकेतक ]]्स प्रोग्राम करने योग्य चयन के लिए सिलिकॉन रियल एस्टेट पर कब्जा कर लेते हैं, और [[फ्लिप-फ्लॉप (इलेक्ट्रॉनिक्स)]] की बहुतायत। फ्लिप-फ्लॉप (इलेक्ट्रॉनिक्स) को कम करने के लिए फ्लिप-फ्लॉप #Setup.2C होल्ड.2C रिकवरी.2C हटाने का समय, भले ही डिज़ाइन करता हो उनकी आवश्यकता नहीं है,<ref name="chipdes"/>जिसके परिणामस्वरूप [[मानक सेल]] [[ASIC]] की तुलना में 40 गुना कम घनत्व होता है।
[[ तर्क ब्लॉक |तर्क खण्ड]] में क्षेत्र-क्रमादेश गेट एरे के अभिकल्पना घटकों के कारण, साधारण अभिकल्पना जो एक एकल खंड को कम करते हैं, गेट के न्यून उपयोग से पीड़ित होते हैं, जैसा कि कई ब्लॉकों पर अधिप्रवाह वाली अभिकल्पना करती हैं, जैसे कि अभिकल्पना जो विस्तृत गेट का उपयोग करते हैं। <ref>{{cite book |citeseerx=10.1.1.52.3689 |title=CPLDs और FPGAs में हाई स्पीड-परफॉर्मेंस के लिए डिजाइनिंग|first1=Zeljko |last1=Zilic |first2=Guy |last2=Lemieux |first3=Kelvin |last3=Loveless |first4=Stephen |last4=Brown |first5=Zvonko |last5=Vranesic |date=June 1995 |work=Proceeding of the Third Canadian Workshop on FPGAs }}</ref> इसके अतिरिक्त, FPGAs की बहुत ही सामान्य संरचना उच्च अक्षमता को प्रदान करता है; [[ बहुसंकेतक | बहुसंकेतक]] क्रमादेश्य करने योग्य चयन के लिए सिलिकॉन स्थावर संपदा पर अधिकार कर लेते हैं, और व्यवस्था और धारण समय को कम करने के लिए फ्लिप-फ्लॉप की बहुतायत करते हैं, भले ही डिज़ाइन को उनकी आवश्यकता न हो, <ref name="chipdes"/> जिसके परिणामस्वरूप मानक सेल ASIC की तुलना में 40 गुना कम घनत्व होता है।


== यह भी देखें ==
== यह भी देखें ==
* [[सर्किट न्यूनीकरण]]
* [[सर्किट न्यूनीकरण|परिपथ न्यूनीकरण]]
* परवाह न करने की स्थिति
* परवाह न करने की स्थिति


Line 21: Line 21:


{{Programmable Logic}}
{{Programmable Logic}}
[[Category: गेट ऐरे|*]]


{{electronics-stub}}
{{electronics-stub}}


 
[[Category:All Wikipedia articles written in American English]]
 
[[Category:All stub articles]]
[[Category: Machine Translated Page]]
[[Category:CS1 English-language sources (en)]]
[[Category:Collapse templates]]
[[Category:Created On 10/06/2023]]
[[Category:Created On 10/06/2023]]
[[Category:Electronics stubs]]
[[Category:Lua-based templates]]
[[Category:Machine Translated Page]]
[[Category:Navigational boxes| ]]
[[Category:Navigational boxes without horizontal lists]]
[[Category:Pages with script errors]]
[[Category:Sidebars with styles needing conversion]]
[[Category:Template documentation pages|Documentation/doc]]
[[Category:Templates Vigyan Ready]]
[[Category:Templates generating microformats]]
[[Category:Templates that add a tracking category]]
[[Category:Templates that are not mobile friendly]]
[[Category:Templates that generate short descriptions]]
[[Category:Templates using TemplateData]]
[[Category:Use American English from March 2019]]
[[Category:Use dmy dates from May 2019]]
[[Category:Wikipedia metatemplates]]
[[Category:गेट ऐरे|*]]

Latest revision as of 12:43, 10 November 2023

परिपथ न्यून उपयोग भी चिप न्यून उपयोग, क्रमादेश्य परिपथ न्यून उपयोग, गेट न्यून उपयोग, तर्क खंड न्यून उपयोग एक मानकीकृत बड़े मापक्रम पर उत्पादित क्रमादेश्य तर्क युक्ति चिप पर स्फटिक सिलिकॉन की भौतिक अपूर्ण उपयोगिता को संदर्भित करता है, जैसे कि गेट व्यूह प्रकार अनुप्रयोग-विशिष्ट एकीकृत परिपथ, एक FPGA, या एक CPLD है

गेट सरणी

गेट ऐरे के उदाहरण में, जो 5,000 या 10,000 गेट के आकार में आ सकता है, एक अभिकल्पना जो 5,001 गेट का उपयोग करता है, उसे 10,000 गेट चिप का उपयोग करने की आवश्यकता होगी। इस अक्षमता के परिणामस्वरूप सिलिकॉन का कम उपयोग होता है। [1]


एफपीजीए

तर्क खण्ड में क्षेत्र-क्रमादेश गेट एरे के अभिकल्पना घटकों के कारण, साधारण अभिकल्पना जो एक एकल खंड को कम करते हैं, गेट के न्यून उपयोग से पीड़ित होते हैं, जैसा कि कई ब्लॉकों पर अधिप्रवाह वाली अभिकल्पना करती हैं, जैसे कि अभिकल्पना जो विस्तृत गेट का उपयोग करते हैं। [2] इसके अतिरिक्त, FPGAs की बहुत ही सामान्य संरचना उच्च अक्षमता को प्रदान करता है; बहुसंकेतक क्रमादेश्य करने योग्य चयन के लिए सिलिकॉन स्थावर संपदा पर अधिकार कर लेते हैं, और व्यवस्था और धारण समय को कम करने के लिए फ्लिप-फ्लॉप की बहुतायत करते हैं, भले ही डिज़ाइन को उनकी आवश्यकता न हो, [1] जिसके परिणामस्वरूप मानक सेल ASIC की तुलना में 40 गुना कम घनत्व होता है।

यह भी देखें

संदर्भ

  1. 1.0 1.1 "Chip Design » The Death of the Structured ASIC by Bob Zeidman, president, Zeidman Technologies". chipdesignmag.com (in English). Retrieved 2018-10-07.
  2. Zilic, Zeljko; Lemieux, Guy; Loveless, Kelvin; Brown, Stephen; Vranesic, Zvonko (June 1995). CPLDs और FPGAs में हाई स्पीड-परफॉर्मेंस के लिए डिजाइनिंग. CiteSeerX 10.1.1.52.3689. {{cite book}}: |work= ignored (help)