स्थान और मार्ग: Difference between revisions

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स्थान और क्षेत्र मुद्रित [[सर्किट]] बोर्डों, [[Index.php?title=एकीकृत परिपथों|एकीकृत परिपथों]], और क्षेत्र-प्रोग्रामेबल गेट सरणियों के प्रारुप में एक चरण है। जैसा कि नाम से ही स्पष्ट है, यह दो चरणों, [[Index.php?title= नियोजन|नियोजन]] और क्रम से बना है। पहला चरण, प्लेसमेंट, में यह तय करना शामिल है कि सभी [[Index.php?title=इलेक्ट्रॉनिक घटकों|इलेक्ट्रॉनिक घटकों]], सर्किटरी और [[तर्क]] तत्वों को आम तौर पर सीमित मात्रा में कहां रखा जाए। इसके बाद रूटिंग होती है, जो रखे गए घटकों को जोड़ने के लिए आवश्यक सभी तारों का सटीक डिज़ाइन तय करती है। निर्माण प्रक्रिया के नियमों और सीमाओं का पालन करते हुए इस कदम को सभी वांछित कनेक्शनों को लागू करना चाहिए।
स्थान और मार्ग मुद्रित [[Index.php?title= परिपथ|परिपथ]] समितियों , [[Index.php?title=एकीकृत परिपथों|एकीकृत परिपथों]], और क्षेत्र-प्रोग्रामेबल गेट सरणियों के डिज़ाइन में एक चरण है। जैसे यह दो चरणों, [[Index.php?title= नियोजन|नियोजन]] और क्रम से बना है। पहला चरण, नियोजन, में यह सम्मलित है कि सभी [[Index.php?title=इलेक्ट्रॉनिक घटकों|इलेक्ट्रॉनिक घटकों]], विद्युत् परिपथ तंत्र और [[तर्क]] तत्वों को सामान्यतः सीमित मात्रा में कहां रखा जाए। इसके पश्चात परिसंचरण होता है, जो रखे गए घटकों को जोड़ने के लिए आवश्यक सभी तारों का सटीक डिज़ाइन तय करती है। निर्माण प्रक्रिया के नियमों और सीमाओं का पालन करते हुए सभी वांछित संयोजनों को उचित करना चाहिए।


स्थान और मार्ग का उपयोग कई संदर्भों में किया जाता है:
स्थान और मार्ग का उपयोग कई संदर्भों में किया जाता है:
* मुद्रित सर्किट बोर्ड, जिसके दौरान इलेक्ट्रॉनिक घटकों को ग्राफिक रूप से बोर्ड पर रखा जाता है और उनके बीच तार खींचे जाते हैं
* मुद्रित परिपथ समिति, के अतिरिक्त इलेक्ट्रॉनिक घटकों को आरेखीय रूप से समिति पर रखा जाता है और उनके बीच तार खींचे जाते हैं
* इंटीग्रेटेड सर्किट, जिसके दौरान सर्किट के एक बड़े ब्लॉक या पूरे सर्किट का [[ [[एकीकृत सर्किट]] लेआउट ]] छोटे सब-ब्लॉक के लेआउट से बनाया जाता है
* एकीकृत परिपथ, के अतिरिक्त छोटे उप-समूहों के लेआउट से परिपथ के एक बड़े समूह या [[Index.php?title=एकीकृत परिपथ|एकीकृत परिपथ]] का लेआउट बनाया जाता है
* [[क्षेत्र में प्रोग्राम की जा सकने वाली द्वार श्रंखला]], जिसके दौरान तर्क तत्वों को रखा जाता है और FPGA के ग्रिड पर आपस में जोड़ा जाता है
* [[Index.php?title=Index.php?title=क्षेत्र में प्रोग्राम की जाने वाली श्रंखला|क्षेत्र में प्रोग्राम की जाने वाली श्रंखला]], के अतिरिक्त तर्क तत्वों को FPGA के जाल पर रखा जाता है और आपस में जोड़ा जाता है


ये प्रक्रियाएँ उच्च स्तर पर समान हैं, लेकिन वास्तविक विवरण बहुत भिन्न हैं। आधुनिक डिजाइनों के बड़े आकार के साथ, यह ऑपरेशन आमतौर पर [[ इलेक्ट्रॉनिक डिजाइन स्वचालन ]] (EDA) टूल्स द्वारा किया जाता है।
ये प्रक्रियाएँ उच्च स्तर पर समान हैं, परंतु वास्तविक विवरण बहुत भिन्न हैं। आधुनिक डिज़ाइनों के बड़े आकार के साथ, यह ऑपरेशन सामान्यतः [[Index.php?title=इलेक्ट्रॉनिक प्रारुप स्वचालन|इलेक्ट्रॉनिक प्रारुप स्वचालन]] (EDA) टूल्स द्वारा किया जाता है।


इन सभी संदर्भों में, प्लेसमेंट और रूटिंग समाप्त होने पर अंतिम परिणाम लेआउट, प्रत्येक भाग के स्थान और रोटेशन का ज्यामितीय विवरण और उन्हें जोड़ने वाले प्रत्येक तार का सटीक पथ होता है।
इन सभी संदर्भों में, नियोजन और उत्कीर्णन समाप्त होने पर अंतिम परिणाम लेआउट होता है, प्रत्येक भाग के स्थान और आवर्तन का एक ज्यामितीय विवरण और उन्हें जोड़ने वाले प्रत्येक तार का सटीक पथ होता है।


कभी-कभी कुछ लोग संपूर्ण स्थान और मार्ग प्रक्रिया लेआउट को कॉल करते हैं।
कभी-कभी कुछ लोग संपूर्ण स्थान और मार्ग प्रक्रिया को "लेआउट" कहते हैं।


== मुद्रित सर्किट बोर्ड ==
== मुद्रित परिपथ समिति ==
एक मुद्रित सर्किट बोर्ड का डिज़ाइन एक [[सर्किट आरेख]] के निर्माण और एक [[netlist]] के निर्माण के बाद आता है। जनरेट की गई नेटलिस्ट को तब एक लेआउट टूल में पढ़ा जाता है और लाइब्रेरी से उपकरणों के पैरों के निशान से जोड़ा जाता है। उपकरणों को रखना और रूट करना अब शुरू हो सकता है।<ref name="Layout_book">{{Cite book|author=J. Lienig, J. Scheible|title=इलेक्ट्रॉनिक सर्किट के लिए लेआउट डिजाइन की बुनियादी बातें|url=https://link.springer.com/book/10.1007/978-3-030-39284-0|page=26-27|chapter=Chap. 1.3.3: Physical Design of Printed Circuit Boards|publisher=Springer|date=2020|doi=10.1007/978-3-030-39284-0 |isbn=978-3-030-39284-0|s2cid=215840278 }}</ref><ref>{{Cite news|title=पीसीबी|url=https://uetपीसीबी.com/difference-between-पीसीबीa-and-पीसीबी/|access-date=2023-03-08|language=en}}</ref> प्लेसिंग और रूटिंग आम तौर पर दो चरणों में किया जाता है। प्लेसमेंट (ईडीए) घटक पहले आता है, फिर रूटिंग (ईडीए) घटकों के बीच कनेक्शन। रूटिंग चरण के दौरान घटकों का प्लेसमेंट पूर्ण नहीं है, क्योंकि यह अभी भी स्थानांतरित और घूर्णन करके बदला जा सकता है, विशेष रूप से एफपीजीए या माइक्रोप्रोसेसर जैसे अधिक जटिल घटकों का उपयोग करने वाले डिजाइनों के साथ। उनके बड़ी संख्या में [[सिग्नल (इलेक्ट्रिकल इंजीनियरिंग)]] और उनकी सिग्नल अखंडता की जरूरतों को प्लेसमेंट के अनुकूलन की आवश्यकता हो सकती है।<ref name="PCDandF">{{cite web |url = http://pcdandf.com/cms/content/view/4345/95/ |title = FPGA/PCB Co-Design Increases Fabrication Yields |access-date = 2008-07-24 |publisher=Printed Circuit Design and Fabrication}}</ref>
एक मुद्रित परिपथ समिति का प्रारुप एक [[Index.php?title=योजनाबद्ध|योजनाबद्ध]] निर्माण और एक [[Index.php?title= नेट सूची|नेट सूची]] के निर्माण के अतिरिक्त आता है। उत्पन्न की गई नेट सूची को एक लेआउट टूल में अध्ययन किया जाता है और पुस्तककालय उपकरणों से जोड़ा जाता है। उपकरणों को रखना और मूलरूप से अब प्रारंभ हो सकता है।<ref name="Layout_book">{{Cite book|author=J. Lienig, J. Scheible|title=इलेक्ट्रॉनिक सर्किट के लिए लेआउट डिजाइन की बुनियादी बातें|url=https://link.springer.com/book/10.1007/978-3-030-39284-0|page=26-27|chapter=Chap. 1.3.3: Physical Design of Printed Circuit Boards|publisher=Springer|date=2020|doi=10.1007/978-3-030-39284-0 |isbn=978-3-030-39284-0|s2cid=215840278 }}</ref><ref>{{Cite news|title=पीसीबी|url=https://uetपीसीबी.com/difference-between-पीसीबीa-and-पीसीबी/|access-date=2023-03-08|language=en}}</ref> स्थान और मार्ग सामान्यकः दो चरणों में किया जाता है। घटकों को पहले सुरक्षित रखना होता है, फिर घटकों के बीच संबंध को मूलरूप करना। नित्यक्रम चरण के अतिरिक्त घटकों का व्यवस्था पूर्ण नहीं है, चूंकि यह अभी भी स्थानांतरित और घूर्णन करके बदला जा सकता है, विशेष रूप से FPGA या माइक्रोप्रोसेसर जैसे अधिक जटिल घटकों का उपयोग करने वाले डिजाइनों के साथ। उनके बड़ी संख्या में [[Index.php?title= विशिष्ट|विशिष्ट]] और उनकी विशिष्ट अखंडता की जरूरतों को व्यवस्था के अनुकूलन की आवश्यकता हो सकती है।<ref name="PCDandF">{{cite web |url = http://pcdandf.com/cms/content/view/4345/95/ |title = FPGA/PCB Co-Design Increases Fabrication Yields |access-date = 2008-07-24 |publisher=Printed Circuit Design and Fabrication}}</ref>
परिणामी डिज़ाइन को निर्माता के CAM सिस्टम में लोड करने के लिए RS-274X Gerber प्रारूप में आउटपुट किया जाता है। एक आईसी लेआउट के विपरीत, जहां पूरे तैयार लेआउट को एक ग्राफिक्स फाइल में संग्रहीत किया जाता है, पीसीबी निर्माण के लिए विभिन्न फाइलों और प्रारूपों की आवश्यकता होती है। निर्माण डेटा में गेरबर फ़ाइलों का एक सेट, एक ड्रिल फ़ाइल और एक पिक-एंड-प्लेस फ़ाइल होती है जिसमें विधानसभा प्रक्रिया में उपकरणों के स्वचालित प्लेसमेंट के लिए उत्पन्न उपकरणों का स्थान और संरेखण होता है।<ref name="Layout_book" />
परिणामी डिज़ाइन को निर्माता के CAM सिस्टम में लोड करने के लिए RS-274X Gerber प्रारूप में आउटपुट किया जाता है। एक IC लेआउट के विपरीत, जहां पूरे तैयार लेआउट को एक ग्राफिक्स फाइल में संग्रहीत किया जाता है, PCB निर्माण के लिए विभिन्न फाइलों और प्रारूपों की आवश्यकता होती है। निर्माण डेटा में गेरबर फाइलों का एक सेट, एक ड्रिल फाइल और एक पिक-एंड-प्लेस फाइल होती है जिसमें विधानसभा प्रक्रिया में उपकरणों के स्वचालित नियोजन के लिए उत्पन्न उपकरणों का स्थान और संरेखण होता है।<ref name="Layout_book" />




== फील्ड-प्रोग्रामेबल गेट ऐरे ==
== फील्ड-प्रोग्रामेबल गेट ऐरे ==
एफपीजीए के लिए प्लेसिंग और रूटिंग की प्रक्रिया आम तौर पर किसी व्यक्ति द्वारा नहीं की जाती है, लेकिन एफपीजीए विक्रेता या किसी अन्य सॉफ्टवेयर निर्माता द्वारा प्रदान किए गए टूल का उपयोग करती है। सॉफ्टवेयर टूल्स की आवश्यकता एफपीजीए के भीतर सर्किटरी की जटिलता और डिजाइनर द्वारा किए जाने वाले कार्य के कारण है। FPGA डिजाइनों को [[ डिजिटल तर्क ]] और [[हार्डवेयर विवरण भाषा]] जैसे [[VHDL]] और [[Verilog]] वाले लॉजिक आरेखों का उपयोग करके वर्णित किया गया है। इसके बाद इन्हें एक पिनआउट उत्पन्न करने के लिए एक स्वचालित स्थान और मार्ग प्रक्रिया के माध्यम से रखा जाएगा, जिसका उपयोग FPGA के बाहर के हिस्सों के साथ इंटरफेस करने के लिए किया जाएगा।<ref name="PCDandF" />
क्षेत्र में योजना की जाने वाली श्रंखला (FPGA) के लिए स्थान और मार्ग की प्रक्रिया सामान्यतः किसी व्यक्ति द्वारा नहीं की जाती है, परंतु FPGA विक्रेता या किसी अन्य सॉफ्टवेयर निर्माता द्वारा प्रदान किए गए टूल का उपयोग करती है। सॉफ्टवेयर टूल्स की आवश्यकता FPGA के अन्दर विद्युत् परिपथ तंत्र की जटिलता और डिजाइनर द्वारा किए जाने वाले कार्य के कारण है। FPGA डिजाइनों को[[ डिजिटल तर्क ]]और [[हार्डवेयर विवरण भाषा]] जैसे [[VHDL]] और [[Index.php?title= द्रडता पूर्वक|द्रडता पूर्वक]] वाले तर्क आरेखों का उपयोग करके वर्णित किया गया है। पुनः इन्हें पिनआउट उत्पन्न करने के लिए एक स्वचालित स्थान और मार्ग प्रक्रिया के माध्यम से रखा जाएगा, जिसका उपयोग FPGA के बाहर के हिस्सों के साथ अंतराफलक करने के लिए किया जाएगा।<ref name="PCDandF" />




== इंटीग्रेटेड सर्किट ==
== एकीकृत परिपथ ==
आईसी स्थान और मार्ग चरण आम तौर पर एक या अधिक योजनाबद्ध, एचडीएल फाइलों, या पूर्व-रूटेड आईपी कोर, या तीनों के कुछ संयोजन से शुरू होता है। यह एक आईसी लेआउट तैयार करता है जो स्वचालित रूप से मानक [[जीडीएस II स्ट्रीम प्रारूप]] या [[ओपन आर्टवर्क सिस्टम इंटरचेंज स्टैंडर्ड]] प्रारूप में [[मुखौटा कार्य]] में परिवर्तित हो जाता है।<ref>A. Kahng, J. Lienig, I. Markov, J. Hu: "VLSI Physical Design: From Graph Partitioning to Timing Closure", Springer (2011), {{doi|10.1007/978-90-481-9591-6}}, {{ISBN|978-90-481-9590-9}}, pp. 7-11.</ref>
IC स्थान और मार्ग चरण सामान्यतः एक या अधिक योजनाबद्ध, HDL फाइलों, या पूर्व-रूटेड IP कोर, या तीनों के कुछ संयोजन से प्रारंभ होते है। यह एक IC लेआउट तैयार करता है जो स्वचालित रूप से मानक [[Index.php?title= GDS II स्ट्रीम प्रारूप|GDS II स्ट्रीम प्रारूप]] या [[ओपन आर्टवर्क सिस्टम इंटरचेंज स्टैंडर्ड]] प्रारूप में [[Index.php?title= आवरण कार्य|आवरण कार्य]] में परिवर्तित हो जाता है।<ref>A. Kahng, J. Lienig, I. Markov, J. Hu: "VLSI Physical Design: From Graph Partitioning to Timing Closure", Springer (2011), {{doi|10.1007/978-90-481-9591-6}}, {{ISBN|978-90-481-9590-9}}, pp. 7-11.</ref>




== इतिहास ==
== इतिहास ==
प्रारंभिक आईसी और पीसीबी के अंतिम लेआउट को पारदर्शिता (प्रोजेक्शन) पर [[रूबीलिथ]] के [[ रकम गंवाना; मर जाना ]] के रूप में संग्रहीत किया गया था।
प्रारंभिक IC और PCB के अंतिम लेआउट को पारदर्शिता पर [[रूबीलिथ]] के [[Index.php?title=टेप-आउट|टेप-आउट]] के रूप में संग्रहीत किया गया था।


धीरे-धीरे, इलेक्ट्रॉनिक डिज़ाइन ऑटोमेशन ने अधिक से अधिक स्थान और मार्ग के काम को स्वचालित कर दिया। सबसे पहले, इसने टेप को छीलने और चिपकाने में बहुत समय व्यतीत किए बिना कई छोटे संपादन करने की प्रक्रिया को गति दी। बाद में डिजाइन नियम की जाँच ने सबसे सामान्य प्रकार की त्रुटियों की जाँच की प्रक्रिया को गति दी। बाद में ऑटो राउटर रूटिंग की प्रक्रिया को तेज कर देते हैं।
धीरे-धीरे, इलेक्ट्रॉनिक डिज़ाइन स्वचालन ने अधिक से अधिक स्थान और मार्ग के काम को स्वचालित कर दिया। सबसे पहले, इसने बहुत समय व्यतीत किए बिना कई छोटे संपादन करने की प्रक्रिया को गति दी। बाद में डिजाइन नियम की जाँच ने सबसे सामान्य प्रकार की त्रुटियों की जाँच की प्रक्रिया को गति दी। बाद में स्वत: अनुमार्गक की प्रक्रिया को तीव्र कर देते हैं।


कुछ लोगों को उम्मीद है कि ऑटोप्लेसर और ऑटो राउटर में और सुधार अंततः बिना किसी मानवीय हस्तक्षेप के अच्छे लेआउट का उत्पादन करेंगे। आगे स्वचालन एक [[सिलिकॉन संकलक]] के विचार की ओर ले जाता है।
कुछ लोगों को उम्मीद है कि स्वांतरक और स्वत: अनुमार्गक में और सुधार अंततः बिना किसी मानवीय हस्तक्षेप के अच्छे लेआउट का उत्पादन करेंगे। आगे स्वचालन एक [[Index.php?title=सिलिकॉन संकलनकर्ता|सिलिकॉन संकलनकर्ता]] के विचार की ओर ले जाता है।


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Latest revision as of 12:58, 18 May 2023

स्थान और मार्ग मुद्रित परिपथ समितियों , एकीकृत परिपथों, और क्षेत्र-प्रोग्रामेबल गेट सरणियों के डिज़ाइन में एक चरण है। जैसे यह दो चरणों, नियोजन और क्रम से बना है। पहला चरण, नियोजन, में यह सम्मलित है कि सभी इलेक्ट्रॉनिक घटकों, विद्युत् परिपथ तंत्र और तर्क तत्वों को सामान्यतः सीमित मात्रा में कहां रखा जाए। इसके पश्चात परिसंचरण होता है, जो रखे गए घटकों को जोड़ने के लिए आवश्यक सभी तारों का सटीक डिज़ाइन तय करती है। निर्माण प्रक्रिया के नियमों और सीमाओं का पालन करते हुए सभी वांछित संयोजनों को उचित करना चाहिए।

स्थान और मार्ग का उपयोग कई संदर्भों में किया जाता है:

  • मुद्रित परिपथ समिति, के अतिरिक्त इलेक्ट्रॉनिक घटकों को आरेखीय रूप से समिति पर रखा जाता है और उनके बीच तार खींचे जाते हैं
  • एकीकृत परिपथ, के अतिरिक्त छोटे उप-समूहों के लेआउट से परिपथ के एक बड़े समूह या एकीकृत परिपथ का लेआउट बनाया जाता है
  • क्षेत्र में प्रोग्राम की जाने वाली श्रंखला, के अतिरिक्त तर्क तत्वों को FPGA के जाल पर रखा जाता है और आपस में जोड़ा जाता है

ये प्रक्रियाएँ उच्च स्तर पर समान हैं, परंतु वास्तविक विवरण बहुत भिन्न हैं। आधुनिक डिज़ाइनों के बड़े आकार के साथ, यह ऑपरेशन सामान्यतः इलेक्ट्रॉनिक प्रारुप स्वचालन (EDA) टूल्स द्वारा किया जाता है।

इन सभी संदर्भों में, नियोजन और उत्कीर्णन समाप्त होने पर अंतिम परिणाम लेआउट होता है, प्रत्येक भाग के स्थान और आवर्तन का एक ज्यामितीय विवरण और उन्हें जोड़ने वाले प्रत्येक तार का सटीक पथ होता है।

कभी-कभी कुछ लोग संपूर्ण स्थान और मार्ग प्रक्रिया को "लेआउट" कहते हैं।

मुद्रित परिपथ समिति

एक मुद्रित परिपथ समिति का प्रारुप एक योजनाबद्ध निर्माण और एक नेट सूची के निर्माण के अतिरिक्त आता है। उत्पन्न की गई नेट सूची को एक लेआउट टूल में अध्ययन किया जाता है और पुस्तककालय उपकरणों से जोड़ा जाता है। उपकरणों को रखना और मूलरूप से अब प्रारंभ हो सकता है।[1][2] स्थान और मार्ग सामान्यकः दो चरणों में किया जाता है। घटकों को पहले सुरक्षित रखना होता है, फिर घटकों के बीच संबंध को मूलरूप करना। नित्यक्रम चरण के अतिरिक्त घटकों का व्यवस्था पूर्ण नहीं है, चूंकि यह अभी भी स्थानांतरित और घूर्णन करके बदला जा सकता है, विशेष रूप से FPGA या माइक्रोप्रोसेसर जैसे अधिक जटिल घटकों का उपयोग करने वाले डिजाइनों के साथ। उनके बड़ी संख्या में विशिष्ट और उनकी विशिष्ट अखंडता की जरूरतों को व्यवस्था के अनुकूलन की आवश्यकता हो सकती है।[3] परिणामी डिज़ाइन को निर्माता के CAM सिस्टम में लोड करने के लिए RS-274X Gerber प्रारूप में आउटपुट किया जाता है। एक IC लेआउट के विपरीत, जहां पूरे तैयार लेआउट को एक ग्राफिक्स फाइल में संग्रहीत किया जाता है, PCB निर्माण के लिए विभिन्न फाइलों और प्रारूपों की आवश्यकता होती है। निर्माण डेटा में गेरबर फाइलों का एक सेट, एक ड्रिल फाइल और एक पिक-एंड-प्लेस फाइल होती है जिसमें विधानसभा प्रक्रिया में उपकरणों के स्वचालित नियोजन के लिए उत्पन्न उपकरणों का स्थान और संरेखण होता है।[1]


फील्ड-प्रोग्रामेबल गेट ऐरे

क्षेत्र में योजना की जाने वाली श्रंखला (FPGA) के लिए स्थान और मार्ग की प्रक्रिया सामान्यतः किसी व्यक्ति द्वारा नहीं की जाती है, परंतु FPGA विक्रेता या किसी अन्य सॉफ्टवेयर निर्माता द्वारा प्रदान किए गए टूल का उपयोग करती है। सॉफ्टवेयर टूल्स की आवश्यकता FPGA के अन्दर विद्युत् परिपथ तंत्र की जटिलता और डिजाइनर द्वारा किए जाने वाले कार्य के कारण है। FPGA डिजाइनों कोडिजिटल तर्क और हार्डवेयर विवरण भाषा जैसे VHDL और द्रडता पूर्वक वाले तर्क आरेखों का उपयोग करके वर्णित किया गया है। पुनः इन्हें पिनआउट उत्पन्न करने के लिए एक स्वचालित स्थान और मार्ग प्रक्रिया के माध्यम से रखा जाएगा, जिसका उपयोग FPGA के बाहर के हिस्सों के साथ अंतराफलक करने के लिए किया जाएगा।[3]


एकीकृत परिपथ

IC स्थान और मार्ग चरण सामान्यतः एक या अधिक योजनाबद्ध, HDL फाइलों, या पूर्व-रूटेड IP कोर, या तीनों के कुछ संयोजन से प्रारंभ होते है। यह एक IC लेआउट तैयार करता है जो स्वचालित रूप से मानक GDS II स्ट्रीम प्रारूप या ओपन आर्टवर्क सिस्टम इंटरचेंज स्टैंडर्ड प्रारूप में आवरण कार्य में परिवर्तित हो जाता है।[4]


इतिहास

प्रारंभिक IC और PCB के अंतिम लेआउट को पारदर्शिता पर रूबीलिथ के टेप-आउट के रूप में संग्रहीत किया गया था।

धीरे-धीरे, इलेक्ट्रॉनिक डिज़ाइन स्वचालन ने अधिक से अधिक स्थान और मार्ग के काम को स्वचालित कर दिया। सबसे पहले, इसने बहुत समय व्यतीत किए बिना कई छोटे संपादन करने की प्रक्रिया को गति दी। बाद में डिजाइन नियम की जाँच ने सबसे सामान्य प्रकार की त्रुटियों की जाँच की प्रक्रिया को गति दी। बाद में स्वत: अनुमार्गक की प्रक्रिया को तीव्र कर देते हैं।

कुछ लोगों को उम्मीद है कि स्वांतरक और स्वत: अनुमार्गक में और सुधार अंततः बिना किसी मानवीय हस्तक्षेप के अच्छे लेआउट का उत्पादन करेंगे। आगे स्वचालन एक सिलिकॉन संकलनकर्ता के विचार की ओर ले जाता है।

संदर्भ

  1. ↑ 1.0 1.1 J. Lienig, J. Scheible (2020). "Chap. 1.3.3: Physical Design of Printed Circuit Boards". इलेक्ट्रॉनिक सर्किट के लिए लेआउट डिजाइन की बुनियादी बातें. Springer. p. 26-27. doi:10.1007/978-3-030-39284-0. ISBN 978-3-030-39284-0. S2CID 215840278.
  2. ↑ "पीसीबी" (in English). Retrieved 2023-03-08. {{cite news}}: Check |url= value (help)
  3. ↑ 3.0 3.1 "FPGA/PCB Co-Design Increases Fabrication Yields". Printed Circuit Design and Fabrication. Retrieved 2008-07-24.
  4. ↑ A. Kahng, J. Lienig, I. Markov, J. Hu: "VLSI Physical Design: From Graph Partitioning to Timing Closure", Springer (2011), doi:10.1007/978-90-481-9591-6, ISBN 978-90-481-9590-9, pp. 7-11.
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