व्यवधान निवारण (ग्लिच रिमूवल)

सर्किट ऑपरेशन के समय होने वाली ग्लिच(लाल रंग में परिक्रमा)।

ग्लिच निवारण ग्लिट्स का उन्मूलन है बिना कार्यक्षमता के बिना अनावश्यक संकेत ट्रांज़िशन—इलेक्ट्रॉनिक सर्किट से गेट का शक्ति अपव्यय दो तरह से होता है: स्थैतिक शक्ति अपव्यय और गतिशील शक्ति अपव्यय ग्लिच शक्ति सर्किट में गतिशील अपव्यय के अंतर्गत आती है और स्विचिंग गतिविधि के सीधे आनुपातिक है। ग्लिच पावर अपव्यय कुल विद्युत् अपव्यय का 20% -70% है और इसलिए कम पावर डिज़ाइन के लिए ग्लिच को समाप्त किया जाना चाहिए।

स्विचिंग गतिविधि संकेत संक्रमण के कारण होती है जो दो प्रकार के होते हैं: कार्यात्मक संक्रमण और एक ग्लिच स्विचिंग पावर अपव्यय स्विचिंग गतिविधि (α), लोड क्षमता (C), आपूर्ति वोल्टेज (V), और घड़ी आवृत्ति (f) के रूप में सीधे आनुपातिक है:

P = α·C·V²·f

स्विचिंग गतिविधि का अर्थ है विभिन्न स्तरों पर संक्रमण ग्लिट्स सिग्नल ट्रांज़िशन पर निर्भर होते हैं और अधिक ग्लिट्स के परिणामस्वरूप उच्च शक्ति अपव्यय होता है। उपरोक्त समीकरण के अनुसार स्विचिंग गतिविधि (α), वोल्टेज स्केलिंग इत्यादि को नियंत्रित करके स्विचिंग पावर अपव्यय को नियंत्रित किया जा सकता है।

ग्लिच कम करने की तकनीकें

स्विचिंग गतिविधि को कम करना

जैसा कि चर्चा की गई है, अधिक संक्रमण के परिणामस्वरूप अधिक ग्लिच होती हैं और इसलिए अधिक शक्ति का अपव्यय होता है। ग्लिच की घटना को कम करने के लिए, स्विचिंग गतिविधि को कम से कम किया जाना चाहिए। उदाहरण के लिए, बाइनरी कोड के अतिरिक्त काउंटर में ग्रे कोड का उपयोग किया जा सकता है, क्योंकि ग्रे कोड में प्रत्येक वृद्धि केवल बिट फ़्लिप करती है।

गेट फ्रीजिंग

गेट फ्रीजिंग ग्लिचिंग को खत्म करके विद्युत् अपव्यय को कम करता है। यह तथाकथित F-गेट जैसे संशोधित मानक सेल लाइब्रेरी की उपलब्धता पर निर्भर करता है। इस पद्धति में उच्च ग्लिच वाले फाटकों को संशोधित उपकरणों में बदलना सम्मिलित है जो नियंत्रण संकेत प्रयुक्त होने पर गड़बड़ियों को फ़िल्टर करते हैं। जब नियंत्रण संकेत अधिक होता है, तो F- गेट सामान्य रूप से संचालित होता है लेकिन जब नियंत्रण संकेत कम होता है, तो गेट आउटपुट जमीन से अलग हो जाता है। परिणामस्वरूप इसे तर्क 0 पर कभी भी डिस्चार्ज नहीं किया जा सकता है और ग्लिच को रोका जा सकता है।

खतरा फ़िल्टरिंग और संतुलित पथ विलंब

संतुलित पथ विलंब तकनीक

सर्किट में अलग-अलग पथ देरी के कारण डिजिटल सर्किट में खतरे (तर्क) अनावश्यक संक्रमण हैं। अलग-अलग पाथ डिले को हल करने के लिए बैलेंस्ड पाथ डिले तकनीक का प्रयोग किया जा सकता है। पथ विलंब को समान बनाने के लिए, तेज़ पथों पर बफ़र सम्मिलन किया जाता है। संतुलित पथ विलंब से आउटपुट में गड़बड़ियों से बचा जा सकेगा।

ग्लिच को दूर करने का एक और विधि हैज़र्ड फ़िल्टरिंग खतरनाक फ़िल्टरिंग में लॉजिक गेट प्रसार विलंब समायोजित किए जाते हैं। इसका परिणाम आउटपुट में सभी पथ विलंबों को संतुलित करने में होता है।

पाथ बैलेंसिंग की तुलना में हेज़र्ड फ़िल्टरिंग को प्राथमिकता दी जाती है क्योंकि पाथ बैलेंसिंग अतिरिक्त बफ़र्स के सम्मिलन के कारण अधिक विद्युत् की खपत करता है।

गेट का आकार

पथ संतुलन के लिए गेट अपसाइज़िंग और गेट डाउनसाइज़िंग तकनीकों का उपयोग किया जाता है। गेट को तार्किक रूप से समतुल्य लेकिन अलग-अलग आकार के सेल से बदल दिया जाता है जिससे गेट की देरी को बदल दिया जाए। क्योंकि गेट का आकार बढ़ने से विद्युत् का अपव्यय भी बढ़ जाता है, गेट-अपसाइज़िंग का उपयोग केवल तभी किया जाता है जब ग्लिचहटाने से बचाई गई शक्ति आकार में वृद्धि के कारण विद्युत् अपव्यय से अधिक होती है। गेट का आकार ग्लिच संक्रमण को प्रभावित करता है लेकिन कार्यात्मक संक्रमण को प्रभावित नहीं करता है।

एकाधिक दहलीज ट्रांजिस्टर

गेट की देरी उसके सीमा वोल्टेज का कार्य है। गैर-महत्वपूर्ण रास्तों का चयन किया जाता है और इन रास्तों में फाटकों की दहलीज वोल्टेज बढ़ा दी जाती है। इसके परिणामस्वरूप प्राप्त गेट पर अभिसरण करने वाले विभिन्न पथों के साथ संतुलित प्रसार विलंब होता है। प्रदर्शन को बनाए रखा जाता है क्योंकि यह महत्वपूर्ण पथ द्वारा आवश्यक समय से निर्धारित होता है। उच्च दहलीज वोल्टेज भी पथ के रिसाव की धारा को कम करता है।

यह भी देखें

• फ़िल्टर संधारित्र
• संचालन अलगाव
• सीपीयू विद्युत् अपव्यय
• गतिशील वोल्टेज स्केलिंग
• क्लॉक गेटिंग
• बस एन्कोडिंग
• फिर से चार्ज करने लायक संप्रहार
• स्विचिंग हानि [डी]

अग्रिम पठन

• Hyungoo, Lee; Hakgun, Shin; Juho, Kim (2004). "Glitch Elimination by Gate Freezing, Gate Sizing and Buffer Insertion for Low Power Optimization Circuit". 30th Annual Conference of IEEE Industrial Electronics Society, 2004. IECON 2004. Vol. 3. pp. 2126–2131. doi:10.1109/IECON.2004.1432125. ISBN 978-0-7803-8730-0. S2CID 21217122.
• Coudert, Olivier (September 1997). "Gate Sizing for Constrained Delay/Power/Area Optimization". IEEE Transactions on Very Large Scale Integration (VLSI) Systems. 5 (4): 465–472. CiteSeerX 10.1.1.474.766. doi:10.1109/92.645073.
• Sapatnekar, Sachin S.; Chuang, Weitong, Power-Delay Optimizations in Gate Sizing (PDF)
• Shum, Warren; Anderson, Jason H. (2011), FPGA Glitch Power Analysis and Reduction, International Symposium on Low power electronics and design (ISLPED), p. 27–32
• Zhanping, Chen; Liqiong, Wei; Kaushik, Roy (March 1997), Reducing Glitching and Leakage Power in Low Voltage CMOS Circuits, Purdue University School of Electrical and Computer Engineering

बाहरी संबंध

• Patent US6356101 B1: Glitch Removal Circuitary, 2002-03-12, http://www.google.co.in/patents/US6356101.
• https://learn.digilentinc.com/Documents/277