रजिस्टर-ट्रांसफर लेवल: Difference between revisions

Latest revision as of 15:39, 24 August 2023

एकीकृत परिपथ संरचना में रजिस्टर-ट्रांसफर लेवल (RTL) एक संक्षेपण संरचना है जो हार्डवेयर रजिस्टर के बीच संकेत (डाटा) के प्रवाह और संकेतों पर किए गए तर्क संगत संक्रिया के संदर्भ में एक तुल्यकालिक परिपथ को प्रदर्शित करता है।

रजिस्टर-ट्रांसफर लेवल का उपयोग हार्डवेयर डिस्क्रिप्शन लैंग्वेज (HDL) जैसे दृढ़ता पूर्वक और वीएचडीएल में एक परिपथ में उच्च-स्तरीय प्रतिनिधित्व बनाने के लिए जानकारी दी गयी है, जिससे निचले स्तर के प्रतिनिधित्व और वास्तविक तार स्थापन प्राप्त किया जा सकता है। आरटीएल स्तर पर डिजाइन आधुनिक अंकीय डिजाइन एक ऐसा विशिष्ट अभ्यास है।^[1] जो सॉफ्टवेयर संकलन डिजाइन के विपरीत, जहां रजिस्टर-ट्रांसफर लेवल एक मध्यवर्ती प्रतिनिधित्व है और निम्नतम स्तर पर आरटीएल स्तर सामान्य दिये गए है जिस पर परिपथ अभिकल्पक के रूप में काम करते हैं। वास्तव में परिपथ संश्लेषण में दिये गए रजिस्टर स्थानांतरण स्तर प्रतिनिधित्व और लक्ष्य जाल के समान बीच में एक मध्यवर्ती भाषा का कभी-कभी उपयोग किया जाता है। जैसे जाल के समान विपरीत सेल कार्य और उनके अनेक फलक रजिस्टर निर्माण उपलब्ध हैं।^[2] उदाहरणों में (फआईआरआरटीएल) और (आरटीएलआईएल) शामिल हैं।

लेन-देन-स्तरीय प्रतिरूपण इलेक्ट्रॉनिक अभिकल्पक(डिज़ाइन) स्वचालन का एक उच्च स्तर है।

आरटीएल(RTL) विवरण

निर्विष्ट के प्रत्येक बढ़ते किनारे पर उत्पादक बांधने के साथ एक साधारण परिपथ का उदाहरण है। जो प्रतिवर्ती परिपथ में सटीक विधि से संयोजन तर्क बनाता है, और रजिस्टर स्थिति रखता है।

एक समकालिक परिपथ में दो प्रकार के तत्व होते हैं। अनुक्रमिक तर्क और संयोजन तर्क । रजिस्टर (आमतौर पर डी फ्लिप-फ्लॉप के रूप में कार्यान्वित) परिपथ के संचालन को घड़ी संकेतों के किनारों पर समकालिक करते हैं, और ये परिपथ में एकमात्र स्मृति गुण वाले तत्व होते हैं। संयुक्त तर्क परिपथ में सभी तार्किक फलन के रूप में कार्य करते है और इसमें आमतौर पर तार्किक गेट होते हैं।

उदाहरण के लिए एक बहुत ही सरल समकालिक परिपथ चित्र में दिखाया गया है। तार्किक गेट एक रजिस्टर के उत्पादन वाले क्यू से रजिस्टर के निवेश वाले डी परिपथ से जुड़ा होता है। एक परिपथ बनाने के लिए जो घड़ी के प्रत्येक बढ़ते किनारे पर अपनी स्थिति बदलता है, इस परिपथ में संयोजन तरीके से परिवर्तित होता है।

हार्डवेयर डिस्क्रिप्शन लैंग्वेज (एचडीएल) के साथ अंकीय एकीकृत परिपथ डिजाइन करते समय, संरचना आमतौर पर स्थानातरण स्तर या प्रतिवर्ती गेट स्तर की तुलना में उच्च स्तर की अमूर्तता पर अभियंत्रित होते हैं। एचडीएल में अभिकल्पक रजिस्टरों की घोषणा करता है (जो मोटे तौर पर कंप्यूटर प्रोग्रामिंग भाषाओं में चर के अनुरूप होता है), प्रोग्रामिंग भाषाओं से परिचित निर्माणों का उपयोग करके संयोजन तर्क का वर्णन करता है और अगर तब यह अंकगणितीय संचालन भी करता है। तब इस स्तर को रजिस्टर-स्थानातरण स्तर कहा जाता है। यह शब्द तथ्य को इस तरह से संदर्भित करता है कि आरटीएल रजिस्टरों के बीच संकेतों के प्रवाह का वर्णन करने पर केंद्रित है।

इसको एक उदाहरण के रूप में ऊपर वर्णित परिपथ को वीएचडीएल में निम्नानुसार वर्णित किया जा सकता है:

D <= not Q;

process (clk)

begin

if rising_edge (clk) then

Q <= D;

end if;

end process;

संश्लेषण के लिए एक ईडीए उपकरण का उपयोग करते हुए, इस विवरण को आम तौर पर एएसआईसी या एफपीजीए के लिए समकक्ष हार्डवेयर कार्यान्वयन पंक्ति में सीधे अनुवादित किया जा सकता है। यह तर्क संश्लेषण से तर्क अनुकूलन भी करता है।

रजिस्टर-ट्रांसफर लेवल पर कुछ प्रकार के परिपथों को पहचाना जा सकता है। यदि किसी रजिस्टर के उत्पादन से उसके निवेश तक का तर्क एक चक्रीय पथ है। तो परिपथ को एक परिमित-स्थिति उपकरण कहा जाता है या इसे अनुक्रमिक तर्क भी कहा जा सकता है। यदि बिना चक्र के एक रजिस्टर से दूसरे रजिस्टर में तार्किक पथ हैं, तो इसे पाइपलाइन (कंप्यूटिंग) कहा जाता है।

परिपथ परिकलन चक्र में आरटीएल(RTL)

आरटीएल का उपयोग एकीकृत परिपथ परिकलन चक्र के अंकीय तर्क चरण में किया जाता है।

एक आरटीएल विवरण आमतौर पर एक तर्क संश्लेषण प्रक्रिया सामग्री उपकरण द्वारा परिपथ के जाल के समान | द्वार -स्तरीय विवरण में परिवर्तित किया जाता है। भौतिक एकीकृत परिपथ बनाने के लिए संश्लेषण परिणामों का उपयोग स्थानन (प्लेसमेंट) और अनुमार्गण (रूटिंग) उपकरण द्वारा किया जाता है।

तर्क अनुकरण उपकरण इसकी शुद्धता को सत्यापित करने के लिए संरचना के आरटीएल विवरण का उपयोग कर सकते हैं।

आरटीएल(RTL) के लिए शक्ति आकलन तकनीक

परिपथ स्तर के लिए सबसे सटीक बिजली विश्लेषण उपकरण उपलब्ध हैं, लेकिन दुर्भाग्य से, बटन के साथ भी उपकरण स्तरीय प्रतिरूपण के बजाय, परिपथ स्तर पर उपकरण में नुकसान होता है। जैसे कि वे या तो बहुत धीमे होते हैं या तो बहुत अधिक मेमोरी की आवश्यकता होती है जिससे बड़ी टुकड़े संचालन में बाधा जाता है। इनमें से अधिकांश तनाव जैसे अनुकारी और संरचनाओं द्वारा कई वर्षों से प्रदर्शन विश्लेषण उपकरण के रूप में उपयोग किए जाते हैं। इन नुकसानों के कारण द्वार -स्तरीय बिजली आकलन उपकरण कुछ स्वीकृति प्राप्त करने लगे हैं। जहां तेजी से, संभाव्य तकनीकों ने पैर जमाना शुरू कर दिया है। लेकिन इसका व्यापार भी बंद है क्योंकि सटीकता की लागत पर गति प्राप्त की जाती है, खासकर सहसंबद्ध संकेतों की उपस्थिति में। वर्षों से यह महसूस किया गया है कि कम बिजली परिकलन में सबसे बड़ी जीत परिपथ और गेट स्तरीय अनुकूलन से नहीं आ सकती है, जबकि स्थापत्य व्यवस्था और कलनविधि अनुकूलन का बिजली की खपत पर सबसे अधिक प्रभाव पड़ता है। इसलिए, उपकरण विकसित करने वाले के झुकाव में बिजली के लिए उच्च-स्तरीय विश्लेषण और अनुकूलन उपकरण की ओर एक बदलाव आया है।

प्रेरणा

यह सर्वविदित है कि यदि अमूर्तता के स्तर पर अनुकूलन किया जाता है तो अधिक महत्वपूर्ण बिजली कटौती संभव है। जैसे कि आर्किटेक्चरल और एल्गोरिथम स्तर की तरह, जो सर्किट या द्वार स्तर से अधिक हैं ^[3] यह उपकरण बनाने वाले को नए स्थापत्य स्तर और शक्ति विश्लेशित उपकरणों के विकास पर ध्यान केंद्रित करने के लिए आवश्यक प्रेरणा प्रदान करता है। इसका मतलब यह नहीं है कि निचले स्तर के उपकरण महत्वहीन हैं। इसके बजाय, उपकरणों की प्रत्येक परत एक आधार प्रदान करती है जिस पर अगले स्तर का निर्माण किया जा सकता है। निचले स्तर पर अनुमान तर्कों के सार का उपयोग उच्च स्तर पर मामूली संशोधनों के साथ किया जा सकता है।

आरटीएल(RTL) या स्थापत्य स्तर पर शक्ति आकलन करने के लाभ

संरचनात्मक अनुकूलन और दुविधापूर्ण संरचना प्रवाह में बहुत जल्दी करने के लिए संरचना के रजिस्टर-ट्रांसफर लेवल विवरण का उपयोग करते हैं।
आरटीएल विवरण में कार्यात्मक खंडों की उपस्थिति बड़े टूकडें के लिए भी वास्तुशिल्प संरचना की जटिलता को और अधिक प्रबंधनीय बनाती है क्योंकि आरटीएल में द्वार या परिपथ स्तरीय विवरणों की तुलना में पर्याप्त रूप से बड़े कणमयता पूर्ण होते है।

द्वार समकक्ष^[4]

यह द्वार समकक्ष की अवधारणा पर आधारित एक तर्क है। जो टूकडें स्थापत्य कला की जटिलता को लगभग द्वार समकक्षों के संदर्भ में वर्णित किया जा सकता है जहां द्वार समकक्ष गणना में विशेष कार्य को लागू करने के लिए आवश्यक संदर्भो द्वारा औसत संख्या निर्दिष्ट करती है। किसी विशेष कार्य के लिए आवश्यक कुल शक्ति का अनुमान द्वार समकक्षों की अनुमानित संख्या को प्रति द्वार औसत बिजली की खपत से गुणा करके लगाया जाता है। निर्देशित द्वार कोई भी हो सकता है । उदाहरण -(एनएएनडी) द्वार ।

द्वार समतुल्य तर्क के उदाहरण

वर्ग-स्वतंत्र शक्ति प्रतिरूपण :- यह एक ऐसी तर्क है जो द्वार समकक्षों के संदर्भ में रचना की जटिलता के बारे में जानकारी के आधार पर खंड क्षेत्र, शक्ति और बिजली विसरण का अनुमान लगाने की कोशिश करती है। कार्यक्षमता को विभिन्न टुकणों में विभाजित किया गया है लेकिन टुकणों की कार्यक्षमता के बारे में कोई भी भेद नहीं किया गया है अर्थात, यह मूल रूप से वर्ग स्वतंत्र है। यह खंड अनुमान प्रणाली (सीईएस) द्वारा उपयोग की जाने वाली तर्क है।
उपयोग करने के तरीके:

गिनने के उपकरण, विसंकेतक (डिकोडर), प्रवर्धक, मेमोरी आदि जैसे कार्यात्मक खंडों की पहचान करें।
द्वार समकक्षों के संदर्भ में एक जटिलता निर्दिष्ट करें। जीई की संख्या प्रत्येक इकाई के लिए सीधे उपयोगकर्ता से निवेश के रूप में ली जाती है या पुस्तकालय से सिंचित (फीड) की जाती है।

$\displaystyle P=\sum _{i\in {\text{fns}}}{\textit {GE}}_{i}(E_{\text{typ}}+C_{L}^{i}V_{\text{dd}}^{2})fA_{\text{int}}^{i}$

जहां, E_typ सक्रिय होने पर, द्वार समकक्ष द्वारा अनुमानित औसत विलुप्त ऊर्जा है। सक्रिय घटक, A_int हर समय वृत्त अनुप्रयोगों द्वारा औसत प्रतिशत को दर्शाता है। और इसे क्रिया से क्रिया में भिन्न होने की अनुमति होती है। संधारित्र भार, C_L , निर्गतांक भार के साथ-साथ तारों का एक संयोजन है। तारों की धारिता की गणना के लिए औसत तार की लंबाई का अनुमान लगाया जा सकता है। यह उपयोगकर्ता द्वारा प्रदान किया जाता है रेंट्स के नियम के व्युत्पन्न का उपयोग करके फिर से संयमित किया जाता है।

धारणाएं:

एकल संदर्भ द्वार को विभिन्न परिपथ शैलियों, समय की रणनीतियों या अभिन्यास तर्कों को ध्यान में रखते हुए सभी शक्ति अनुमानों के आधार के रूप में लिया जाता है।
गतिविधि कारकों द्वारा निरूपित हर समय वृत्त अनुप्रयोग द्वार ्स का प्रतिशत निविष्ट प्रतिरूप की परवाह किए बिना निश्चित माना जाता है।
विशिष्ट अनुप्रयोग द्वार ्स ऊर्जा निविष्ट डेटा के पूरी तरह से अनियमित एकसमान तपता हुआ अनभिप्रेत (यूडब्ल्यूएन) वितरण द्वारा विशेषित है। इसका तात्पर्य यह है कि परिपथ के निष्क्रिय होने या अधिकतम भार पर ध्यान दिए बिना शक्ति का अनुमान समान है क्योंकि यह यूडब्ल्यूएन प्रतिरूपण इस बात की अनदेखी करता है कि विभिन्न निवेशित वितरण द्वार और मापांक की शक्ति खपत को कैसे प्रभावित करते हैं।^[5]

श्रेणी परतंत्र शक्ति प्रतिरूपण:- यह पद्धति पिछले दृष्टिकोण की तुलना में थोड़ा बेहतर है क्योंकि यह विभिन्न प्रकार के कार्यात्मक खण्डों के लिए अनुकूलित अनुमान तर्कों को ध्यान में रखता है और इस प्रकार प्रतिरूपण सटीकता को बढ़ाने की कोशिश करता है जो की पिछली तर्क में ऐसा नहीं था जैसे कि तर्क, स्मृति, परस्पर और समय शक्ति का आकलन स्वतंत्र मामले के समान ही किया जाता है। बुनियादी परिवर्तित ऊर्जा निवेशित तीन (एएनडी) द्वार पर आधारित होती है। और इसकी गणना प्रौद्योगिकी मापदंडों से की जाती है। उपयोगकर्ता द्वारा प्रदान की गई द्वार की चौड़ाई, टोक्स और धातु की चौड़ाई।

$P_{\text{bitlines}}={\dfrac {N_{\text{col}}}{2}}\cdot (L_{\text{col}}C_{\text{wire}}+N_{\text{row}}C_{\text{cell}})V_{\text{dd}}V_{\text{swing}}$

जहां C_wire छोटे पंक्ति में तारों धारिता प्रति इकाई की लंबाई को दर्शाता है और C_cell छोटे पंक्ति से लटकने वाले एकल खाने के कारण भार को दर्शाता है

साधारण परिपथ एच-ट्री वितरित जालतंत्र की धारणा पर आधारित है। गतिविधि को यूडब्ल्यूएन प्रतिरूप का उपयोग करके तैयार किया जाता है। जैसा कि समीकरण से देखा जा सकता है कि प्रत्येक घटक में बिजली खपत स्मृति सरणी के स्तंभ (N_col) और पंक्तियों (N_row) की संख्या से संबंधित है।

कमियाँ:

परिपथ गतिविधियों को सटीक रूप से प्रतिरूपण नहीं किया जाता है क्योंकि संपूर्ण टूकडें के लिए सभी गतिविधियों को कारक माना जाता है। जो उपयोगकर्ता द्वारा प्रदान किए गए भरोसेमंद भी नहीं है। तथ्य की बात के रूप में गतिविधि कारक पूरे टूकडें में अलग-अलग होंगे इसलिए यह बहुत सटीक नहीं है तथा त्रुटि की संभावना अधिक होती है। यह एक समस्या की ओर अग्रषित होता है। भले ही प्रतिरूपण टूकडें द्वारा समस्त बिजली की खपत के लिए सही अनुमान देता है, प्रतिरूप के अनुसार बिजली वितरण काफी गलत है।
चयनित गतिविधियाँ कारक को समस्त सही शक्ति प्रदान करते है, लेकिन तर्क, समय, स्मृति आदि में शक्ति का टूटना सटीक नही होता है। इसलिए यह उपकरण सीईएस की तुलना में बहुत अलग या बेहतर नहीं है।

पूर्व विशेषता वाले कक्ष पुस्तकालय

ये तर्की तरीके, स्मृति और अनभिप्रेत के लिए अलग-अलग शक्ति प्रतिरूपण होने के कारण विभिन्न कार्यात्मक खण्डों के शक्ति अनुमान को अनुकूलित करती है, जो कि प्रवर्धक योजक इत्यादि जैसे कार्यात्मक भागों की पूरी पुस्तकालय को व्यक्तिगत रूप से चिह्नित करने के लिए ऊर्जा घटक सन्निकटन (पीएफए) विधि का सुझाव देते है।जो की तर्क खण्डों के लिए एकल द्वार -समतुल्य का प्रतिरूपण है।

संपूर्ण टूकडें पर शक्ति अभिव्यक्ति द्वारा अनुमानित है।

$\displaystyle P=\sum _{i\in {\text{all blocks}}}K_{i}G_{i}f_{i}$

जहां के_ई पीएफए आनुपातिकता स्थिरांक है। जो ई_टीएच कार्यात्मक तत्व की विशेषता है $G_{i}$ हार्डवेयर जटिलता का माप है, और $f_{i}$ सक्रियण आवृत्ति को दर्शाता है।

उदाहरण

गुणक की हार्डवेयर जटिलता को दर्शाने वाला $G_{i}$ निवेशित शब्द की लंबाई के वर्ग से संबंधित है अर्थात एन2 जहां एन शब्द की लंबाई है। सक्रियण आवृत्ति वह दर है जिसके द्वारा निरूपित प्रतीको (एल्गोरिथम) द्वारा गुणा किया जाता है। $f_{mult}$ और पीएफए स्थिरांक, $K_{mult}$ , पिछले गुणक रचनाओ से आनुभविक रूप से निकाला जाता है और 5वी पर 1.2 माइक्रोन तर्क के लिए लगभग 15 fW/bit2-Hz दिखाया जाता है। उपरोक्त मान्यताओं के आधार पर गुणक के लिए परिणामी शक्ति प्रतिरूपण है।

$\displaystyle P_{\text{mult}}=K_{\text{mult}}N^{2}f_{\text{mult}}$

लाभ:

उस खंडों के लिए जो भी जटिलता पैरामीटर उपयुक्त हैं, उनके संदर्भ में अनुकूलन संभव है। उदाहरण गुणक के लिए शब्द की लंबाई का वर्ग उपयुक्त था। स्मृति, बिट्स में भंडारण क्षमता का उपयोग किया जाता है और निविष्ट/उत्पादन उपकरणों के लिए एकमात्र शब्द की लंबाई ही पर्याप्त है।

कमज़ोरी:

इसमें निहित धारणा यह है कि निवेशित गुणक गतिविधि को प्रभावित नहीं करते हैं जो इस तथ्य के विपरीत है कि पीएफए स्थिरांक $K_{mult}$ संख्यावृद्धि संचालन से जुड़ी आंतरिक गतिविधि को ग्रहण करने का प्रयास होता है क्योंकि इसे स्थिर माना जाता है।

16x16 गुणक के लिए अनुमान त्रुटि (स्विच-स्तर अनुकरण के सापेक्ष) का प्रयोग किया जाता है और यह देखा गया है कि जब निवेषित की गतिशील दूरी गुणक शब्द की लंबाई पर पूरी तरह से ग्रहण नहीं करती है तो यूडब्ल्यूएन प्रतिरूपण बेहद गलत हो जाता है।^[6] दिये गए अच्छे अभिकल्पक शब्द की लंबाई के उपयोग को अधिकतम करने का प्रयास करते हैं। फिर भी, 50-100% की सीमा में त्रुटियां असामान्य नहीं हैं। यह आंकड़ा स्पष्ट रूप से यूडब्ल्यूएन प्रतिरूपण में एक दोष को सुझाव देता है।

यह भी देखें

डेटा पथ
इलेक्ट्रॉनिक अभिकल्पक स्वचालन (ईडीए)
इलेक्ट्रॉनिक प्रणाली-स्तर
डेटापथ के साथ परिमित-निर्धारित उपकरण
एकीकृत परिपथ अभिकल्पक
तुल्यकालिक परिपथ
एल्गोरिथम निर्धारित उपकरण

शक्ति का अनुमान

द्वार समकक्ष
शक्ति अनुकूलन (ईडीए)
सामान्य वितरण उद्वाचित दोष (गाऊसी नोईस )

संदर्भ

↑ Frank Vahid (2010). Digital Design with RTL Design, Verilog and VHDL (2nd ed.). John Wiley and Sons. p. 247. ISBN 978-0-470-53108-2.
↑ Yosys Manual (RTLIL)
↑ "Power Estimation Techniques for Integrated Circuits "
↑ "Low-Power Architectural Design Methodologies "
↑ "Register-Transfer Level Estimation Techniques for Switching Activity and Power Consumption"
↑ "Power Macromodeling for High Level Power Estimationy"

[1] Frank Vahid (2010). Digital Design with RTL Design, Verilog and VHDL (2nd ed.). John Wiley and Sons. p. 247. ISBN 978-0-470-53108-2.

[2] Yosys Manual (RTLIL)

[3] "Power Estimation Techniques for Integrated Circuits "

[4] "Low-Power Architectural Design Methodologies "

[5] "Register-Transfer Level Estimation Techniques for Switching Activity and Power Consumption"

[6] "Power Macromodeling for High Level Power Estimationy"

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-{{Use American English|date = April 2019}}
+'''''एकीकृत परिपथ'''''   संरचना में '''रजिस्टर-ट्रांसफर लेवल''' (RTL) एक संक्षेपण संरचना है जो [[ हार्डवेयर रजिस्टर]] के बीच संकेत (डाटा) के प्रवाह और संकेतों पर किए गए [[ बूलियन तर्क | तर्क संगत संक्रिया]]  के संदर्भ में एक [[ तुल्यकालिक सर्किट | तुल्यकालिक परिपथ]]  को प्रदर्शित करता है।
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-इंटीग्रेटेड सर्किट डिज़ाइन#Digital_design में, रजिस्टर-ट्रांसफर लेवल (RTL) एक डिज़ाइन एब्स्ट्रैक्शन है जो [[ हार्डवेयर रजिस्टर ]]ों के बीच डिजिटल सिग्नल (डेटा) के प्रवाह और उन सिग्नल पर किए गए [[ बूलियन तर्क ]] के संदर्भ में एक [[ तुल्यकालिक सर्किट ]] [[ डिजिटल सर्किट ]] को मॉडल करता है।
-रजिस्टर-ट्रांसफर-लेवल एब्स्ट्रैक्शन का उपयोग [[ हार्डवेयर विवरण भाषा ]]ओं (एचडीएल) जैसे [[ Verilog ]] और [[ वीएचडीएल ]] में एक सर्किट के उच्च-स्तरीय प्रतिनिधित्व बनाने के लिए किया [[ जानकारी ]] है, जिससे निचले स्तर के प्रतिनिधित्व और अंततः वास्तविक वायरिंग प्राप्त की जा सकती है। आरटीएल स्तर पर डिजाइन आधुनिक डिजिटल डिजाइन में विशिष्ट अभ्यास है।<ref>
+रजिस्टर-ट्रांसफर लेवल का उपयोग [[ हार्डवेयर विवरण भाषा | हार्डवेयर डिस्क्रिप्शन लैंग्वेज]]  (HDL) जैसे  [[ Verilog |दृढ़ता  पूर्वक]]  और  [[वीएचडीएल]]  में एक परिपथ में उच्च-स्तरीय प्रतिनिधित्व बनाने के लिए  [[जानकारी]] दी गयी है, जिससे निचले स्तर के प्रतिनिधित्व और वास्तविक तार स्थापन प्राप्त किया जा सकता है। आरटीएल स्तर पर डिजाइन आधुनिक अंकीय डिजाइन एक ऐसा विशिष्ट अभ्यास है।<ref>
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   | title = Digital Design with RTL Design, Verilog and VHDL
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   | url = https://books.google.com/books?id=-YayRpmjc20C&pg=PA247
   }}</ref>
-सॉफ्टवेयर कंपाइलर डिजाइन के विपरीत, जहां रजिस्टर-ट्रांसफर स्तर एक मध्यवर्ती प्रतिनिधित्व है और निम्नतम स्तर पर, आरटीएल स्तर सामान्य इनपुट है जिस पर सर्किट डिजाइनर काम करते हैं। वास्तव में, सर्किट संश्लेषण में, इनपुट रजिस्टर स्थानांतरण स्तर प्रतिनिधित्व और लक्ष्य [[ नेटलिस्ट ]] के बीच एक मध्यवर्ती भाषा का कभी-कभी उपयोग किया जाता है। नेटलिस्ट के विपरीत, सेल, फ़ंक्शन और मल्टी-बिट रजिस्टर जैसे निर्माण उपलब्ध हैं।<ref>[http://www.clifford.at/yosys/files/yosys_manual.pdf Yosys Manual] (RTLIL)</ref> उदाहरणों में FIRRTL और RTLIL शामिल हैं।
+जो सॉफ्टवेयर संकलन डिजाइन के विपरीत, जहां रजिस्टर-ट्रांसफर लेवल एक मध्यवर्ती प्रतिनिधित्व है और निम्नतम स्तर पर आरटीएल स्तर सामान्य दिये गए है जिस पर परिपथ अभिकल्पक के रूप में काम करते हैं। वास्तव में परिपथ संश्लेषण में दिये गए रजिस्टर स्थानांतरण स्तर प्रतिनिधित्व और लक्ष्य  [[ नेटलिस्ट |जाल के समान]]  बीच में एक मध्यवर्ती भाषा का कभी-कभी उपयोग किया जाता है। जैसे जाल के समान विपरीत सेल कार्य और उनके अनेक फलक रजिस्टर निर्माण उपलब्ध हैं।<ref>[http://www.clifford.at/yosys/files/yosys_manual.pdf Yosys Manual] (RTLIL)</ref> उदाहरणों में (फआईआरआरटीएल) और (आरटीएलआईएल) शामिल हैं।
-लेन-देन-स्तरीय मॉडलिंग [[ इलेक्ट्रॉनिक डिजाइन स्वचालन ]] का एक उच्च स्तर है।
+लेन-देन-स्तरीय प्रतिरूपण [[ इलेक्ट्रॉनिक डिजाइन स्वचालन | इलेक्ट्रॉनिक अभिकल्पक(डिज़ाइन) स्वचालन]] का एक उच्च स्तर है।
-==आरटीएल विवरण==
+==आरटीएल(RTL) विवरण==
-[[File:Register transfer level - example toggler.svg|right|thumb|300px|इनपुट के प्रत्येक बढ़ते किनारे पर आउटपुट टॉगल के साथ एक साधारण सर्किट का उदाहरण। इन्वर्टर इस सर्किट में कॉम्बिनेशन लॉजिक बनाता है, और रजिस्टर स्थिति रखता है।]]
+[[File:Register transfer level - example toggler.svg|right|thumb|300px|निर्विष्ट के प्रत्येक बढ़ते किनारे पर उत्पादक बांधने के साथ एक साधारण परिपथ का उदाहरण है। जो प्रतिवर्ती परिपथ में सटीक विधि से संयोजन तर्क बनाता है, और रजिस्टर स्थिति रखता है।]]
-एक सिंक्रोनस सर्किट में दो प्रकार के तत्व होते हैं: रजिस्टर ([[ अनुक्रमिक तर्क ]]) और [[ संयोजन तर्क ]]। रजिस्टर (आमतौर पर फ्लिप-फ्लॉप (इलेक्ट्रॉनिक्स) # डी फ्लिप-फ्लॉप | डी फ्लिप-फ्लॉप के रूप में कार्यान्वित) सर्किट के संचालन को घड़ी सिग्नल के किनारों पर सिंक्रनाइज़ करते हैं, और सर्किट में एकमात्र तत्व होते हैं जिनमें मेमोरी गुण होते हैं। कॉम्बिनेशन लॉजिक सर्किट में सभी लॉजिकल फंक्शन करता है और इसमें आमतौर पर [[ लॉजिक गेट ]] होते हैं।
+एक समकालिक परिपथ में दो प्रकार के तत्व होते हैं।  [[ अनुक्रमिक तर्क | अनुक्रमिक तर्क]]  और  [[ संयोजन तर्क | संयोजन तर्क]] । रजिस्टर (आमतौर पर डी फ्लिप-फ्लॉप के रूप में कार्यान्वित) परिपथ के संचालन को घड़ी संकेतों के किनारों पर समकालिक करते हैं, और ये परिपथ में एकमात्र स्मृति गुण वाले तत्व होते हैं। संयुक्त तर्क परिपथ में सभी तार्किक फलन के रूप में कार्य करते है और इसमें आमतौर पर  [[ लॉजिक गेट |तार्किक गेट]]  होते हैं।
-उदाहरण के लिए, एक बहुत ही सरल सिंक्रोनस सर्किट चित्र में दिखाया गया है। [[ इन्वर्टर (लॉजिक गेट) ]] एक रजिस्टर के आउटपुट, क्यू से रजिस्टर के इनपुट, डी से जुड़ा है, एक सर्किट बनाने के लिए जो घड़ी के प्रत्येक बढ़ते किनारे पर अपनी स्थिति बदलता है, clk। इस सर्किट में, कॉम्बिनेशन लॉजिक में इन्वर्टर होता है।
+उदाहरण के लिए एक बहुत ही सरल समकालिक परिपथ चित्र में दिखाया गया है।  [[ इन्वर्टर (लॉजिक गेट) |तार्किक गेट]]  एक रजिस्टर के उत्पादन वाले क्यू से रजिस्टर के निवेश वाले डी परिपथ से जुड़ा होता है। एक परिपथ बनाने के लिए जो घड़ी के प्रत्येक बढ़ते किनारे पर अपनी स्थिति बदलता है, इस परिपथ में संयोजन तरीके से परिवर्तित होता है।
-हार्डवेयर विवरण भाषा (एचडीएल) के साथ डिजिटल एकीकृत सर्किट डिजाइन करते समय, डिज़ाइन आमतौर पर ट्रांजिस्टर स्तर (लॉजिक परिवार) या लॉजिक गेट स्तर की तुलना में उच्च स्तर के अमूर्तता पर इंजीनियर होते हैं। एचडीएल में डिजाइनर रजिस्टरों की घोषणा करता है (जो मोटे तौर पर कंप्यूटर प्रोग्रामिंग भाषाओं में चर के अनुरूप होता है), और प्रोग्रामिंग भाषाओं से परिचित निर्माणों का उपयोग करके संयोजन तर्क का वर्णन करता है जैसे कि अगर-तब-और और अंकगणितीय संचालन। इस स्तर को रजिस्टर-ट्रांसफर स्तर कहा जाता है। यह शब्द इस तथ्य को संदर्भित करता है कि आरटीएल रजिस्टरों के बीच संकेतों के प्रवाह का वर्णन करने पर केंद्रित है।
+[[ हार्डवेयर विवरण भाषा |हार्डवेयर डिस्क्रिप्शन लैंग्वेज]] (एचडीएल) के साथ अंकीय एकीकृत परिपथ डिजाइन करते समय, संरचना आमतौर पर स्थानातरण स्तर या प्रतिवर्ती गेट स्तर की तुलना में उच्च स्तर की अमूर्तता पर अभियंत्रित होते हैं। एचडीएल में अभिकल्पक रजिस्टरों की घोषणा करता है (जो मोटे तौर पर कंप्यूटर प्रोग्रामिंग भाषाओं में चर के अनुरूप होता है), प्रोग्रामिंग भाषाओं से परिचित निर्माणों का उपयोग करके संयोजन तर्क का वर्णन करता है और अगर तब यह अंकगणितीय संचालन भी करता है। तब इस स्तर को रजिस्टर-स्थानातरण स्तर कहा जाता है। यह शब्द तथ्य को इस तरह से संदर्भित करता है कि आरटीएल रजिस्टरों के बीच संकेतों के प्रवाह का वर्णन करने पर केंद्रित है।
-एक उदाहरण के रूप में, ऊपर वर्णित सर्किट को वीएचडीएल में निम्नानुसार वर्णित किया जा सकता है:
+इसको एक उदाहरण के रूप में ऊपर वर्णित परिपथ को वीएचडीएल में निम्नानुसार वर्णित किया जा सकता है:
-<वाक्यविन्यास हाइलाइट लैंग = वीएचडीएल>
+D <= not Q;
-डी <= क्यू नहीं;
-प्रक्रिया (सीएलके)
-शुरू करना
-    अगर राइजिंग_एज (clk) तो
-        क्यू <= डी;
-    अगर अंत;
-प्रक्रिया समाप्त;
-</वाक्यविन्यास हाइलाइट>
-संश्लेषण के लिए इलेक्ट्रॉनिक डिज़ाइन ऑटोमेशन टूल का उपयोग करते हुए, इस विवरण को आमतौर पर किसी एप्लिकेशन-विशिष्ट एकीकृत सर्किट या [[ FPGA ]] के लिए समकक्ष हार्डवेयर कार्यान्वयन फ़ाइल में सीधे अनुवादित किया जा सकता है। [[ तर्क संश्लेषण ]] टूल [[ तर्क अनुकूलन ]] भी करता है।
+process (clk)
-रजिस्टर-ट्रांसफर स्तर पर, कुछ प्रकार के सर्किटों को पहचाना जा सकता है। यदि किसी रजिस्टर के आउटपुट से उसके इनपुट तक (या रजिस्टरों के आउटपुट से उसके इनपुट तक) तर्क का एक चक्रीय पथ है, तो सर्किट को एक परिमित-राज्य मशीन कहा जाता है या इसे अनुक्रमिक तर्क कहा जा सकता है। यदि बिना चक्र के एक रजिस्टर से दूसरे रजिस्टर में लॉजिक पथ हैं, तो इसे [[ पाइपलाइन (कंप्यूटिंग) ]] कहा जाता है।
+begin
-== सर्किट डिजाइन चक्र में आरटीएल ==
+if rising_edge (clk) then
-RTL का उपयोग [[ एकीकृत सर्किट डिजाइन ]] चक्र के [[ डिजिटल तर्क ]] चरण में किया जाता है।
-एक आरटीएल विवरण आमतौर पर एक तर्क संश्लेषण सॉफ्टवेयर उपकरण द्वारा सर्किट के नेटलिस्ट | गेट-स्तरीय विवरण में परिवर्तित किया जाता है। भौतिक एकीकृत सर्किट बनाने के लिए संश्लेषण परिणामों का उपयोग [[ प्लेसमेंट (ईडीए) ]] और [[ रूटिंग (ईडीए) ]] टूल द्वारा किया जाता है।
+Q <= D;
-[[ तर्क अनुकरण ]] उपकरण इसकी शुद्धता को सत्यापित करने के लिए डिज़ाइन के RTL विवरण का उपयोग कर सकते हैं।
+end if;
-== आरटीएल के लिए शक्ति आकलन तकनीक ==
+end process;
-सर्किट स्तर के लिए सबसे सटीक बिजली विश्लेषण उपकरण उपलब्ध हैं, लेकिन दुर्भाग्य से, स्विच के साथ भी- डिवाइस-स्तरीय मॉडलिंग के बजाय, सर्किट स्तर पर उपकरण में नुकसान होता है जैसे कि वे या तो बहुत धीमे होते हैं या बहुत अधिक मेमोरी की आवश्यकता होती है जिससे बड़ी चिप हैंडलिंग में बाधा आती है। इनमें से अधिकांश [[ SPICE ]] जैसे सिमुलेटर हैं और डिजाइनरों द्वारा कई वर्षों से प्रदर्शन विश्लेषण उपकरण के रूप में उपयोग किए जाते हैं। इन नुकसानों के कारण, गेट-स्तरीय बिजली आकलन उपकरण कुछ स्वीकृति प्राप्त करने लगे हैं, जहां तेजी से, संभाव्य तकनीकों ने पैर जमाना शुरू कर दिया है। लेकिन इसका व्यापार बंद भी है क्योंकि सटीकता की लागत पर गति प्राप्त की जाती है, खासकर सहसंबद्ध संकेतों की उपस्थिति में। वर्षों से यह महसूस किया गया है कि कम बिजली डिजाइन में सबसे बड़ी जीत सर्किट- और गेट-स्तरीय अनुकूलन से नहीं आ सकती है, जबकि आर्किटेक्चर, सिस्टम और एल्गोरिथम अनुकूलन बिजली की खपत पर सबसे बड़ा प्रभाव डालते हैं। इसलिए, उपकरण डेवलपर्स के झुकाव में बिजली के लिए उच्च-स्तरीय विश्लेषण और अनुकूलन उपकरण की ओर एक बदलाव आया है।
+संश्लेषण के लिए एक ईडीए उपकरण का उपयोग करते हुए, इस विवरण को आम तौर पर एएसआईसी या एफपीजीए के लिए समकक्ष हार्डवेयर कार्यान्वयन पंक्ति में सीधे अनुवादित किया जा सकता है। यह [[ तर्क संश्लेषण |तर्क संश्लेषण]] से [[ तर्क अनुकूलन | तर्क अनुकूलन]] भी करता है।
+रजिस्टर-ट्रांसफर लेवल पर कुछ प्रकार के परिपथों को पहचाना जा सकता है। यदि किसी रजिस्टर के उत्पादन से उसके निवेश तक का तर्क एक चक्रीय पथ है। तो परिपथ को एक परिमित-स्थिति उपकरण कहा जाता है या इसे अनुक्रमिक तर्क भी कहा जा सकता है। यदि बिना चक्र के एक रजिस्टर से दूसरे रजिस्टर में तार्किक पथ हैं, तो इसे [[ पाइपलाइन (कंप्यूटिंग) | पाइपलाइन (कंप्यूटिंग)]] कहा जाता है।
+== परिपथ  परिकलन चक्र में आरटीएल(RTL) ==
+आरटीएल का उपयोग  [[ एकीकृत सर्किट डिजाइन |एकीकृत परिपथ परिकलन]]  चक्र के  [[ डिजिटल तर्क |अंकीय तर्क]]  चरण में किया जाता है।
+एक आरटीएल विवरण आमतौर पर एक तर्क संश्लेषण प्रक्रिया सामग्री उपकरण द्वारा परिपथ के जाल के समान | द्वार -स्तरीय विवरण में परिवर्तित किया जाता है। भौतिक एकीकृत परिपथ बनाने के लिए संश्लेषण परिणामों का उपयोग [[ प्लेसमेंट (ईडीए) | स्थानन (प्लेसमेंट)]] और [[ रूटिंग (ईडीए) | अनुमार्गण (रूटिंग)]] उपकरण  द्वारा किया जाता है।
+[[ तर्क अनुकरण | तर्क अनुकरण]]  उपकरण इसकी शुद्धता को सत्यापित करने के लिए संरचना के आरटीएल विवरण का उपयोग कर सकते हैं।
+== आरटीएल(RTL) के लिए शक्ति आकलन तकनीक ==
+परिपथ स्तर के लिए सबसे सटीक बिजली विश्लेषण उपकरण उपलब्ध हैं, लेकिन दुर्भाग्य से, बटन के साथ भी उपकरण स्तरीय प्रतिरूपण के बजाय, परिपथ स्तर पर उपकरण में नुकसान होता है। जैसे कि वे या तो बहुत धीमे होते हैं या तो बहुत अधिक मेमोरी की आवश्यकता होती है जिससे बड़ी टुकड़े संचालन में बाधा जाता है। इनमें से अधिकांश  [[ SPICE | तनाव]]  जैसे अनुकारी और संरचनाओं द्वारा कई वर्षों से प्रदर्शन विश्लेषण उपकरण के रूप में उपयोग किए जाते हैं। इन नुकसानों के कारण द्वार -स्तरीय बिजली आकलन उपकरण कुछ स्वीकृति प्राप्त करने लगे हैं। जहां तेजी से, संभाव्य तकनीकों ने पैर जमाना शुरू कर दिया है। लेकिन इसका व्यापार  भी बंद है क्योंकि सटीकता की लागत पर गति प्राप्त की जाती है, खासकर सहसंबद्ध संकेतों की उपस्थिति में। वर्षों से यह महसूस किया गया है कि कम बिजली परिकलन में सबसे बड़ी जीत परिपथ और गेट स्तरीय अनुकूलन से नहीं आ सकती है, जबकि स्थापत्य व्यवस्था और कलनविधि अनुकूलन का बिजली की खपत पर सबसे अधिक प्रभाव पड़ता है। इसलिए, उपकरण विकसित करने वाले के झुकाव में बिजली के लिए उच्च-स्तरीय विश्लेषण और अनुकूलन उपकरण की ओर एक बदलाव आया है।
 === प्रेरणा ===
-यह सर्वविदित है कि अधिक महत्वपूर्ण बिजली कटौती संभव है यदि एब्स्ट्रैक्शन के स्तर पर अनुकूलन किए जाते हैं, जैसे कि आर्किटेक्चरल और एल्गोरिथम स्तर, जो सर्किट या गेट स्तर से अधिक हैं <ref>[http://www.eecg.toronto.edu/~najm/papers/iccad95-tutorial.pdf "Power Estimation Techniques for Integrated Circuits "]</ref> यह डेवलपर्स को नए वास्तुशिल्प स्तर के बिजली विश्लेषण उपकरणों के विकास पर ध्यान केंद्रित करने के लिए आवश्यक प्रेरणा प्रदान करता है। इसका मतलब यह नहीं है कि निचले स्तर के उपकरण महत्वहीन हैं। इसके बजाय, उपकरणों की प्रत्येक परत एक आधार प्रदान करती है जिस पर अगले स्तर का निर्माण किया जा सकता है। निचले स्तर पर अनुमान तकनीकों के सार का उपयोग उच्च स्तर पर मामूली संशोधनों के साथ किया जा सकता है।
+यह सर्वविदित है कि यदि अमूर्तता के स्तर पर अनुकूलन किया जाता है तो अधिक महत्वपूर्ण बिजली कटौती संभव है। जैसे कि आर्किटेक्चरल और एल्गोरिथम स्तर की तरह, जो सर्किट या द्वार स्तर से अधिक हैं <ref>[http://www.eecg.toronto.edu/~najm/papers/iccad95-tutorial.pdf "Power Estimation Techniques for Integrated Circuits "]</ref> यह उपकरण बनाने वाले को नए स्थापत्य स्तर और शक्ति विश्लेशित उपकरणों के विकास पर ध्यान केंद्रित करने के लिए आवश्यक प्रेरणा प्रदान करता है। इसका मतलब यह नहीं है कि निचले स्तर के उपकरण महत्वहीन हैं। इसके बजाय, उपकरणों की प्रत्येक परत एक आधार प्रदान करती है जिस पर अगले स्तर का निर्माण किया जा सकता है। निचले स्तर पर अनुमान तर्कों के सार का उपयोग उच्च स्तर पर मामूली संशोधनों के साथ किया जा सकता है।
+=== आरटीएल(RTL) या स्थापत्य स्तर पर शक्ति आकलन करने के लाभ ===
+* संरचनात्मक अनुकूलन और दुविधापूर्ण संरचना प्रवाह में बहुत जल्दी करने के लिए संरचना के रजिस्टर-ट्रांसफर लेवल विवरण का उपयोग करते हैं।
+* आरटीएल विवरण में कार्यात्मक खंडों की उपस्थिति बड़े टूकडें के लिए भी वास्तुशिल्प संरचना की जटिलता को और अधिक प्रबंधनीय बनाती है क्योंकि आरटीएल में द्वार  या परिपथ स्तरीय विवरणों की तुलना में पर्याप्त रूप से बड़े कणमयता पूर्ण होते है।
+=== द्वार  समकक्ष<ref>[http://citeseerx.ist.psu.edu/viewdoc/download?doi=10.1.1.61.4551&rep=rep1&type=pdf "Low-Power Architectural Design Methodologies "]</ref>===
+यह  [[ गेट समकक्ष |द्वार समकक्ष]]  की अवधारणा पर आधारित एक तर्क है। जो टूकडें स्थापत्य कला की जटिलता को लगभग द्वार समकक्षों के संदर्भ में वर्णित किया जा सकता है जहां द्वार  समकक्ष गणना में विशेष कार्य को लागू करने के लिए आवश्यक संदर्भो द्वारा औसत संख्या निर्दिष्ट करती है। किसी विशेष कार्य के लिए आवश्यक कुल शक्ति का अनुमान द्वार  समकक्षों की अनुमानित संख्या को प्रति द्वार  औसत बिजली की खपत से गुणा करके लगाया जाता है। निर्देशित द्वार  कोई भी  हो सकता है । उदाहरण -(एनएएनडी) द्वार  ।
-=== आरटीएल या वास्तु स्तर पर शक्ति आकलन करने के लाभ ===
+==== द्वार समतुल्य तर्क के उदाहरण ====
-* डिज़ाइनर ऑप्टिमाइज़ेशन और ट्रेड-ऑफ़ को डिज़ाइन प्रवाह में बहुत जल्दी करने के लिए डिज़ाइन के रजिस्टर-ट्रांसफर लेवल (RTL) विवरण का उपयोग करते हैं।
+* '''वर्ग-स्वतंत्र शक्ति प्रतिरूपण''' ''':-''' यह एक ऐसी तर्क है जो द्वार  समकक्षों के संदर्भ में रचना की जटिलता के बारे में जानकारी के आधार पर खंड क्षेत्र, शक्ति और बिजली विसरण का अनुमान लगाने की कोशिश करती है। कार्यक्षमता को विभिन्न टुकणों में विभाजित किया गया है लेकिन टुकणों की कार्यक्षमता के बारे में कोई भी भेद नहीं किया गया है अर्थात, यह मूल रूप से वर्ग स्वतंत्र है। यह खंड अनुमान प्रणाली (सीईएस) द्वारा उपयोग की जाने वाली तर्क है।
-* आरटीएल विवरण में कार्यात्मक ब्लॉकों की उपस्थिति बड़े चिप्स के लिए भी वास्तुशिल्प डिजाइन की जटिलता को और अधिक प्रबंधनीय बनाती है क्योंकि आरटीएल में गेट- या सर्किट-स्तरीय विवरणों की तुलना में पर्याप्त रूप से बड़ी ग्रैन्युलैरिटी होती है।
+*'''उपयोग करने के तरीके:'''
-=== गेट समकक्ष<ref>[http://citeseerx.ist.psu.edu/viewdoc/download?doi=10.1.1.61.4551&rep=rep1&type=pdf "Low-Power Architectural Design Methodologies "]</ref>===
+# गिनने के उपकरण, विसंकेतक (डिकोडर), प्रवर्धक, मेमोरी आदि जैसे कार्यात्मक खंडों की पहचान करें।
-यह [[ गेट समकक्ष ]]ों की अवधारणा पर आधारित एक तकनीक है। चिप आर्किटेक्चर की जटिलता को लगभग गेट समकक्षों के संदर्भ में वर्णित किया जा सकता है जहां गेट समकक्ष गणना विशेष फ़ंक्शन को लागू करने के लिए आवश्यक संदर्भ द्वारों की औसत संख्या निर्दिष्ट करती है। किसी विशेष फ़ंक्शन के लिए आवश्यक कुल शक्ति का अनुमान गेट समकक्षों की अनुमानित संख्या को प्रति गेट औसत बिजली की खपत से गुणा करके लगाया जाता है। रेफरेंस गेट कोई भी गेट हो सकता है उदा। 2-इनपुट नंद गेट।
+# द्वार  समकक्षों के संदर्भ में एक जटिलता निर्दिष्ट करें। जीई की संख्या प्रत्येक इकाई के लिए सीधे उपयोगकर्ता से निवेश के रूप में ली जाती है या पुस्तकालय से सिंचित (फीड) की जाती है।
-==== गेट समतुल्य तकनीक के उदाहरण ====
+<math>\displaystyle P = \sum_{i \in \text{fns}} \textit{GE}_i (E_\text{typ} + C_L^i V_\text{dd}^2) f A_\text{int}^i</math>
-* क्लास-इंडिपेंडेंट पावर मॉडलिंग: यह एक ऐसी तकनीक है जो गेट समकक्षों के संदर्भ में डिजाइन की जटिलता के बारे में जानकारी के आधार पर चिप क्षेत्र, गति और बिजली अपव्यय का अनुमान लगाने की कोशिश करती है। कार्यक्षमता को विभिन्न ब्लॉकों में विभाजित किया गया है लेकिन ब्लॉक की कार्यक्षमता के बारे में कोई भेद नहीं किया गया है यानी यह मूल रूप से वर्ग स्वतंत्र है। यह चिप अनुमान प्रणाली (सीईएस) द्वारा उपयोग की जाने वाली तकनीक है।
-::कदम:
+जहां,  E<sub>typ</sub> सक्रिय होने पर, द्वार  समकक्ष द्वारा अनुमानित औसत विलुप्त ऊर्जा है। सक्रिय घटक,  A<sub>int</sub>  हर समय वृत्त अनुप्रयोगों द्वारा औसत प्रतिशत को दर्शाता है। और इसे क्रिया से क्रिया में भिन्न होने की अनुमति होती है। संधारित्र भार, C<sub>L</sub> , निर्गतांक भार के साथ-साथ तारों का एक संयोजन है। तारों की धारिता की गणना के लिए औसत तार की लंबाई का अनुमान लगाया जा सकता है। यह उपयोगकर्ता द्वारा प्रदान किया जाता है रेंट्स के नियम के व्युत्पन्न का उपयोग करके फिर से संयमित किया जाता है।
-::# काउंटर, डिकोडर, मल्टीप्लायर, मेमोरी आदि जैसे कार्यात्मक ब्लॉक की पहचान करें।
-::# गेट समकक्षों के संदर्भ में एक जटिलता निर्दिष्ट करें। प्रत्येक इकाई प्रकार के लिए जीई की संख्या या तो सीधे उपयोगकर्ता से इनपुट के रूप में ली जाती है या पुस्तकालय से फीड की जाती है।
+====== धारणाएं: ======
-<div शैली = पाठ-संरेखण: केंद्र>
-:<math>\displaystyle P = \sum_{i \in \text{fns}} \textit{GE}_i (E_\text{typ} + C_L^i V_\text{dd}^2) f A_\text{int}^i</math>
+# एकल संदर्भ द्वार  को विभिन्न परिपथ शैलियों, समय की रणनीतियों या  अभिन्यास तर्कों को ध्यान में रखते हुए सभी शक्ति अनुमानों के आधार के रूप में लिया जाता है।
-</div>
+# गतिविधि कारकों द्वारा निरूपित हर समय वृत्त अनुप्रयोग द्वार ्स का प्रतिशत निविष्ट प्रतिरूप की परवाह किए बिना निश्चित माना जाता है।
+# विशिष्ट अनुप्रयोग द्वार ्स ऊर्जा निविष्ट डेटा के पूरी तरह से अनियमित एकसमान तपता हुआ अनभिप्रेत (यूडब्ल्यूएन) वितरण द्वारा विशेषित है। इसका तात्पर्य यह है कि परिपथ के निष्क्रिय होने या अधिकतम भार पर ध्यान दिए बिना शक्ति का अनुमान समान है क्योंकि यह यूडब्ल्यूएन प्रतिरूपण इस बात की अनदेखी करता है कि विभिन्न निवेशित वितरण द्वार  और मापांक की शक्ति खपत को कैसे प्रभावित करते हैं।<ref>[http://delivery.acm.org/10.1145/250000/244548/p158-raghunathan.pdf?ip=103.27.8.42&id=244548&acc=ACTIVE%20SERVICE&key=045416EF4DDA69D9%2EF8E7F338DF557316%2E4D4702B0C3E38B35%2E4D4702B0C3E38B35&CFID=504808115&CFTOKEN=79046804&__acm__=1429710434_0d9c0bce018bcd071c079ecb15be69e8 "Register-Transfer Level Estimation Techniques for Switching Activity and Power Consumption"]</ref>
+* '''श्रेणी परतंत्र शक्ति प्रतिरूपण:-''' यह पद्धति पिछले दृष्टिकोण की तुलना में थोड़ा बेहतर है क्योंकि यह विभिन्न प्रकार के कार्यात्मक खण्डों के लिए अनुकूलित अनुमान तर्कों को ध्यान में रखता है और इस प्रकार प्रतिरूपण सटीकता को बढ़ाने की कोशिश करता है जो की पिछली तर्क में ऐसा नहीं था जैसे कि तर्क, स्मृति, परस्पर और समय शक्ति का आकलन स्वतंत्र मामले के समान ही किया जाता है। बुनियादी परिवर्तित ऊर्जा निवेशित तीन (एएनडी) द्वार  पर आधारित होती है। और इसकी गणना प्रौद्योगिकी मापदंडों से की जाती है। उपयोगकर्ता द्वारा प्रदान की गई द्वार  की चौड़ाई, टोक्स और धातु की चौड़ाई।
+<div शैली="पाठ-संरेखण:" केंद्र>
+<math>P_\text{bitlines} = \dfrac{N_\text{col}}{2} \cdot (L_\text{col} C_\text{wire} + N_\text{row} C_\text{cell}) V_\text{dd} V_\text{swing}</math>
+जहां C<sub>wire</sub>  छोटे पंक्ति में तारों धारिता प्रति इकाई की लंबाई को दर्शाता है और C<sub>cell</sub>  छोटे पंक्ति से लटकने वाले एकल खाने के कारण भार को दर्शाता है
-::कहां ई<sub>typ</sub> सक्रिय होने पर, गेट समकक्ष द्वारा अनुमानित औसत विलुप्त ऊर्जा है। गतिविधि कारक, ए<sub>int</sub>, प्रति घड़ी चक्र स्विच करने वाले फाटकों के औसत प्रतिशत को दर्शाता है और इसे फ़ंक्शन से फ़ंक्शन में भिन्न होने की अनुमति है। कैपेसिटिव लोड, सी<sub>L</sub>, फैन-आउट लोडिंग के साथ-साथ वायरिंग का एक संयोजन है। तारों की धारिता की गणना के लिए औसत तार की लंबाई का अनुमान लगाया जा सकता है। यह उपयोगकर्ता द्वारा प्रदान किया जाता है और किराए के नियम के व्युत्पन्न का उपयोग करके क्रॉस-चेक किया जाता है।
+साधारण परिपथ  [[ एच-पेड़ |एच-ट्री]]  वितरित जालतंत्र की धारणा पर आधारित है। गतिविधि को यूडब्ल्यूएन प्रतिरूप का उपयोग करके तैयार किया जाता है। जैसा कि समीकरण से देखा जा सकता है कि प्रत्येक घटक में बिजली खपत स्मृति सरणी के  स्तंभ (N<sub>col</sub>) और पंक्तियों (N<sub>row</sub>) की संख्या से संबंधित है।
-:: धारणाएं:
+'''कमियाँ:'''
-::# विभिन्न सर्किट शैलियों, घड़ी की रणनीतियों, या लेआउट तकनीकों को ध्यान में नहीं रखते हुए सभी बिजली अनुमानों के आधार के रूप में एक एकल संदर्भ गेट लिया जाता है।
-::# गतिविधि कारकों द्वारा निरूपित प्रति घड़ी चक्र में गेट स्विचिंग का प्रतिशत इनपुट पैटर्न की परवाह किए बिना निश्चित माना जाता है।
-::# विशिष्ट गेट स्विचिंग ऊर्जा इनपुट डेटा के पूरी तरह से यादृच्छिक वर्दी सफेद शोर (यूडब्ल्यूएन) वितरण द्वारा विशेषता है। इसका तात्पर्य यह है कि सर्किट के निष्क्रिय होने या अधिकतम भार पर ध्यान दिए बिना बिजली का अनुमान समान है क्योंकि यह UWN मॉडल इस बात की अनदेखी करता है कि विभिन्न इनपुट वितरण गेट और मॉड्यूल की बिजली की खपत को कैसे प्रभावित करते हैं।<ref>[http://delivery.acm.org/10.1145/250000/244548/p158-raghunathan.pdf?ip=103.27.8.42&id=244548&acc=ACTIVE%20SERVICE&key=045416EF4DDA69D9%2EF8E7F338DF557316%2E4D4702B0C3E38B35%2E4D4702B0C3E38B35&CFID=504808115&CFTOKEN=79046804&__acm__=1429710434_0d9c0bce018bcd071c079ecb15be69e8 "Register-Transfer Level Estimation Techniques for Switching Activity and Power Consumption"]</ref>
-* क्लास-डिपेंडेंट पावर मॉडलिंग: यह दृष्टिकोण पिछले दृष्टिकोण की तुलना में थोड़ा बेहतर है क्योंकि यह विभिन्न प्रकार के कार्यात्मक ब्लॉकों के लिए अनुकूलित अनुमान तकनीकों को ध्यान में रखता है और इस प्रकार मॉडलिंग सटीकता को बढ़ाने की कोशिश करता है जो पिछली तकनीक में ऐसा नहीं था जैसे कि तर्क, स्मृति, इंटरकनेक्ट, और घड़ी इसलिए नाम। शक्ति का आकलन स्वतंत्र मामले के समान ही किया जाता है। बुनियादी स्विचिंग ऊर्जा तीन-इनपुट और गेट पर आधारित होती है और इसकी गणना प्रौद्योगिकी मापदंडों जैसे की जाती है। उपयोगकर्ता द्वारा प्रदान की गई गेट की चौड़ाई, टोक्स और धातु की चौड़ाई।
-<div शैली = पाठ-संरेखण: केंद्र>
+# परिपथ गतिविधियों को सटीक रूप से प्रतिरूपण नहीं किया जाता है क्योंकि संपूर्ण टूकडें के लिए सभी गतिविधियों को कारक माना जाता है। जो उपयोगकर्ता द्वारा प्रदान किए गए भरोसेमंद भी नहीं है। तथ्य की बात के रूप में गतिविधि कारक पूरे टूकडें में अलग-अलग होंगे इसलिए यह बहुत सटीक नहीं है तथा त्रुटि की संभावना अधिक होती है। यह एक समस्या की ओर अग्रषित होता है। भले ही प्रतिरूपण टूकडें द्वारा समस्त बिजली की खपत के लिए सही अनुमान देता है, प्रतिरूप के अनुसार बिजली वितरण काफी गलत है।
-:<math>P_\text{bitlines} = \dfrac{N_\text{col}}{2} \cdot (L_\text{col} C_\text{wire} + N_\text{row} C_\text{cell}) V_\text{dd} V_\text{swing}</math>
+# चयनित गतिविधियाँ कारक को समस्त सही शक्ति प्रदान करते है, लेकिन तर्क, समय, स्मृति आदि में शक्ति का टूटना सटीक नही होता है। इसलिए यह उपकरण सीईएस की तुलना में बहुत अलग या बेहतर नहीं है।
 </div>
-::कहां सी<sub>wire</sub> प्रति यूनिट लंबाई और C . की बिट लाइन वायरिंग कैपेसिटेंस को दर्शाता है<sub>cell</sub> बिट लाइन से लटके एकल सेल के कारण लोडिंग को दर्शाता है। क्लॉक कैपेसिटेंस [[ एच-पेड़ ]] डिस्ट्रीब्यूशन नेटवर्क की धारणा पर आधारित है। गतिविधि को UWN मॉडल का उपयोग करके तैयार किया जाता है। जैसा कि समीकरण से देखा जा सकता है कि प्रत्येक घटक की बिजली खपत कॉलम की संख्या से संबंधित है (एन<sub>col</sub>) और पंक्तियाँ (N<sub>row</sub>) स्मृति सरणी में।
+=== पूर्व विशेषता वाले कक्ष पुस्तकालय ===
+ये तर्की तरीके, स्मृति और अनभिप्रेत के लिए अलग-अलग शक्ति प्रतिरूपण होने के कारण विभिन्न कार्यात्मक खण्डों के शक्ति अनुमान को अनुकूलित करती है, जो कि प्रवर्धक योजक इत्यादि जैसे कार्यात्मक भागों की पूरी पुस्तकालय को व्यक्तिगत रूप से चिह्नित करने के लिए  [[ ऊर्जा घटक |ऊर्जा घटक]]  सन्निकटन (पीएफए) विधि का सुझाव देते है।जो की तर्क खण्डों के लिए एकल द्वार -समतुल्य का प्रतिरूपण है।
+संपूर्ण टूकडें पर शक्ति अभिव्यक्ति द्वारा अनुमानित है।
-::नुकसान:
+<math>\displaystyle P = \sum_{i \in \text{all blocks}} K_i G_i f_i</math>
-::# सर्किट गतिविधियों को सटीक रूप से मॉडल नहीं किया जाता है क्योंकि संपूर्ण चिप के लिए एक समग्र गतिविधि कारक माना जाता है जो उपयोगकर्ता द्वारा प्रदान किए गए भरोसेमंद भी नहीं है। तथ्य की बात के रूप में गतिविधि कारक पूरे चिप में अलग-अलग होंगे इसलिए यह बहुत सटीक नहीं है और त्रुटि की संभावना है। यह समस्या की ओर ले जाता है कि भले ही मॉडल चिप द्वारा कुल बिजली खपत के लिए सही अनुमान देता है, मॉड्यूल के अनुसार बिजली वितरण काफी गलत है।
-::# चयनित गतिविधि कारक सही कुल शक्ति देता है, लेकिन तर्क, घड़ी, स्मृति, आदि में शक्ति का टूटना कम सटीक होता है। इसलिए यह टूल सीईएस की तुलना में बहुत अलग या बेहतर नहीं है।
-=== पूर्व विशेषता वाले सेल पुस्तकालय ===
+जहां  के<sub>ई</sub>  पीएफए आनुपातिकता स्थिरांक है। जो ई<sub>टीएच</sub> कार्यात्मक तत्व की विशेषता है <math>G_i</math> हार्डवेयर जटिलता का माप है, और <math>f_i</math> सक्रियण आवृत्ति को दर्शाता है।
-यह तकनीक लॉजिक, मेमोरी और इंटरकनेक्ट के लिए अलग-अलग पावर मॉडल होने के कारण विभिन्न कार्यात्मक ब्लॉकों के पावर अनुमान को अनुकूलित करती है, जो कि मल्टीप्लायर, एडर्स इत्यादि जैसे कार्यात्मक ब्लॉकों की पूरी लाइब्रेरी को व्यक्तिगत रूप से चिह्नित करने के लिए [[ ऊर्जा घटक ]] सन्निकटन (पीएफए) विधि का सुझाव देती है। "तर्क" ब्लॉकों के लिए एकल गेट-समतुल्य मॉडल का। <br />
-संपूर्ण चिप पर शक्ति अभिव्यक्ति द्वारा अनुमानित है:
-<div शैली = पाठ-संरेखण: केंद्र>
-:<math>\displaystyle P = \sum_{i \in \text{all blocks}} K_i G_i f_i</math>
-</div>
-जहां के<sub>i</sub> पीएफए आनुपातिकता स्थिरांक है जो i . की विशेषता है<sub>th</sub> कार्यात्मक तत्व <math>G_i</math> हार्डवेयर जटिलता का माप है, और <math>f_i</math> सक्रियण आवृत्ति को दर्शाता है।
 ==== उदाहरण ====
-जी<sub>i</sub> गुणक की हार्डवेयर जटिलता को निरूपित करना इनपुट शब्द लंबाई के वर्ग से संबंधित है अर्थात N<sup>2</sup> जहां N शब्द की लंबाई है। सक्रियण आवृत्ति वह दर है जिस पर द्वारा निरूपित एल्गोरिथम द्वारा गुणा किया जाता है <math>f_{mult}</math> और पीएफए स्थिरांक, <math>K_{mult}</math>, पिछले गुणक डिजाइनों से आनुभविक रूप से निकाला जाता है और 5V पर 1.2 माइक्रोन तकनीक के लिए लगभग 15 fW/bit2-Hz दिखाया जाता है।
+गुणक की हार्डवेयर जटिलता को दर्शाने वाला <math>G_i</math> निवेशित शब्द की लंबाई के वर्ग से संबंधित है अर्थात एन2 जहां एन शब्द की लंबाई है। सक्रियण आवृत्ति वह दर है जिसके द्वारा निरूपित  प्रतीको (एल्गोरिथम) द्वारा गुणा किया जाता है।  <math>f_{mult}</math> और पीएफए स्थिरांक, <math>K_{mult}</math>, पिछले गुणक रचनाओ से आनुभविक रूप से निकाला जाता है और 5वी  पर 1.2 माइक्रोन तर्क के लिए लगभग 15 fW/bit2-Hz दिखाया जाता है। उपरोक्त मान्यताओं के आधार पर गुणक के लिए परिणामी शक्ति प्रतिरूपण है।
-उपरोक्त मान्यताओं के आधार पर गुणक के लिए परिणामी शक्ति मॉडल है:<br />
 <div शैली = पाठ-संरेखण: केंद्र; >
 <math>\displaystyle P_\text{mult} = K_\text{mult} N^2 f_\text{mult}</math>
 </div>
-लाभ:
+'''लाभ:'''
-* उस ब्लॉक के लिए उपयुक्त जो भी जटिलता पैरामीटर हैं, उनके संदर्भ में अनुकूलन संभव है। उदा. गुणक के लिए शब्द की लंबाई का वर्ग उपयुक्त था। मेमोरी के लिए, बिट्स में स्टोरेज क्षमता का उपयोग किया जाता है और I/O ड्राइवरों के लिए अकेले शब्द की लंबाई पर्याप्त होती है।
+* उस खंडों के लिए जो भी जटिलता पैरामीटर उपयुक्त हैं, उनके संदर्भ में अनुकूलन संभव है। उदाहरण गुणक के लिए शब्द की लंबाई का वर्ग उपयुक्त था। स्मृति, बिट्स में भंडारण क्षमता का उपयोग किया जाता है और निविष्ट/उत्पादन उपकरणों के लिए एकमात्र शब्द की लंबाई ही पर्याप्त है।
-कमज़ोरी:
+'''कमज़ोरी:'''
-* इसमें निहित धारणा है कि इनपुट गुणक गतिविधि को प्रभावित नहीं करते हैं जो इस तथ्य के विपरीत है कि पीएफए स्थिरांक <math>K_{mult}</math> मल्टीप्ली ऑपरेशन से जुड़ी आंतरिक आंतरिक गतिविधि को पकड़ने का इरादा है क्योंकि इसे स्थिर माना जाता है।
+* इसमें निहित धारणा यह है कि निवेशित गुणक गतिविधि को प्रभावित नहीं करते हैं जो इस तथ्य के विपरीत है कि पीएफए स्थिरांक <math>K_{mult}</math> संख्यावृद्धि संचालन से जुड़ी आंतरिक गतिविधि को ग्रहण करने का प्रयास होता है क्योंकि इसे स्थिर माना जाता है।
-x16 गुणक के लिए अनुमान त्रुटि (स्विच-लेवल सिमुलेशन के सापेक्ष) का प्रयोग किया जाता है और यह देखा गया है कि जब इनपुट की गतिशील रेंज गुणक की शब्द लंबाई पर पूरी तरह से कब्जा नहीं करती है, तो UWN मॉडल बेहद गलत हो जाता है।<ref>[http://delivery.acm.org/10.1145/270000/266171/p365-gupta.pdf?ip=103.27.8.42&id=266171&acc=ACTIVE%20SERVICE&key=045416EF4DDA69D9%2EF8E7F338DF557316%2E4D4702B0C3E38B35%2E4D4702B0C3E38B35&CFID=504808115&CFTOKEN=79046804&__acm__=1429710436_686f8f2ffb085b129fe587723a6ee130 "Power Macromodeling for High Level Power Estimationy"]</ref> दी, अच्छे डिजाइनर शब्द की लंबाई के उपयोग को अधिकतम करने का प्रयास करते हैं। फिर भी, 50-100% की सीमा में त्रुटियां असामान्य नहीं हैं। यह आंकड़ा स्पष्ट रूप से UWN मॉडल में एक दोष का सुझाव देता है।
+x16 गुणक के लिए अनुमान त्रुटि (स्विच-स्तर अनुकरण के सापेक्ष) का प्रयोग किया जाता है और यह देखा गया है कि जब निवेषित की गतिशील दूरी गुणक शब्द की लंबाई पर पूरी तरह से ग्रहण नहीं करती है तो यूडब्ल्यूएन प्रतिरूपण बेहद गलत हो जाता है।<ref>[http://delivery.acm.org/10.1145/270000/266171/p365-gupta.pdf?ip=103.27.8.42&id=266171&acc=ACTIVE%20SERVICE&key=045416EF4DDA69D9%2EF8E7F338DF557316%2E4D4702B0C3E38B35%2E4D4702B0C3E38B35&CFID=504808115&CFTOKEN=79046804&__acm__=1429710436_686f8f2ffb085b129fe587723a6ee130 "Power Macromodeling for High Level Power Estimationy"]</ref>  दिये गए अच्छे अभिकल्पक शब्द की लंबाई के उपयोग को अधिकतम करने का प्रयास करते हैं। फिर भी, 50-100% की सीमा में त्रुटियां असामान्य नहीं हैं। यह आंकड़ा स्पष्ट रूप से यूडब्ल्यूएन प्रतिरूपण में एक दोष को सुझाव देता है।
 ==यह भी देखें==
 * [[ डेटा पथ ]]
-* इलेक्ट्रॉनिक डिजाइन स्वचालन (ईडीए)
+* इलेक्ट्रॉनिक अभिकल्पक स्वचालन (ईडीए)
-*[[ इलेक्ट्रॉनिक सिस्टम-स्तर ]]
+*[[ इलेक्ट्रॉनिक सिस्टम-स्तर | इलेक्ट्रॉनिक  प्रणाली-स्तर]]
-* [[ डेटापथ के साथ परिमित-राज्य मशीन ]]
+* [[ डेटापथ के साथ परिमित-राज्य मशीन | डेटापथ के साथ परिमित-निर्धारित उपकरण]]
-*एकीकृत सर्किट डिजाइन
+*एकीकृत परिपथ अभिकल्पक
-* तुल्यकालिक सर्किट
+* तुल्यकालिक परिपथ
-* [[ एल्गोरिथम राज्य मशीन ]]
+* [[ एल्गोरिथम राज्य मशीन | एल्गोरिथम निर्धारित उपकरण]]
 === शक्ति का अनुमान ===
-* गेट समकक्ष
+* द्वार  समकक्ष
-* [[ पावर ऑप्टिमाइजेशन (ईडीए) ]]
+* [[ पावर ऑप्टिमाइजेशन (ईडीए) | शक्ति अनुकूलन (ईडीए)]]
-* [[ गाऊसी शोर ]]
+* [[ गाऊसी शोर |  सामान्य वितरण उद्वाचित दोष (गाऊसी नोईस )]]
 ==संदर्भ==
@@ Line 133: / Line 136: @@
 {{Digital systems}}
-{{DEFAULTSORT:Register Transfer Level}}[[Category: इलेक्ट्रॉनिक डिजाइन स्वचालन]]
+{{DEFAULTSORT:Register Transfer Level}}
-==
-[[Category: Machine Translated Page]]
+[[Category:All Wikipedia articles written in American English|Register Transfer Level]]
+[[Category:All articles needing additional references|Register Transfer Level]]
+[[Category:Articles needing additional references from December 2009|Register Transfer Level]]
+[[Category:Articles with hatnote templates targeting a nonexistent page|Register Transfer Level]]
+[[Category:Articles with invalid date parameter in template|Register Transfer Level]]
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v t e डिजिटल इलेक्ट्रॉनिक्स
घटक	ट्रांजिस्टर प्रतिरोधक प्रारंभ करनेवाला संधारित्र मुद्रित इलेक्ट्रॉनिक्स मुद्रित सर्किट बोर्ड विद्युत सर्किट फ्लिप-फ्लॉप मेमोरी सेल संयुक्त तर्क अनुक्रमिक तर्क तर्क द्वार बूलियन सर्किट एकीकृत सर्किट (आईसी) हाइब्रिड इंटीग्रेटेड सर्किट (एचआईसी) मिश्रित सिग्नल एकीकृत सर्किट तीन आयामी एकीकृत सर्किट (3 डी आईसी) एमिटर-युग्मित तर्क (ईसीएल) इरेज़ेबल प्रोग्रामेबल लॉजिक डिवाइस (EPLD) मैक्रोसेल सरणी प्रोग्राम करने योग्य तर्क सरणी (पीएलए) प्रोग्रामेबल लॉजिक डिवाइस (पीएलडी) प्रोग्राम करने योग्य सरणी तर्क (पाल) जेनेरिक सरणी तर्क (जीएएल) कॉम्प्लेक्स प्रोग्रामेबल लॉजिक डिवाइस (CPLD) फील्ड प्रोग्रामेबल गेट ऐरे (FPGA) फील्ड-प्रोग्रामेबल ऑब्जेक्ट ऐरे (एफपीओए) एप्लिकेशन-विशिष्ट एकीकृत सर्किट (एएसआईसी) टेन्सर प्रोसेसिंग यूनिट (टीपीयू)
लिखित	डिजिटल सिग्नल बूलियन बीजगणित तर्क संश्लेषण कंप्यूटर विज्ञान में तर्क कंप्यूटर आर्किटेक्चर डिजिटल सिग्नल अंकीय संकेत प्रक्रिया सर्किट न्यूनीकरण स्विचिंग सर्किट सिद्धांत गेट समकक्ष
डिजाइन	तर्क संश्लेषण स्थान और मार्ग प्लेसमेंट रूटिंग रजिस्टर-ट्रांसफर लेवल हार्डवेयर विवरण भाषा उच्च स्तरीय संश्लेषण औपचारिक तुल्यता जाँच सिंक्रोनस लॉजिक एसिंक्रोनस लॉजिक परिमित अवस्था मशीन पदानुक्रमित राज्य मशीन
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