5 एनएम प्रक्रिया: Difference between revisions

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{{Semiconductor manufacturing processes}}
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सेमीकंडक्टर निर्माण में, [[उपकरणों और प्रणालियों के लिए अंतर्राष्ट्रीय रोडमैप]] 5 एनएम प्रक्रिया को [[7 एनएम प्रक्रिया]] नोड के पश्चात एमओएसएफईटी [[प्रौद्योगिकी नोड]] के रूप में परिभाषित करता है। 2020 में, [[सैमसंग इलेक्ट्रॉनिक्स]] और [[TSMC]] ने 5 एनएम चिप्स के वॉल्यूम प्रोडक्शन में प्रवेश किया, जो कि Apple Inc., [[Marvell Technology Group|मार्वल टेक्नोलॉजी ग्रुप, हुआवेई]]  और [[Qualcomm|क्वालकॉम]] सहित कंपनियों के लिए निर्मित है।<ref>{{Cite web|last=Cutress|first=Dr Ian|title='Better Yield on 5nm than 7nm': TSMC Update on Defect Rates for N5|url=https://www.anandtech.com/show/16028/better-yield-on-5nm-than-7nm-tsmc-update-on-defect-rates-for-n5|access-date=28 August 2020|website=[[AnandTech]]|archive-date=30 August 2020|archive-url=https://web.archive.org/web/20200830112510/https://www.anandtech.com/show/16028/better-yield-on-5nm-than-7nm-tsmc-update-on-defect-rates-for-n5|url-status=live}}</ref><ref>{{cite web|title=Marvell and TSMC Collaborate to Deliver Data Infrastructure Portfolio on 5nm Technology|url=https://www.hpcwire.com/off-the-wire/marvell-and-tsmc-collaborate-to-deliver-data-infrastructure-portfolio-on-5nm-technology/|access-date=28 August 2020|website=HPCwire|archive-date=15 September 2020|archive-url=https://web.archive.org/web/20200915082115/https://www.hpcwire.com/off-the-wire/marvell-and-tsmc-collaborate-to-deliver-data-infrastructure-portfolio-on-5nm-technology/|url-status=live}}</ref>5 एनएम शब्द का 5 [[नैनोमीटर]] आकार के ट्रांजिस्टर के किसी भी वास्तविक भौतिक विशेषता (जैसे गेट की लंबाई, धातु की पिच या गेट पिच) से कोई संबंध नहीं है। IEEE मानक संघ उद्योग कनेक्शन द्वारा प्रकाशित उपकरणों और प्रणालियों के लिए अंतर्राष्ट्रीय रोडमैप के 2021 अपडेट में निहित अनुमानों के अनुसार, 5 एनएम नोड में 51 नैनोमीटर की संपर्क गेट पिच और 30 नैनोमीटर की सबसे दृढ़ धातु पिच होने की आशा है।<ref>{{citation |url=https://irds.ieee.org/editions/2021/more-moore |title=International Roadmap for Devices and Systems: 2021 Update: More Moore |year=2021 |publisher=IEEE |page=7 |access-date=7 August 2022 | url-status=live | archive-date=7 August 2022 |archive-url=https://web.archive.org/web/20220807181530/https://irds.ieee.org/editions/2021/more-moore }}</ref> चूंकि, वास्तविक विश्व वाणिज्यिक अभ्यास में, 5 एनएम का उपयोग मुख्य रूप से माइक्रोचिप निर्माताओं द्वारा विपणन शब्द के रूप में किया जाता है, जो कि बढ़ी हुई ट्रांजिस्टर घनत्व (अर्थात लघुकरण की उच्च डिग्री), बढ़ी हुई गति के संदर्भ में सिलिकॉन सेमीकंडक्टर चिप्स की नई, उत्तम पीढ़ी को संदर्भित करता है। और पूर्व 7 एनएम प्रक्रिया की तुलना में कम विद्युत के उपयोग के संदर्भ में है।<ref>{{Cite web |url=https://www.pcgamesn.com/amd/tsmc-7nm-5nm-and-3nm-are-just-numbers |title=TSMC's 7nm, 5nm, and 3nm "are just numbers… it doesn't matter what the number is" |access-date=20 April 2020 |archive-date=17 June 2020 |archive-url=https://web.archive.org/web/20200617230408/https://www.pcgamesn.com/amd/tsmc-7nm-5nm-and-3nm-are-just-numbers |url-status=live }}</ref><ref>{{Cite journal |url=https://spectrum.ieee.org/semiconductors/devices/a-better-way-to-measure-progress-in-semiconductors |author=Samuel K. Moore |title=A Better Way to Measure Progress in Semiconductors: It's time to throw out the old Moore's Law metric |publisher=IEEE |journal=IEEE Spectrum |date=21 July 2020 |access-date=20 April 2021 |archive-date=2 December 2020 |archive-url=https://web.archive.org/web/20201202002819/https://spectrum.ieee.org/semiconductors/devices/a-better-way-to-measure-progress-in-semiconductors |url-status=live }}</ref>
अर्द्धचालक निर्माण में, उपकरणों और प्रणालियों के लिए अंतर्राष्ट्रीय रोडमैप '''5 एनएम प्रक्रिया''' को [[7 एनएम प्रक्रिया]] नोड के पश्चात एमओएसएफईटी [[प्रौद्योगिकी नोड]] के रूप में परिभाषित करता है। 2020 में, [[सैमसंग इलेक्ट्रॉनिक्स]] और [[TSMC|टीएसएमसी]] ने 5 एनएम चिप्स के मात्रा उत्पादन में प्रवेश किया, जो कि एप्पल इंक, [[Marvell Technology Group|मार्वल टेक्नोलॉजी ग्रुप, हुआवेई]]  और [[Qualcomm|क्वालकॉम]] सहित कंपनियों के लिए निर्मित है।<ref>{{Cite web|last=Cutress|first=Dr Ian|title='Better Yield on 5nm than 7nm': TSMC Update on Defect Rates for N5|url=https://www.anandtech.com/show/16028/better-yield-on-5nm-than-7nm-tsmc-update-on-defect-rates-for-n5|access-date=28 August 2020|website=[[AnandTech]]|archive-date=30 August 2020|archive-url=https://web.archive.org/web/20200830112510/https://www.anandtech.com/show/16028/better-yield-on-5nm-than-7nm-tsmc-update-on-defect-rates-for-n5|url-status=live}}</ref><ref>{{cite web|title=Marvell and TSMC Collaborate to Deliver Data Infrastructure Portfolio on 5nm Technology|url=https://www.hpcwire.com/off-the-wire/marvell-and-tsmc-collaborate-to-deliver-data-infrastructure-portfolio-on-5nm-technology/|access-date=28 August 2020|website=HPCwire|archive-date=15 September 2020|archive-url=https://web.archive.org/web/20200915082115/https://www.hpcwire.com/off-the-wire/marvell-and-tsmc-collaborate-to-deliver-data-infrastructure-portfolio-on-5nm-technology/|url-status=live}}</ref>5 एनएम शब्द का 5 [[नैनोमीटर]] आकार के ट्रांजिस्टर के किसी भी वास्तविक भौतिक विशेषता (जैसे गेट की लंबाई, धातु की पिच या गेट पिच) से कोई संबंध नहीं है। आईईईई मानक संघ उद्योग कनेक्शन द्वारा प्रकाशित उपकरणों और प्रणालियों के लिए अंतर्राष्ट्रीय रोडमैप के 2021 अपडेट में निहित अनुमानों के अनुसार, 5 एनएम नोड में 51 नैनोमीटर की संपर्क गेट पिच और 30 नैनोमीटर की सबसे दृढ़ धातु पिच होने की आशा है।<ref>{{citation |url=https://irds.ieee.org/editions/2021/more-moore |title=International Roadmap for Devices and Systems: 2021 Update: More Moore |year=2021 |publisher=IEEE |page=7 |access-date=7 August 2022 | url-status=live | archive-date=7 August 2022 |archive-url=https://web.archive.org/web/20220807181530/https://irds.ieee.org/editions/2021/more-moore }}</ref> चूंकि, वास्तविक विश्व वाणिज्यिक अभ्यास में, 5 एनएम का उपयोग मुख्य रूप से माइक्रोचिप निर्माताओं द्वारा विपणन शब्द के रूप में किया जाता है, जो कि बढ़ी हुई ट्रांजिस्टर घनत्व (अर्थात लघुकरण की उच्च डिग्री), बढ़ी हुई गति के संदर्भ में सिलिकॉन अर्द्धचालक चिप्स की नई, उत्तम पीढ़ी को संदर्भित करता है। और पूर्व 7 एनएम प्रक्रिया की तुलना में कम विद्युत के उपयोग के संदर्भ में है।<ref>{{Cite web |url=https://www.pcgamesn.com/amd/tsmc-7nm-5nm-and-3nm-are-just-numbers |title=TSMC's 7nm, 5nm, and 3nm "are just numbers… it doesn't matter what the number is" |access-date=20 April 2020 |archive-date=17 June 2020 |archive-url=https://web.archive.org/web/20200617230408/https://www.pcgamesn.com/amd/tsmc-7nm-5nm-and-3nm-are-just-numbers |url-status=live }}</ref><ref>{{Cite journal |url=https://spectrum.ieee.org/semiconductors/devices/a-better-way-to-measure-progress-in-semiconductors |author=Samuel K. Moore |title=A Better Way to Measure Progress in Semiconductors: It's time to throw out the old Moore's Law metric |publisher=IEEE |journal=IEEE Spectrum |date=21 July 2020 |access-date=20 April 2021 |archive-date=2 December 2020 |archive-url=https://web.archive.org/web/20201202002819/https://spectrum.ieee.org/semiconductors/devices/a-better-way-to-measure-progress-in-semiconductors |url-status=live }}</ref>




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=== पृष्ठभूमि ===
=== पृष्ठभूमि ===
7 एनएम और 5 एनएम [[ट्रांजिस्टर]] पर गेट ऑक्साइड परत के माध्यम से [[क्वांटम टनलिंग]] प्रभाव मौजूदा सेमीकंडक्टर प्रक्रियाओं का उपयोग करके प्रबंधित करना तेजी से कठिन हो जाता है।<ref>{{cite news|url=https://semiengineering.com/quantum-effects-at-7-5nm/|title=Quantum Effects At 7/5nm And Beyond|work=Semiconductor Engineering|access-date=15 July 2018|archive-date=15 July 2018|archive-url=https://web.archive.org/web/20180715211218/https://semiengineering.com/quantum-effects-at-7-5nm/|url-status=live}}</ref> 2000 के दशक की शुरुआत में शोधकर्ताओं ने पहली बार 7 एनएम से नीचे के सिंगल-ट्रांजिस्टर उपकरणों का प्रदर्शन किया था। 2002 में, ब्रूस डोरिस, ओमर डोकुमासी, मेइकी इओंग और एंडा मोकुटा सहित एक [[आईबीएम]] शोध दल ने एक 7 एनएम प्रक्रिया#टेक्नोलॉजी डेमो|6-नैनोमीटर [[सिलिकॉन-पर-इन्सुलेटर]] (SOI) MOSFET का निर्माण किया।<ref>{{cite web|url=http://www.theinquirer.net/inquirer/news/1034321/ibm-claims-worlds-smallest-silicon-transistor|archive-url=https://web.archive.org/web/20110531040504/http://www.theinquirer.net/inquirer/news/1034321/ibm-claims-worlds-smallest-silicon-transistor|url-status=dead|archive-date=31 May 2011|title=IBM ने दुनिया के सबसे छोटे सिलिकॉन ट्रांजिस्टर - TheINQUIERER का दावा किया है|website=Theinquirer.net|access-date=7 December 2017|date=9 December 2002}}</ref><ref>{{cite conference |last1=Doris |first1=Bruce B. |last2=Dokumaci |first2=Omer H. |last3=Ieong |first3=Meikei K. |last4=Mocuta |first4=Anda |last5=Zhang |first5=Ying |last6=Kanarsky |first6=Thomas S. |last7=Roy |first7=R. A. |title=अति पतली Si चैनल MOSFETs के साथ अत्यधिक स्केलिंग|conference=Digest. International Electron Devices Meeting |date=December 2002 |pages=267–270 |doi=10.1109/IEDM.2002.1175829|isbn=0-7803-7462-2 |s2cid=10151651 }}</ref>
7 एनएम और 5 एनएम [[ट्रांजिस्टर]] पर गेट ऑक्साइड परत के माध्यम से [[क्वांटम टनलिंग]] प्रभाव उपस्थित अर्द्धचालक प्रक्रियाओं का उपयोग करके तीव्रता से प्रबंधित करना कठिन हो जाता है।<ref>{{cite news|url=https://semiengineering.com/quantum-effects-at-7-5nm/|title=Quantum Effects At 7/5nm And Beyond|work=Semiconductor Engineering|access-date=15 July 2018|archive-date=15 July 2018|archive-url=https://web.archive.org/web/20180715211218/https://semiengineering.com/quantum-effects-at-7-5nm/|url-status=live}}</ref> 2000 दशक के प्रारम्भ में शोधकर्ताओं ने प्रथम बार 7 एनएम से नीचे के सिंगल-ट्रांजिस्टर उपकरणों का प्रदर्शन किया था। 2002 में, ब्रूस डोरिस, ओमर डोकुमासी, मेइकी इओंग और एंडा मोकुटा सहित [[आईबीएम]] शोध दल ने 7 एनएम प्रक्रिया टेक्नोलॉजी डेमो 6-नैनोमीटर [[सिलिकॉन-पर-इन्सुलेटर]] (SOI) एमओएसएफईटी का निर्माण किया।<ref>{{cite web|url=http://www.theinquirer.net/inquirer/news/1034321/ibm-claims-worlds-smallest-silicon-transistor|archive-url=https://web.archive.org/web/20110531040504/http://www.theinquirer.net/inquirer/news/1034321/ibm-claims-worlds-smallest-silicon-transistor|url-status=dead|archive-date=31 May 2011|title=IBM ने दुनिया के सबसे छोटे सिलिकॉन ट्रांजिस्टर - TheINQUIERER का दावा किया है|website=Theinquirer.net|access-date=7 December 2017|date=9 December 2002}}</ref><ref>{{cite conference |last1=Doris |first1=Bruce B. |last2=Dokumaci |first2=Omer H. |last3=Ieong |first3=Meikei K. |last4=Mocuta |first4=Anda |last5=Zhang |first5=Ying |last6=Kanarsky |first6=Thomas S. |last7=Roy |first7=R. A. |title=अति पतली Si चैनल MOSFETs के साथ अत्यधिक स्केलिंग|conference=Digest. International Electron Devices Meeting |date=December 2002 |pages=267–270 |doi=10.1109/IEDM.2002.1175829|isbn=0-7803-7462-2 |s2cid=10151651 }}</ref> 2003 में, हितोशी वाकाबायाशी और शिगेहारु यामागामी के नेतृत्व में [[NEC|एनईसी]] में जापानी शोध दल ने प्रथम 5 एनएम मोसफेट का निर्माण किया।<ref>{{cite web|url=http://www.thefreelibrary.com/NEC+test-produces+world%27s+smallest+transistor.-a0111295563|title=एनईसी ने दुनिया के सबसे छोटे ट्रांजिस्टर का परीक्षण किया|website=Thefreelibrary.com|access-date=7 December 2017|archive-date=15 April 2017|archive-url=https://web.archive.org/web/20170415012122/https://www.thefreelibrary.com/NEC+test-produces+world%27s+smallest+transistor.-a0111295563|url-status=live}}</ref><ref>{{cite conference |last1=Wakabayashi |first1=Hitoshi |last2=Yamagami |first2=Shigeharu |last3=Ikezawa |first3=Nobuyuki |last4=Ogura |first4=Atsushi |last5=Narihiro |first5=Mitsuru |last6=Arai |first6=K. |last7=Ochiai |first7=Y. |last8=Takeuchi |first8=K. |last9=Yamamoto |first9=T. |last10=Mogami |first10=T. |title=उप-10-एनएम प्लानर-बल्क-सीएमओएस उपकरण पार्श्व जंक्शन नियंत्रण का उपयोग करते हुए|conference=IEEE International Electron Devices Meeting 2003 |date=December 2003 |pages=20.7.1–20.7.3 |doi=10.1109/IEDM.2003.1269446|isbn=0-7803-7872-5 |s2cid=2100267 }}</ref>2015 में, [[IMEC|आईएमईसी]] और [[Cadence Design Systems|केडेंस]] ने 5 एनएम टेस्ट चिप्स बनाए थे। बने हुए परीक्षण चिप्स पूर्ण रूप से कार्यात्मक उपकरण नहीं हैं, चूंकि परस्प (एकीकृत परिपथ) परतों के पैटर्निंग का मूल्यांकन करने के लिए हैं।<ref>{{cite web |url=https://www.semiwiki.com/forum/content/5080-imec-cadence-disclose-5nm-test-chip.html |title=IMEC and Cadence Disclose 5nm Test Chip |website=Semiwiki.com |access-date=25 November 2015 |archive-date=26 November 2015 |archive-url=https://web.archive.org/web/20151126110828/https://www.semiwiki.com/forum/content/5080-imec-cadence-disclose-5nm-test-chip.html |url-status=live }}</ref><ref>{{cite web |url=http://www.semi.org/en/node/55926 |title=The Roadmap to 5nm: Convergence of Many Solutions Needed |website=Semi.org |access-date=25 November 2015 |archive-url=https://web.archive.org/web/20151126115543/http://www.semi.org/en/node/55926 |archive-date=26 November 2015 |url-status=dead  }}</ref>2015 में, [[इंटेल]] ने 5 एनएम नोड के लिए पार्श्व नैनोवायर (या गेट-ऑल-अराउंड) एफईटी अवधारणा का वर्णन किया था।<ref name="semiengineering_2016Jan">{{cite web |url=http://semiengineering.com/5nm-fab-challenges/ |title=5nm फैब चुनौतियां|author=Mark LaPedus |quote=इंटेल ने एक पेपर प्रस्तुत किया जिसने प्रमुख आईसी उद्योग की भविष्य की दिशा के बारे में चिंगारी और ईंधन की अटकलों को जन्म दिया। कंपनी ने अगली पीढ़ी के ट्रांजिस्टर का वर्णन किया जिसे नैनोवायर एफईटी कहा जाता है, जो कि इसके चारों ओर लिपटे गेट के साथ एक फिनफेट है। इंटेल का नैनोवायर FET, जिसे कभी-कभी गेट-ऑल-अराउंड FET कहा जाता है, को 5nm के लिए डिवाइस की आवश्यकताओं को पूरा करने के लिए कहा जाता है, जैसा कि इंटरनेशनल टेक्नोलॉजी रोडमैप फॉर सेमीकंडक्टर्स (ITRS) द्वारा परिभाषित किया गया है।|date=20 January 2016 |access-date=22 January 2016 |archive-date=27 January 2016 |archive-url=https://web.archive.org/web/20160127230827/http://semiengineering.com/5nm-fab-challenges/ |url-status=live }}</ref>
2003 में, हितोशी वाकाबायाशी और शिगेहारु यामागामी के नेतृत्व में [[NEC]] में एक जापानी शोध दल ने पहले 5 nm MOSFET का निर्माण किया।<ref>{{cite web|url=http://www.thefreelibrary.com/NEC+test-produces+world%27s+smallest+transistor.-a0111295563|title=एनईसी ने दुनिया के सबसे छोटे ट्रांजिस्टर का परीक्षण किया|website=Thefreelibrary.com|access-date=7 December 2017|archive-date=15 April 2017|archive-url=https://web.archive.org/web/20170415012122/https://www.thefreelibrary.com/NEC+test-produces+world%27s+smallest+transistor.-a0111295563|url-status=live}}</ref><ref>{{cite conference |last1=Wakabayashi |first1=Hitoshi |last2=Yamagami |first2=Shigeharu |last3=Ikezawa |first3=Nobuyuki |last4=Ogura |first4=Atsushi |last5=Narihiro |first5=Mitsuru |last6=Arai |first6=K. |last7=Ochiai |first7=Y. |last8=Takeuchi |first8=K. |last9=Yamamoto |first9=T. |last10=Mogami |first10=T. |title=उप-10-एनएम प्लानर-बल्क-सीएमओएस उपकरण पार्श्व जंक्शन नियंत्रण का उपयोग करते हुए|conference=IEEE International Electron Devices Meeting 2003 |date=December 2003 |pages=20.7.1–20.7.3 |doi=10.1109/IEDM.2003.1269446|isbn=0-7803-7872-5 |s2cid=2100267 }}</ref>
2015 में, [[IMEC]] और [[Cadence Design Systems]] ने 5 nm टेस्ट चिप्स बनाए थे। गढ़े हुए परीक्षण चिप्स पूरी तरह कार्यात्मक उपकरण नहीं हैं, बल्कि इंटरकनेक्ट्स (एकीकृत सर्किट) परतों के पैटर्निंग का मूल्यांकन करने के लिए हैं।<ref>{{cite web |url=https://www.semiwiki.com/forum/content/5080-imec-cadence-disclose-5nm-test-chip.html |title=IMEC and Cadence Disclose 5nm Test Chip |website=Semiwiki.com |access-date=25 November 2015 |archive-date=26 November 2015 |archive-url=https://web.archive.org/web/20151126110828/https://www.semiwiki.com/forum/content/5080-imec-cadence-disclose-5nm-test-chip.html |url-status=live }}</ref><ref>{{cite web |url=http://www.semi.org/en/node/55926 |title=The Roadmap to 5nm: Convergence of Many Solutions Needed |website=Semi.org |access-date=25 November 2015 |archive-url=https://web.archive.org/web/20151126115543/http://www.semi.org/en/node/55926 |archive-date=26 November 2015 |url-status=dead  }}</ref>
2015 में, [[इंटेल]] ने 5 एनएम नोड के लिए एक पार्श्व नैनोवायर (या गेट-ऑल-अराउंड) एफईटी अवधारणा का वर्णन किया।<ref name="semiengineering_2016Jan">{{cite web |url=http://semiengineering.com/5nm-fab-challenges/ |title=5nm फैब चुनौतियां|author=Mark LaPedus |quote=इंटेल ने एक पेपर प्रस्तुत किया जिसने प्रमुख आईसी उद्योग की भविष्य की दिशा के बारे में चिंगारी और ईंधन की अटकलों को जन्म दिया। कंपनी ने अगली पीढ़ी के ट्रांजिस्टर का वर्णन किया जिसे नैनोवायर एफईटी कहा जाता है, जो कि इसके चारों ओर लिपटे गेट के साथ एक फिनफेट है। इंटेल का नैनोवायर FET, जिसे कभी-कभी गेट-ऑल-अराउंड FET कहा जाता है, को 5nm के लिए डिवाइस की आवश्यकताओं को पूरा करने के लिए कहा जाता है, जैसा कि इंटरनेशनल टेक्नोलॉजी रोडमैप फॉर सेमीकंडक्टर्स (ITRS) द्वारा परिभाषित किया गया है।|date=20 January 2016 |access-date=22 January 2016 |archive-date=27 January 2016 |archive-url=https://web.archive.org/web/20160127230827/http://semiengineering.com/5nm-fab-challenges/ |url-status=live }}</ref>
 
2017 में, आईबीएम ने खुलासा किया कि उसने 5 एनएम [[सिलिकॉन]] चिप्स बनाए हैं,
रेफरी>{{cite web|last1=Sebastian|first1=Anthony|title=IBM ने दुनिया की पहली 5nm चिप का अनावरण किया|url=https://arstechnica.com/gadgets/2017/06/ibm-5nm-chip/|website=Ars Technica|date=5 June 2017|access-date=5 June 2017|archive-date=5 June 2017|archive-url=https://web.archive.org/web/20170605202822/https://arstechnica.com/gadgets/2017/06/ibm-5nm-chip/|url-status=live}[[गेट-ऑल-अराउंड]] कॉन्फिगरेशन (GAAFET) में सिलिकॉन नैनोशीट का उपयोग करना, सामान्य [[FinFET]] डिज़ाइन से अलग। उपयोग किए गए GAAFET ट्रांजिस्टर में 3 नैनोशीट एक दूसरे के ऊपर खड़ी होती हैं, जो एक ही गेट से पूरी तरह से ढकी होती हैं, ठीक उसी तरह जैसे FinFET में आमतौर पर कई भौतिक पंख साथ-साथ होते हैं जो विद्युत रूप से एक इकाई होते हैं और एक ही गेट से पूरी तरह से ढके होते हैं। . आईबीएम की चिप 50 मिमी मापी गई<sup>2</sup> और प्रति मिमी 600 मिलियन ट्रांजिस्टर थे<sup>2</sup>, कुल 30 बिलियन ट्रांजिस्टर (1667 nm <sup>2</sup> प्रति ट्रांजिस्टर या 41 एनएम ट्रांजिस्टर रिक्ति)। <ref>{{Cite web|last=Huiming|first=Bu|date=5 June 2017|title=5 nanometer transistors inching their way into chips|website=[[IBM]]|url=https://www.ibm.com/blogs/think/2017/06/5-nanometer-transistors/|access-date=9 June 2021|archive-date=9 June 2021|archive-url=https://web.archive.org/web/20210609002051/https://www.ibm.com/blogs/think/2017/06/5-nanometer-transistors/|url-status=live}}</ref><ref>{{cite web|url=http://uk.pcmag.com/news/89652/ibm-figures-out-how-to-make-5nm-chips|title=IBM Figures Out How to Make 5nm Chips|date=5 June 2017|website=Uk.pcmag.com|access-date=7 December 2017|archive-date=3 December 2017|archive-url=https://web.archive.org/web/20171203054459/http://uk.pcmag.com/news/89652/ibm-figures-out-how-to-make-5nm-chips|url-status=live}}</ref>


2017 में, आईबीएम ने वर्णन किया कि उसने 5 एनएम [[सिलिकॉन]] चिप्स बनाए हैं, [[गेट-ऑल-अराउंड]] कॉन्फिगरेशन (GAAFET) में सिलिकॉन नैनोशीट का उपयोग करना, सामान्य [[FinFET|फिनफेट]] डिज़ाइन से भिन्न उपयोग किए गए। जीएएएफईटी ट्रांजिस्टर में 3 नैनोशीट दूसरे के ऊपर खड़ी होती हैं, जो गेट से पूर्ण रूप से ढकी होती हैं, उसी प्रकार जैसे फिनफेट में सामान्यतः कई भौतिक पंख साथ-साथ होते हैं जो विद्युत रूप से इकाई होते हैं और गेट से पूर्ण रूप से ढके होते हैं। आईबीएम की चिप 50 mm<sup>2</sup> मापी गई और 600 मिलियन  ट्रांजिस्टर प्रति mm<sup>2</sup> थे, कुल 30 बिलियन ट्रांजिस्टर (1667 एनएम  <sup>2</sup> प्रति ट्रांजिस्टर या 41 एनएम ट्रांजिस्टर रिक्ति) थे। <ref>{{Cite web|last=Huiming|first=Bu|date=5 June 2017|title=5 nanometer transistors inching their way into chips|website=[[IBM]]|url=https://www.ibm.com/blogs/think/2017/06/5-nanometer-transistors/|access-date=9 June 2021|archive-date=9 June 2021|archive-url=https://web.archive.org/web/20210609002051/https://www.ibm.com/blogs/think/2017/06/5-nanometer-transistors/|url-status=live}}</ref><ref>{{cite web|url=http://uk.pcmag.com/news/89652/ibm-figures-out-how-to-make-5nm-chips|title=IBM Figures Out How to Make 5nm Chips|date=5 June 2017|website=Uk.pcmag.com|access-date=7 December 2017|archive-date=3 December 2017|archive-url=https://web.archive.org/web/20171203054459/http://uk.pcmag.com/news/89652/ibm-figures-out-how-to-make-5nm-chips|url-status=live}}</ref>
=== व्यावसायीकरण ===
अप्रैल 2019 में, सैमसंग इलेक्ट्रॉनिक्स ने घोषणा की कि वे 2018 की चौथी तिमाही से अपने ग्राहकों को 5 एनएम प्रोसेस (5LPE) उपकरण प्रस्तुत कर रहे हैं।<ref name="anandtech-samsung">{{Cite web|url=https://www.anandtech.com/show/14231/samsung-completes-development-of-5-nm-euv-process-technology|title=Samsung Completes Development of 5nm EUV Process Technology|last=Shilov|first=Anton|website=[[AnandTech]]|access-date=31 May 2019|archive-date=20 April 2019|archive-url=https://web.archive.org/web/20190420144452/https://www.anandtech.com/show/14231/samsung-completes-development-of-5-nm-euv-process-technology|url-status=live}}</ref> अप्रैल 2019 में, टीएसएमसी ने घोषणा की कि उनकी 5 एनएम प्रक्रिया (CLN5FF, N5) ने हानि उत्पादन प्रारम्भ कर दिया है, और यह कि पूर्ण चिप डिज़ाइन विनिर्देश अब संभावित ग्राहकों के लिए उपलब्ध हैं। N5 प्रक्रिया N6 और N7++ में केवल 5 या 4 परतों की तुलना में 14 परतों तक चरम पराबैंगनी लिथोग्राफी का उपयोग कर सकती है।<ref name="tsmc">{{cite press release | url = https://pr.tsmc.com/english/news/1987 | title = TSMC and OIP Ecosystem Partners Deliver Industry's First Complete Design Infrastructure for 5nm Process Technology | date = 3 April 2019 | publisher = TSMC }}</ref> अपेक्षित 28 एनएम न्यूनतम धातु पिच के लिए, अत्यधिक पराबैंगनी लिथोग्राफी बहु-पैटर्निंग के साथ प्रयोग प्रस्तावित सर्वोत्तम पैटर्निंग विधि है।<ref>{{cite web|url=https://www.linkedin.com/pulse/salele-double-patterning-7nm-5nm-nodes-frederick-chen|title=SALELE Double Patterning for 7nm and 5nm Nodes|website=[[LinkedIn]]|access-date=25 March 2021|archive-date=20 September 2021|archive-url=https://web.archive.org/web/20210920235246/https://www.linkedin.com/pulse/salele-double-patterning-7nm-5nm-nodes-frederick-chen|url-status=live}}</ref> अपनी 5 एनएम प्रक्रिया के लिए, सैमसंग ने धातु में और परतों के माध्यम से स्टोकेस्टिक (यादृच्छिक) दोषों की घटना के कारण स्वचालित परिक्षण और फिक्स द्वारा प्रक्रिया दोष शमन प्रारम्भ किया।<ref>{{cite conference|author1=Jaehwan Kim|author2=Jin Kim|author3=Byungchul Shin|author4=Sangah Lee|author5=Jae-Hyun Kang|author6=Joong-Won Jeon|author7=Piyush Pathak|author8=Jac Condella|author9=Frank E. Gennari|author10=Philippe Hurat|author11=Ya-Chieh Lai|title=उन्नत प्रौद्योगिकी नोड्स पर निर्मित सिस्टम IC के लिए इन-डिज़ाइन पैटर्न प्रतिस्थापन के साथ प्रक्रिया संबंधी उपज जोखिम शमन|conference=Proc. SPIE 11328, Design-Process-Technology Co-optimization for Manufacturability XIV, 113280I|location=San Jose, California, United States|date=23 March 2020|doi=10.1117/12.2551970}}</ref> अक्टूबर 2019 में, टीएसएमसी ने कथित तौर पर 5 एनएम [[Apple A14|एप्पल A14]] का प्रतिरूप लेना प्रारम्भ किया।<ref>{{Cite web|url=https://www.notebookcheck.net/TSMC-already-sampling-Apple-s-5-nm-A14-Bionic-SoCs-for-2020-iPhones.440058.0.html|title=TSMC already sampling Apple's 5 nm A14 Bionic SoCs for 2020 iPhones|first=Bogdan|last=Solca|website=Notebookcheck|access-date=12 January 2020|archive-date=12 January 2020|archive-url=https://web.archive.org/web/20200112210149/https://www.notebookcheck.net/TSMC-already-sampling-Apple-s-5-nm-A14-Bionic-SoCs-for-2020-iPhones.440058.0.html|url-status=live}}</ref> दिसंबर 2019 में, टीएसएमसी ने लगभग 80% की औसत उपज की घोषणा की, जिसमें 17.92 mm<sup>2</sup> के डाई आकार के साथ उनके 5 एनएम परीक्षण चिप्स के लिए 90% से अधिक प्रति वेफर की अधिकतम उपज थी।<ref>{{Cite web|url=https://www.anandtech.com/show/15219/early-tsmc-5nm-test-chip-yields-80-hvm-coming-in-h1-2020|title=Early TSMC 5nm Test Chip Yields 80%, HVM Coming in H1 2020|first=Dr Ian|last=Cutress|website=[[AnandTech]]|access-date=19 December 2019|archive-date=25 May 2020|archive-url=https://web.archive.org/web/20200525115643/https://www.anandtech.com/show/15219/early-tsmc-5nm-test-chip-yields-80-hvm-coming-in-h1-2020|url-status=live}}</ref> 2020 के मध्य में टीएसएमसी ने अधिकार किया कि इसकी (N5) 5 एनएम प्रक्रिया ने इसकी 7 एनएम N7 प्रक्रिया की तुलना में 1.8 गुना घनत्व प्रदान किया, जिसमें 15% गति सुधार या 30% कम विद्युत का व्यय था, उत्तम उप-संस्करण (N5P या N4) को N5 पर +5% गति या -10% शक्ति के साथ उत्तम बनाने का अधिकार किया गया था।<ref>{{cite web | url = https://www.extremetech.com/computing/314204-tsmc-plots-an-aggressive-course-for-3nm-lithography-and-beyond | title = TSMC Plots an Aggressive Course for 3nm Lithography and Beyond | first = Joel | last = Hruska | date = 25 August 2020 | website = [[ExtremeTech]] | access-date = 12 September 2020 | archive-date = 22 September 2020 | archive-url = https://web.archive.org/web/20200922235956/https://www.extremetech.com/computing/314204-tsmc-plots-an-aggressive-course-for-3nm-lithography-and-beyond | url-status = live }}</ref>13 अक्टूबर 2020 को, एप्पल ने एप्पल A14 का उपयोग करके नए [[iPhone 12|आई-फ़ोन 12]] लाइनअप की घोषणा की। हायसिलिकॉन किरिन 9000 और किरिन 9000E का उपयोग करने वाले [[Huawei Mate 40|हुआवेई मेट 40]] लाइनअप के साथ, A14 और किरिन 9000 टीएसएमसी के 5 एनएम  नोड पर व्यावसायीकरण करने वाले प्रथम उपकरण थे। पश्चात में, 10 नवंबर 2020 को, एप्पल ने [[Apple M1|एप्पल M1]],  अन्य 5 एनएम  चिप का उपयोग करते हुए तीन नए मैक मॉडल भी प्रदर्शित किए। सेमियानालिसिस के अनुसार, A14 प्रोसेसर का ट्रांजिस्टर घनत्व 134 मिलियन ट्रांजिस्टर प्रति mm<sup>2 है।<ref>{{cite web|last=Patel|first=Dylan|date=27 October 2020|title=Apple's A14 Packs 134 Million Transistors/mm², but Falls Short of TSMC's Density Claims|url=https://semianalysis.com/apples-a14-packs-134-million-transistors-mm2-but-falls-far-short-of-tsmcs-density-claims/|access-date=29 October 2020|website=SemiAnalysis|archive-date=12 December 2020|archive-url=https://web.archive.org/web/20201212210748/https://semianalysis.com/apples-a14-packs-134-million-transistors-mm2-but-falls-far-short-of-tsmcs-density-claims/|url-status=live}}</ref> अक्टूबर 2021 में, टीएसएमसी ने अपने 5 एनएम  प्रोसेस समुदाय का नया सदस्य प्रस्तुत किया, N4P N5 की तुलना में, नोड 11% उच्च प्रदर्शन 22% उच्च ऊर्जा दक्षता, 6% उच्च ट्रांजिस्टर घनत्व और कम मास्क काउंट प्रदान करता है। टीएसएमसी को 2022 की दूसरी छमाही तक प्रथम टेपआउट होने की आशा है।<ref>{{cite press release|url=https://pr.tsmc.com/english/news/2874|title=TSMC Expands Advanced Technology Leadership with N4P Process|website=TSMC|date=26 October 2021}}</ref><ref>{{cite web|url=https://fuse.wikichip.org/news/6439/tsmc-extends-its-5nm-family-with-a-new-enhanced-performance-n4p-node/|title=TSMC Extends Its 5nm Family With A New Enhanced-Performance N4P Node|website=WikiChip|date=26 October 2021|access-date=28 May 2022|archive-date=29 May 2022|archive-url=https://web.archive.org/web/20220529192402/https://fuse.wikichip.org/news/6439/tsmc-extends-its-5nm-family-with-a-new-enhanced-performance-n4p-node/|url-status=live}}</ref> दिसंबर 2021 में, टीएसएमसी ने एचपीसी अनुप्रयोगों के लिए डिज़ाइन किए गए अपने 5एनएम  प्रोसेस समुदाय के नए सदस्य की घोषणा की। N4X इस प्रक्रिया में अनुकूलित ट्रांजिस्टर डिजाइन और संरचनाएं, कम प्रतिरोध और लक्षित धातु परतों की धारिता और उच्च घनत्व वाले एमआईएम कैपेसिटर सम्मिलित हैं। प्रक्रिया 15% उच्च प्रदर्शन के प्रति N5 (या 4% के प्रति  N4P तक) 1.2 V पर प्रस्तुत करेगी और 1.2 V से अधिक वोल्टेज की आपूर्ति करेगी। टीएसएमसी को आशा है कि N4X 2023 की प्रथम छमाही तक हानि उत्पादन में प्रवेश करेगा<sup>।<sup><ref name="n4x_pr" /><ref name="n4x_blog" />


=== व्यावसायीकरण ===
<sup><sup><ref name="n4x_at" />
अप्रैल 2019 में, सैमसंग इलेक्ट्रॉनिक्स ने घोषणा की कि वे 2018 की चौथी तिमाही से अपने ग्राहकों को 5 एनएम प्रोसेस (5LPE) टूल पेश कर रहे हैं।<ref name="anandtech-samsung">{{Cite web|url=https://www.anandtech.com/show/14231/samsung-completes-development-of-5-nm-euv-process-technology|title=Samsung Completes Development of 5nm EUV Process Technology|last=Shilov|first=Anton|website=[[AnandTech]]|access-date=31 May 2019|archive-date=20 April 2019|archive-url=https://web.archive.org/web/20190420144452/https://www.anandtech.com/show/14231/samsung-completes-development-of-5-nm-euv-process-technology|url-status=live}}</ref> अप्रैल 2019 में, TSMC ने घोषणा की कि उनकी 5 एनएम प्रक्रिया (CLN5FF, N5) ने जोखिम उत्पादन शुरू कर दिया है, और यह कि पूर्ण चिप डिज़ाइन विनिर्देश अब संभावित ग्राहकों के लिए उपलब्ध हैं। N5 प्रक्रिया N6 और N7++ में केवल 5 या 4 परतों की तुलना में 14 परतों तक चरम पराबैंगनी लिथोग्राफी का उपयोग कर सकती है।<ref name="tsmc">{{cite press release | url = https://pr.tsmc.com/english/news/1987 | title = TSMC and OIP Ecosystem Partners Deliver Industry's First Complete Design Infrastructure for 5nm Process Technology | date = 3 April 2019 | publisher = TSMC }}</ref> अपेक्षित 28 एनएम न्यूनतम धातु पिच के लिए, अत्यधिक पराबैंगनी लिथोग्राफी # बहु-पैटर्निंग के साथ प्रयोग प्रस्तावित सर्वोत्तम पैटर्निंग विधि है।<ref>{{cite web|url=https://www.linkedin.com/pulse/salele-double-patterning-7nm-5nm-nodes-frederick-chen|title=SALELE Double Patterning for 7nm and 5nm Nodes|website=[[LinkedIn]]|access-date=25 March 2021|archive-date=20 September 2021|archive-url=https://web.archive.org/web/20210920235246/https://www.linkedin.com/pulse/salele-double-patterning-7nm-5nm-nodes-frederick-chen|url-status=live}}</ref>
अपनी 5 एनएम प्रक्रिया के लिए, सैमसंग ने धातु में और परतों के माध्यम से स्टोचैस्टिक (यादृच्छिक) दोषों की घटना के कारण स्वचालित जांच और फिक्स द्वारा प्रक्रिया दोष शमन शुरू किया।<ref>{{cite conference|author1=Jaehwan Kim|author2=Jin Kim|author3=Byungchul Shin|author4=Sangah Lee|author5=Jae-Hyun Kang|author6=Joong-Won Jeon|author7=Piyush Pathak|author8=Jac Condella|author9=Frank E. Gennari|author10=Philippe Hurat|author11=Ya-Chieh Lai|title=उन्नत प्रौद्योगिकी नोड्स पर निर्मित सिस्टम IC के लिए इन-डिज़ाइन पैटर्न प्रतिस्थापन के साथ प्रक्रिया संबंधी उपज जोखिम शमन|conference=Proc. SPIE 11328, Design-Process-Technology Co-optimization for Manufacturability XIV, 113280I|location=San Jose, California, United States|date=23 March 2020|doi=10.1117/12.2551970}}</ref>
अक्टूबर 2019 में, TSMC ने कथित तौर पर 5 एनएम [[Apple A14]] का नमूना लेना शुरू किया।<ref>{{Cite web|url=https://www.notebookcheck.net/TSMC-already-sampling-Apple-s-5-nm-A14-Bionic-SoCs-for-2020-iPhones.440058.0.html|title=TSMC already sampling Apple's 5 nm A14 Bionic SoCs for 2020 iPhones|first=Bogdan|last=Solca|website=Notebookcheck|access-date=12 January 2020|archive-date=12 January 2020|archive-url=https://web.archive.org/web/20200112210149/https://www.notebookcheck.net/TSMC-already-sampling-Apple-s-5-nm-A14-Bionic-SoCs-for-2020-iPhones.440058.0.html|url-status=live}}</ref>
दिसंबर 2019 में, TSMC ने लगभग 80% की औसत उपज की घोषणा की, जिसमें 17.92 मिमी के डाई आकार के साथ उनके 5 एनएम परीक्षण चिप्स के लिए 90% से अधिक प्रति वेफर की अधिकतम उपज थी।<sup>2</उप>।<ref>{{Cite web|url=https://www.anandtech.com/show/15219/early-tsmc-5nm-test-chip-yields-80-hvm-coming-in-h1-2020|title=Early TSMC 5nm Test Chip Yields 80%, HVM Coming in H1 2020|first=Dr Ian|last=Cutress|website=[[AnandTech]]|access-date=19 December 2019|archive-date=25 May 2020|archive-url=https://web.archive.org/web/20200525115643/https://www.anandtech.com/show/15219/early-tsmc-5nm-test-chip-yields-80-hvm-coming-in-h1-2020|url-status=live}}</ref> 2020 के मध्य में TSMC ने दावा किया कि इसकी (N5) 5 एनएम प्रक्रिया ने इसकी 7 एनएम N7 प्रक्रिया की तुलना में 1.8 गुना घनत्व प्रदान किया, जिसमें 15% गति सुधार या 30% कम विद्युत की खपत थी; एक उत्तमउप-संस्करण (N5P या N4) को N5 पर +5% गति या -10% शक्ति के साथ उत्तमबनाने का दावा किया गया था।<ref>{{cite web | url = https://www.extremetech.com/computing/314204-tsmc-plots-an-aggressive-course-for-3nm-lithography-and-beyond | title = TSMC Plots an Aggressive Course for 3nm Lithography and Beyond | first = Joel | last = Hruska | date = 25 August 2020 | website = [[ExtremeTech]] | access-date = 12 September 2020 | archive-date = 22 September 2020 | archive-url = https://web.archive.org/web/20200922235956/https://www.extremetech.com/computing/314204-tsmc-plots-an-aggressive-course-for-3nm-lithography-and-beyond | url-status = live }}</ref>
13 अक्टूबर 2020 को, Apple ने Apple A14 का उपयोग करके एक नए [[iPhone 12]] लाइनअप की घोषणा की। HiSilicon#Kirin 9000 और Kirin 9000E का उपयोग करने वाले [[Huawei Mate 40]] लाइनअप के साथ, A14 और Kirin 9000 TSMC के 5 nm नोड पर व्यावसायीकरण करने वाले पहले उपकरण थे। पश्चात में, 10 नवंबर 2020 को, Apple ने [[Apple M1]], एक अन्य 5 nm चिप का उपयोग करते हुए तीन नए Mac मॉडल भी प्रदर्शित किए। सेमियानालिसिस के अनुसार, A14 प्रोसेसर का ट्रांजिस्टर घनत्व 134 मिलियन ट्रांजिस्टर प्रति मिमी है<sup>2</उप>।<ref>{{cite web|last=Patel|first=Dylan|date=27 October 2020|title=Apple's A14 Packs 134 Million Transistors/mm², but Falls Short of TSMC's Density Claims|url=https://semianalysis.com/apples-a14-packs-134-million-transistors-mm2-but-falls-far-short-of-tsmcs-density-claims/|access-date=29 October 2020|website=SemiAnalysis|archive-date=12 December 2020|archive-url=https://web.archive.org/web/20201212210748/https://semianalysis.com/apples-a14-packs-134-million-transistors-mm2-but-falls-far-short-of-tsmcs-density-claims/|url-status=live}}</ref>
अक्टूबर 2021 में, TSMC ने अपने 5 nm प्रोसेस परिवार का एक नया सदस्य पेश किया: N4P। N5 की तुलना में, नोड 11% उच्च प्रदर्शन (N4 के मुकाबले 6% अधिक), 22% उच्च ऊर्जा दक्षता, 6% उच्च ट्रांजिस्टर घनत्व और कम मास्क काउंट प्रदान करता है। TSMC को 2022 की दूसरी छमाही तक पहला टेपआउट होने की आशाहै।<ref>{{cite press release|url=https://pr.tsmc.com/english/news/2874|title=TSMC Expands Advanced Technology Leadership with N4P Process|website=TSMC|date=26 October 2021}}</ref><ref>{{cite web|url=https://fuse.wikichip.org/news/6439/tsmc-extends-its-5nm-family-with-a-new-enhanced-performance-n4p-node/|title=TSMC Extends Its 5nm Family With A New Enhanced-Performance N4P Node|website=WikiChip|date=26 October 2021|access-date=28 May 2022|archive-date=29 May 2022|archive-url=https://web.archive.org/web/20220529192402/https://fuse.wikichip.org/news/6439/tsmc-extends-its-5nm-family-with-a-new-enhanced-performance-n4p-node/|url-status=live}}</ref>
दिसंबर 2021 में, TSMC ने HPC अनुप्रयोगों के लिए डिज़ाइन किए गए अपने 5nm प्रोसेस परिवार के एक नए सदस्य की घोषणा की: N4X। इस प्रक्रिया में अनुकूलित ट्रांजिस्टर डिजाइन और संरचनाएं, कम प्रतिरोध और लक्षित धातु परतों की समाई और उच्च घनत्व वाले एमआईएम कैपेसिटर शामिल हैं। प्रक्रिया 15% उच्च प्रदर्शन बनाम N5 (या 4% बनाम N4P तक) 1.2 V पर पेश करेगी और 1.2 V से अधिक वोल्टेज की आपूर्ति करेगी। TSMC को आशाहै कि N4X 2023 की पहली छमाही तक जोखिम उत्पादन में प्रवेश करेगा।<ref name=n4x_pr /><ref name=n4x_blog /><ref name=n4x_at />


जून 2022 में, Intel ने Intel 4 प्रक्रिया (2021 में नाम बदलने से पहले 7nm के रूप में जाना जाता है) के बारे में कुछ विवरण प्रस्तुत किए: EUV का उपयोग करने वाली कंपनी की पहली प्रक्रिया, Intel 7 की तुलना में 2x उच्च ट्रांजिस्टर घनत्व (जिसे 10nm ESF (एन्हांस्ड सुपर फिन) के रूप में जाना जाता है) इंटरकनेक्ट की बेहतरीन पांच परतों के लिए कोबाल्ट-क्लैड कॉपर का उपयोग, आईएसओ पावर पर 21.5% उच्च प्रदर्शन या इंटेल 7 आदि की तुलना में 0.65 वी पर आईएसओ फ्रीक्वेंसी पर 40% कम पावर। इंटेल का पहला उत्पाद इंटेल पर फैब किया जाना है। 4 उल्का झील है, जो 2022 की दूसरी तिमाही में संचालित है और 2023 में शिपिंग के लिए निर्धारित है।<ref name=intel4_at />इंटेल 4 ने 50 एनएम के गेट पिच, 30 एनएम के फिन और न्यूनतम धातु पिच, और 240 एनएम की लाइब्रेरी ऊंचाई दोनों से संपर्क किया है। मेटल-इंसुलेटर-मेटल कैपेसिटेंस को Intel 7 की तुलना में 376 fF/μm² तक बढ़ाया गया था, जो मोटे तौर पर 2x था।<ref>{{cite web
जून 2022 में, इंटेल ने 4 प्रक्रिया (2021 में नाम परिवर्तित करने से प्रथम 7एनएम  के रूप में जाना जाता है) के विषय में कुधारिताछ विवरण प्रस्तुत किए, इयूवि का उपयोग करने वाली कंपनी की प्रथम प्रक्रिया, इंटेल 7 की तुलना में 2x उच्च ट्रांजिस्टर घनत्व (जिसे 10एनएम  ESF (एन्हांस्ड सुपर फिन) के रूप में जाना जाता है) परस्पर को उत्तम पांच परतों के लिए कोबाल्ट-क्लैड कॉपर का उपयोग, आईएसओ पावर पर 21.5% उच्च प्रदर्शन या इंटेल 7 आदि की तुलना में 0.65 V पर आईएसओ आवृति पर 40% कम पावर इंटेल का प्रथम उत्पाद इंटेल पर फैब किया जाना है। 4 झील है, जो 2022 की दूसरी तिमाही में संचालित है और 2023 में शिपिंग के लिए निर्धारित है।<ref name=intel4_at /> इंटेल 4 ने 50 एनएम के गेट पिच, 30 एनएम के फिन और न्यूनतम धातु पिच, और 240 एनएम की लाइब्रेरी ऊंचाई दोनों से संपर्क किया है। धातु-इन्सुलेटर-धातु धारिता को इंटेल 7 की तुलना में 376 fF/μm² तक बढ़ाया गया था, जो सामान्यतः 2x था।<ref>{{cite web
  |first=Scotten
  |first=Scotten
  |last=Jones
  |last=Jones
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  |website=SemiWiki
  |website=SemiWiki
  |date=13 June 2022
  |date=13 June 2022
}}</ref> प्रक्रिया HPC अनुप्रयोगों के लिए अनुकूलित है और <0.65 V से> 1.3 V तक वोल्टेज का समर्थन करती है। Intel 4 के लिए WikiChip का ट्रांजिस्टर घनत्व अनुमान 123.4 Mtr./mm², Intel 7 के लिए 60.5 Mtr./mm² से 2.04x है। चूंकि, उच्च-घनत्व SRAM सेल ने Intel 7 की तुलना में केवल 0.77x (0.0312 से 0.024 μm²) और उच्च-प्रदर्शन सेल को 0.68x (0.0441 से 0.03 μm²) बढ़ाया है।<ref name=intel4_wikichip>{{cite web
}}</ref> प्रक्रिया एचपीसी अनुप्रयोगों के लिए अनुकूलित है और <0.65 V से> 1.3 V तक वोल्टेज का समर्थन करती है। इंटेल 4 के लिए विकीचिप का ट्रांजिस्टर घनत्व अनुमान 123.4 Mtr./mm², इंटेल 7 के लिए 60.5 Mtr./mm² से 2.04x है। चूंकि, उच्च-घनत्व एसआरएएम सेल ने इंटेल 7 की तुलना में केवल 0.77x (0.0312 से 0.024 μm²) और उच्च-प्रदर्शन सेल को 0.68x (0.0441 से 0.03 μm²) बढ़ाया गया है।<ref name=intel4_wikichip>{{cite web
  |first=David
  |first=David
  |last=Schor
  |last=Schor
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}}</ref>
}}</ref>


27 सितंबर 2022 को, [[AMD]] ने TSMC 5 nm प्रक्रिया और [[Zen 4]] माइक्रोआर्किटेक्चर पर आधारित केंद्रीय प्रसंस्करण इकाइयों की [[Ryzen]] 7000 श्रृंखला को आधिकारिक रूप से लॉन्च किया।
27 सितंबर 2022 को,  
रेफरी>{{cite web |date=29 August 2022 |title=AMD ने “Zen 4” आर्किटेक्चर के साथ Ryzen 7000 सीरीज डेस्कटॉप प्रोसेसर लॉन्च किया: गेमिंग में सबसे तेज कोर|url=https://www.amd.com/en/press-releases/2022-08-29-amd-launches-ryzen-7000-series-desktop-processors-zen-4-architecture-the|accessdate=31 March 2023}</ref> ज़ेन 4 x86-आधारित डेस्कटॉप प्रोसेसर के लिए 5 एनएम प्रक्रिया का पहला उपयोग चिह्नित करता है। AMD ने [[RDNA 3]] पर आधारित ग्राफिक्स प्रोसेसिंग यूनिट की [[Radeon]] 7000 श्रृंखला भी लॉन्च की, जो TSMC 5nm प्रक्रिया का भी उपयोग करती है। रेफरी>{{cite web |last1=Wickens |first1=Katie |date=30 August 2022 |title=एएमडी की लिसा सु चिपलेट-आधारित आरडीएनए 3 जीपीयू आर्किटेक्चर की पुष्टि करती है|url=https://www.pcgamer.com/amds-lisa-su-confirms-chiplet-based-rdna-3-gpu-architecture/ |access-date=20 September 2022 |website=PC Gamer }}</ref>
 
[[AMD|एएमडी]] ने टीएसएमसी 5 एनएम  प्रक्रिया और [[Zen 4|ज़ेन 4]] सूक्ष्म वास्तुकला पर आधारित केंद्रीय प्रसंस्करण इकाइयों की [[Ryzen]] 7000 श्रृंखला को आधिकारिक रूप से प्रारम्भ किया। ज़ेन 4 x86-आधारित डेस्कटॉप प्रोसेसर के लिए 5 एनएम प्रक्रिया का प्रथम उपयोग चिह्नित करता है। एएमडी ने [[RDNA 3|आरडीएनए 3]] पर आधारित ग्राफिक्स प्रोसेसिंग यूनिट की [[Radeon]] 7000 श्रृंखला भी प्रारम्भ की, जो टीएसएमसी 5एनएम  प्रक्रिया का भी उपयोग करती है।  


==5 एनएम प्रोसेस नोड==
==5 एनएम प्रोसेस नोड==
{| class="wikitable" style="text-align:center"
{| class="wikitable" style="text-align:center"
|+5 nm
|+5 एनएम
!
!
! colspan=2|[[International Roadmap for Devices and Systems|IRDS]] roadmap 2017<ref>{{Cite web|url=https://irds.ieee.org/images/files/pdf/2017/2017IRDS_MM.pdf|title=IRDS international roadmap for devices and systems 2017 edition|archive-url=https://web.archive.org/web/20181025031319/https://irds.ieee.org/images/files/pdf/2017/2017IRDS_MM.pdf|archive-date=25 October 2018|url-status=dead}}</ref>
! colspan=2|[[International Roadmap for Devices and Systems|आईआरडीएस]] रोडमैप 2017<ref>{{Cite web|url=https://irds.ieee.org/images/files/pdf/2017/2017IRDS_MM.pdf|title=IRDS international roadmap for devices and systems 2017 edition|archive-url=https://web.archive.org/web/20181025031319/https://irds.ieee.org/images/files/pdf/2017/2017IRDS_MM.pdf|archive-date=25 October 2018|url-status=dead}}</ref>
! colspan=2|[[Samsung Electronics|Samsung]]<ref name=5nm>{{citation| url =https://semiwiki.com/semiconductor-manufacturers/intel/285192-can-tsmc-maintain-their-process-technology-lead/| title =Can TSMC Maintain Their Process Technology Lead| first =Scotten| last =Jones| website =SemiWiki| date =29 April 2020| access-date =11 April 2022| archive-date =13 May 2022| archive-url =https://web.archive.org/web/20220513103058/https://semiwiki.com/semiconductor-manufacturers/intel/285192-can-tsmc-maintain-their-process-technology-lead/}}</ref><ref>{{cite web|url=https://semiwiki.com/semiconductor-manufacturers/samsung-foundry/259664-samsung-foundry-update-2019/|title=Samsung Foundry Update 2019|website=SemiWiki|date=6 August 2019|access-date=14 May 2022|archive-date=29 May 2022|archive-url=https://web.archive.org/web/20220529211918/https://semiwiki.com/semiconductor-manufacturers/samsung-foundry/259664-samsung-foundry-update-2019/|url-status=live}}</ref><ref>{{cite web|url=https://fuse.wikichip.org/news/2823/samsung-5-nm-and-4-nm-update/|title=Samsung 5 nm and 4 nm Update|website=WikiChip|date=19 October 2019}}</ref><ref>{{cite web|url=https://en.wikichip.org/wiki/5_nm_lithography_process|title=5 nm lithography process|website=WikiChip|access-date=30 April 2017|archive-date=6 November 2020|archive-url=https://web.archive.org/web/20201106143813/https://en.wikichip.org/wiki/5_nm_lithography_process|url-status=live}}</ref><ref>{{cite web | url=https://fuse.wikichip.org/news/6932/samsung-3nm-gaafet-enters-risk-production-discusses-next-gen-improvements/ | title=Samsung 3nm GAAFET Enters Risk Production; Discusses Next-Gen Improvements | date=5 July 2022 }}</ref>
! colspan=2|[[Samsung Electronics|सैमसंग]]<ref name=5nm>{{citation| url =https://semiwiki.com/semiconductor-manufacturers/intel/285192-can-tsmc-maintain-their-process-technology-lead/| title =Can TSMC Maintain Their Process Technology Lead| first =Scotten| last =Jones| website =SemiWiki| date =29 April 2020| access-date =11 April 2022| archive-date =13 May 2022| archive-url =https://web.archive.org/web/20220513103058/https://semiwiki.com/semiconductor-manufacturers/intel/285192-can-tsmc-maintain-their-process-technology-lead/}}</ref><ref>{{cite web|url=https://semiwiki.com/semiconductor-manufacturers/samsung-foundry/259664-samsung-foundry-update-2019/|title=Samsung Foundry Update 2019|website=SemiWiki|date=6 August 2019|access-date=14 May 2022|archive-date=29 May 2022|archive-url=https://web.archive.org/web/20220529211918/https://semiwiki.com/semiconductor-manufacturers/samsung-foundry/259664-samsung-foundry-update-2019/|url-status=live}}</ref><ref>{{cite web|url=https://fuse.wikichip.org/news/2823/samsung-5-nm-and-4-nm-update/|title=Samsung 5 nm and 4 nm Update|website=WikiChip|date=19 October 2019}}</ref><ref>{{cite web|url=https://en.wikichip.org/wiki/5_nm_lithography_process|title=5 nm lithography process|website=WikiChip|access-date=30 April 2017|archive-date=6 November 2020|archive-url=https://web.archive.org/web/20201106143813/https://en.wikichip.org/wiki/5_nm_lithography_process|url-status=live}}</ref><ref>{{cite web | url=https://fuse.wikichip.org/news/6932/samsung-3nm-gaafet-enters-risk-production-discusses-next-gen-improvements/ | title=Samsung 3nm GAAFET Enters Risk Production; Discusses Next-Gen Improvements | date=5 July 2022 }}</ref>
! colspan="2" |[[TSMC]]<ref name=5nm/>
! colspan="2" |[[TSMC|टीएसएमसी]]<ref name=5nm/>
|-
|-
! Process name
! प्रक्रिया नाम
| 7&nbsp;nm
| 7&nbsp;एनएम
| 5&nbsp;nm
| 5&nbsp;एनएम
| 5LPE
|5एलपीई
| 5LPP
|5एलपीपी
| N5
|एन 5
| N5P
|एन 5 पी
|-
|-
! Transistor density (MTr/mm<sup>2</sup>)
! ट्रांजिस्टर घनत्व  (MTr/mm<sup>2</sup>)
| {{Unknown}}
| {{Unknown}}
| {{Unknown}}
| {{Unknown}}
Line 67: Line 58:
| colspan=2|138.2<ref>{{cite web | url=https://www.angstronomics.com/p/the-truth-of-tsmc-5nm | title=The TRUTH of TSMC 5nm }}</ref><ref>{{cite web | url=https://fuse.wikichip.org/news/7048/n3e-replaces-n3-comes-in-many-flavors/ | title=N3E Replaces N3; Comes in Many Flavors | date=4 September 2022 }}</ref>
| colspan=2|138.2<ref>{{cite web | url=https://www.angstronomics.com/p/the-truth-of-tsmc-5nm | title=The TRUTH of TSMC 5nm }}</ref><ref>{{cite web | url=https://fuse.wikichip.org/news/7048/n3e-replaces-n3-comes-in-many-flavors/ | title=N3E Replaces N3; Comes in Many Flavors | date=4 September 2022 }}</ref>
|-
|-
! SRAM bit-cell size (μm<sup>2</sup>)
! एसआरएएम बिट-सेल आकार(μm<sup>2</sup>)
| 0.027<ref name=mm2/>  
| 0.027<ref name=mm2/>  
| 0.020<ref name=mm2/>
| 0.020<ref name=mm2/>
Line 73: Line 64:
| colspan=2|0.021<ref name=BitS/>
| colspan=2|0.021<ref name=BitS/>
|-
|-
! Transistor gate pitch (nm)
!ट्रांजिस्टर गेट पिच (एनएम)
| 48
| 48
| 42
| 42
Line 79: Line 70:
| colspan=2|51
| colspan=2|51
|-
|-
! Interconnect pitch (nm)
!इंटरकनेक्ट पिच (एनएम)
| 28
| 28
| 24
| 24
Line 86: Line 77:
| colspan=2|28<ref>{{cite conference|author1=J.C. Liu|display-authors=etal|title=A Reliability Enhanced 5nm CMOS Technology Featuring 5th Generation FinFET with Fully-Developed EUV and High Mobility Channel for Mobile SoC and High Performance Computing Application|conference=2020 IEEE International Electron Devices Meeting (IEDM)|doi=10.1109/IEDM13553.2020.9372009}}</ref>
| colspan=2|28<ref>{{cite conference|author1=J.C. Liu|display-authors=etal|title=A Reliability Enhanced 5nm CMOS Technology Featuring 5th Generation FinFET with Fully-Developed EUV and High Mobility Channel for Mobile SoC and High Performance Computing Application|conference=2020 IEEE International Electron Devices Meeting (IEDM)|doi=10.1109/IEDM13553.2020.9372009}}</ref>
|-
|-
! Release status
!रिलीज की स्थिति
| 2019
| 2019
| 2021
| 2021
Line 97: Line 88:


{| class="wikitable" style="text-align:center"
{| class="wikitable" style="text-align:center"
|+4 nm
|+4 एनएम
!
!
! colspan=5|[[Samsung Electronics|Samsung]]<ref name=5nm/><ref>{{cite web|url=https://fuse.wikichip.org/news/2823/samsung-5-nm-and-4-nm-update/|title=Samsung 5 nm and 4 nm Update|website=WikiChip|date=19 October 2019}}</ref><ref>{{cite web|url=https://en.wikichip.org/wiki/5_nm_lithography_process|title=5 nm lithography process|website=WikiChip|access-date=30 April 2017|archive-date=6 November 2020|archive-url=https://web.archive.org/web/20201106143813/https://en.wikichip.org/wiki/5_nm_lithography_process|url-status=live}}</ref><ref>{{cite web | url=https://fuse.wikichip.org/news/6932/samsung-3nm-gaafet-enters-risk-production-discusses-next-gen-improvements/ | title=Samsung 3nm GAAFET Enters Risk Production; Discusses Next-Gen Improvements | date=5 July 2022 }}</ref><ref>https://www.anandtech.com/show/18854/-samsung-foundry-vows-to-surpass-tsmc-within-five-years</ref>
! colspan=5|[[Samsung Electronics|सैमसंग]]<ref name=5nm/><ref>{{cite web|url=https://fuse.wikichip.org/news/2823/samsung-5-nm-and-4-nm-update/|title=Samsung 5 nm and 4 nm Update|website=WikiChip|date=19 October 2019}}</ref><ref>{{cite web|url=https://en.wikichip.org/wiki/5_nm_lithography_process|title=5 nm lithography process|website=WikiChip|access-date=30 April 2017|archive-date=6 November 2020|archive-url=https://web.archive.org/web/20201106143813/https://en.wikichip.org/wiki/5_nm_lithography_process|url-status=live}}</ref><ref>{{cite web | url=https://fuse.wikichip.org/news/6932/samsung-3nm-gaafet-enters-risk-production-discusses-next-gen-improvements/ | title=Samsung 3nm GAAFET Enters Risk Production; Discusses Next-Gen Improvements | date=5 July 2022 }}</ref><ref>https://www.anandtech.com/show/18854/-samsung-foundry-vows-to-surpass-tsmc-within-five-years</ref>
! colspan="4" |[[TSMC]]
! colspan="4" |[[TSMC|टीएसएमसी]]
! [[Intel]]<ref name=intel_rm_2025>{{Cite web|last=Cutress|first=Dr Ian|title=Intel's Process Roadmap to 2025: with 4nm, 3nm, 20A and 18A?!|url=https://www.anandtech.com/show/16823/intel-accelerated-offensive-process-roadmap-updates-to-10nm-7nm-4nm-3nm-20a-18a-packaging-foundry-emib-foveros|access-date=27 July 2021|website=[[AnandTech]]|archive-date=3 November 2021|archive-url=https://web.archive.org/web/20211103110548/https://www.anandtech.com/show/16823/intel-accelerated-offensive-process-roadmap-updates-to-10nm-7nm-4nm-3nm-20a-18a-packaging-foundry-emib-foveros|url-status=live}}</ref><ref name=intel4_at>{{Cite web|last=Smith|first=Ryan|title=Intel 4 Process Node In Detail: 2x Density Scaling, 20% Improved Performance|url=https://www.anandtech.com/show/17448/intel-4-process-node-in-detail-2x-density-scaling-20-improved-performance|access-date=13 June 2022|website=[[AnandTech]]|archive-date=13 June 2022|archive-url=https://web.archive.org/web/20220613113909/https://www.anandtech.com/show/17448/intel-4-process-node-in-detail-2x-density-scaling-20-improved-performance|url-status=live}}</ref>
! [[Intel|इंटेल]]<ref name=intel_rm_2025>{{Cite web|last=Cutress|first=Dr Ian|title=Intel's Process Roadmap to 2025: with 4nm, 3nm, 20A and 18A?!|url=https://www.anandtech.com/show/16823/intel-accelerated-offensive-process-roadmap-updates-to-10nm-7nm-4nm-3nm-20a-18a-packaging-foundry-emib-foveros|access-date=27 July 2021|website=[[AnandTech]]|archive-date=3 November 2021|archive-url=https://web.archive.org/web/20211103110548/https://www.anandtech.com/show/16823/intel-accelerated-offensive-process-roadmap-updates-to-10nm-7nm-4nm-3nm-20a-18a-packaging-foundry-emib-foveros|url-status=live}}</ref><ref name=intel4_at>{{Cite web|last=Smith|first=Ryan|title=Intel 4 Process Node In Detail: 2x Density Scaling, 20% Improved Performance|url=https://www.anandtech.com/show/17448/intel-4-process-node-in-detail-2x-density-scaling-20-improved-performance|access-date=13 June 2022|website=[[AnandTech]]|archive-date=13 June 2022|archive-url=https://web.archive.org/web/20220613113909/https://www.anandtech.com/show/17448/intel-4-process-node-in-detail-2x-density-scaling-20-improved-performance|url-status=live}}</ref>
|-
|-
! Process name
!प्रक्रिया नाम
| 4LPE
|4 एलपीई
| 4LPP
|4 एलपीपी
| 4LPP+
| 4 एलपीपी+
| 4HPC
|4 एचपीसी
| 4LPA
|4 एलपीए
| N4
|एन 4
| N4P
|एन4पी
| N4X<ref name=n4x_pr>{{cite press release|url=https://pr.tsmc.com/english/news/2895|title=TSMC Introduces N4X Process|publisher=TSMC|date=16 December 2021}}</ref><ref name=n4x_blog>{{cite web|url=https://www.tsmc.com/english/news-events/blog-article-20211216|title=The Future Is Now (blog post)|website=TSMC|date=16 December 2021|access-date=25 May 2022|archive-date=7 May 2022|archive-url=https://web.archive.org/web/20220507120500/https://www.tsmc.com/english/news-events/blog-article-20211216|url-status=live}}</ref><ref name=n4x_at>{{cite web|url=https://www.anandtech.com/print/17123/tsmc-unveils-n4x-node-high-voltages-for-high-clocks|title=TSMC Unveils N4X Node|website=AnandTech|date=17 December 2021|access-date=25 May 2022|archive-date=25 May 2022|archive-url=https://web.archive.org/web/20220525052113/https://www.anandtech.com/print/17123/tsmc-unveils-n4x-node-high-voltages-for-high-clocks|url-status=live}}</ref>
| एन4एक्स<ref name=n4x_pr>{{cite press release|url=https://pr.tsmc.com/english/news/2895|title=TSMC Introduces N4X Process|publisher=TSMC|date=16 December 2021}}</ref><ref name=n4x_blog>{{cite web|url=https://www.tsmc.com/english/news-events/blog-article-20211216|title=The Future Is Now (blog post)|website=TSMC|date=16 December 2021|access-date=25 May 2022|archive-date=7 May 2022|archive-url=https://web.archive.org/web/20220507120500/https://www.tsmc.com/english/news-events/blog-article-20211216|url-status=live}}</ref><ref name=n4x_at>{{cite web|url=https://www.anandtech.com/print/17123/tsmc-unveils-n4x-node-high-voltages-for-high-clocks|title=TSMC Unveils N4X Node|website=AnandTech|date=17 December 2021|access-date=25 May 2022|archive-date=25 May 2022|archive-url=https://web.archive.org/web/20220525052113/https://www.anandtech.com/print/17123/tsmc-unveils-n4x-node-high-voltages-for-high-clocks|url-status=live}}</ref>
|4N<ref>{{cite web |title=NVIDIA Delivers Quantum Leap in Performance, Introduces New Era of Neural Rendering With GeForce RTX 40 Series |url=http://nvidianews.nvidia.com/news/nvidia-delivers-quantum-leap-in-performance-introduces-new-era-of-neural-rendering-with-geforce-rtx-40-series |access-date=20 September 2022 |website=NVIDIA Newsroom }}</ref>
|4 एन<ref>{{cite web |title=NVIDIA Delivers Quantum Leap in Performance, Introduces New Era of Neural Rendering With GeForce RTX 40 Series |url=http://nvidianews.nvidia.com/news/nvidia-delivers-quantum-leap-in-performance-introduces-new-era-of-neural-rendering-with-geforce-rtx-40-series |access-date=20 September 2022 |website=NVIDIA Newsroom }}</ref>
| 4
| 4
|-
|-
! Transistor density (MTr/mm<sup>2</sup>)
! ट्रांजिस्टर घनत्व  (MTr/mm<sup>2</sup>)
| colspan=2|137<ref name=Samsung/>
| colspan=2|137<ref name=Samsung/>
| {{Unknown}}
| {{Unknown}}
Line 125: Line 116:
| 123.4<ref name=intel4_wikichip/>
| 123.4<ref name=intel4_wikichip/>
|-
|-
! SRAM bit-cell size (μm<sup>2</sup>)
! एसआरएएम बिट-सेल आकार (μm<sup>2</sup>)
| colspan=2|0.0262<ref name="BitS">{{cite web | url=https://fuse.wikichip.org/news/7343/iedm-2022-did-we-just-witness-the-death-of-sram/ | title=Did We Just Witness The Death Of SRAM? | date=4 December 2022 }}</ref>
| colspan=2|0.0262<ref name="BitS">{{cite web | url=https://fuse.wikichip.org/news/7343/iedm-2022-did-we-just-witness-the-death-of-sram/ | title=Did We Just Witness The Death Of SRAM? | date=4 December 2022 }}</ref>
| {{Unknown}}
| {{Unknown}}
Line 136: Line 127:
| 0.024<ref name=BitS/>
| 0.024<ref name=BitS/>
|-
|-
! Transistor gate pitch (nm)
!ट्रांजिस्टर गेट पिच (एनएम)
| colspan=2|57
| colspan=2|57
| {{Unknown}}
| {{Unknown}}
Line 146: Line 137:
| 50
| 50
|-
|-
! Interconnect pitch (nm)
!इंटरकनेक्ट पिच (एनएम)
| colspan=2|32
| colspan=2|32
| {{Unknown}}
| {{Unknown}}
Line 157: Line 148:
| 30
| 30
|-
|-
! Release status
!रिलीज की स्थिति
| {{yes|2020 risk production<br/>2021 production}}
| {{yes|2020 risk production<br/>2021 production}}
| {{yes|2022 production}}
| {{yes|2022 production}}
Line 171: Line 162:
|}
|}
ट्रांजिस्टर गेट पिच को सीपीपी (संपर्कित पॉली पिच) के रूप में भी जाना जाता है और इंटरकनेक्ट पिच को एमएमपी (न्यूनतम धातु पिच) भी कहा जाता है।<ref>{{Cite web|url=https://www.semiconductors.org/clientuploads/Research_Technology/ITRS/2015/0_2015%20ITRS%202.0%20Executive%20Report%20(1).pdf|title=International Technology Roadmap for Semiconductors 2.0 2015 Edition Executive Report|website=Semiconductors.org|access-date=7 December 2017|archive-url=https://web.archive.org/web/20161002215308/http://www.semiconductors.org/clientuploads/Research_Technology/ITRS/2015/0_2015%20ITRS%202.0%20Executive%20Report%20%281%29.pdf|archive-date=2 October 2016|url-status=dead}}</ref><ref>{{cite web|url=https://en.wikichip.org/wiki/5_nm_lithography_process|title=5 nm lithography process|website=WikiChip|access-date=7 December 2017|archive-date=6 November 2020|archive-url=https://web.archive.org/web/20201106143813/https://en.wikichip.org/wiki/5_nm_lithography_process|url-status=live}}</ref>
ट्रांजिस्टर गेट पिच को सीपीपी (संपर्कित पॉली पिच) के रूप में भी जाना जाता है और इंटरकनेक्ट पिच को एमएमपी (न्यूनतम धातु पिच) भी कहा जाता है।<ref>{{Cite web|url=https://www.semiconductors.org/clientuploads/Research_Technology/ITRS/2015/0_2015%20ITRS%202.0%20Executive%20Report%20(1).pdf|title=International Technology Roadmap for Semiconductors 2.0 2015 Edition Executive Report|website=Semiconductors.org|access-date=7 December 2017|archive-url=https://web.archive.org/web/20161002215308/http://www.semiconductors.org/clientuploads/Research_Technology/ITRS/2015/0_2015%20ITRS%202.0%20Executive%20Report%20%281%29.pdf|archive-date=2 October 2016|url-status=dead}}</ref><ref>{{cite web|url=https://en.wikichip.org/wiki/5_nm_lithography_process|title=5 nm lithography process|website=WikiChip|access-date=7 December 2017|archive-date=6 November 2020|archive-url=https://web.archive.org/web/20201106143813/https://en.wikichip.org/wiki/5_nm_lithography_process|url-status=live}}</ref>
== 5 एनएम से आगे ==
== 5 एनएम से आगे ==
{{Main|3&nbsp;nm process}}
{{Main|3&nbsp;एनएम प्रक्रिया}}
 
3 एनएम (3-नैनोमीटर) 5 एनएम के पश्चात अगले नोड के लिए सामान्य शब्द है। {{As of|2021}}, TSMC की योजना 2022 के लिए 3 एनएम नोड का व्यावसायीकरण करने की है, जबकि [[ SAMSUNG ]] और इंटेल की 2023 के लिए योजना है।<ref name=intel_rm_2025/><ref>{{Cite web|url=https://www.techpowerup.com/283983/samsung-3-nm-gaafet-node-delayed-to-2024|title=Samsung 3 nm GAAFET Node Delayed to 2024|access-date=8 July 2021|archive-date=17 December 2021|archive-url=https://web.archive.org/web/20211217032212/https://www.techpowerup.com/283983/samsung-3-nm-gaafet-node-delayed-to-2024|url-status=live}}</ref><ref>{{Cite web|last=Shilov|first=Anton|title=Samsung: Deployment of 3nm GAE Node on Track for 2022|url=https://www.anandtech.com/show/16815/samsung-deployment-of-3nm-gae-on-track-for-2022|access-date=27 July 2021|website=[[AnandTech]]|archive-date=27 July 2021|archive-url=https://web.archive.org/web/20210727190914/https://www.anandtech.com/show/16815/samsung-deployment-of-3nm-gae-on-track-for-2022|url-status=live}}</ref><ref>{{Cite web|last=Shilov|first=Anton|title=TSMC Update: 2nm in Development, 3nm and 4nm on Track for 2022|url=https://www.anandtech.com/show/16639/tsmc-update-2nm-in-development-3nm-4nm-on-track-for-2022|access-date=27 July 2021|website=[[AnandTech]]|archive-date=27 July 2021|archive-url=https://web.archive.org/web/20210727190912/https://www.anandtech.com/show/16639/tsmc-update-2nm-in-development-3nm-4nm-on-track-for-2022|url-status=live}}</ref>
3.5 एनएम को 5 एनएम से आगे के पहले नोड के लिए एक नाम के रूप में भी दिया गया है।<ref>{{cite web|url=https://www.eetimes.com/document.asp?doc_id=1331185|title=15 Views from a Silicon Summit: Macro to nano perspectives of chip horizon|date=16 January 2017|website=[[EE Times]]|access-date=4 June 2018|archive-date=28 June 2018|archive-url=https://web.archive.org/web/20180628100622/https://www.eetimes.com/document.asp?doc_id=1331185|url-status=live}}</ref>
 


3 एनएम (3-नैनोमीटर) 5 एनएम के पश्चात नोड के लिए सामान्य शब्द है। {{As of|2021}}, टीएसएमसी की योजना 2022 के लिए 3 एनएम नोड का व्यावसायीकरण करने की है, जबकि [[ SAMSUNG | सैमसंग]] और इंटेल की 2023 के लिए योजना है।<ref name=intel_rm_2025/><ref>{{Cite web|url=https://www.techpowerup.com/283983/samsung-3-nm-gaafet-node-delayed-to-2024|title=Samsung 3 nm GAAFET Node Delayed to 2024|access-date=8 July 2021|archive-date=17 December 2021|archive-url=https://web.archive.org/web/20211217032212/https://www.techpowerup.com/283983/samsung-3-nm-gaafet-node-delayed-to-2024|url-status=live}}</ref><ref>{{Cite web|last=Shilov|first=Anton|title=Samsung: Deployment of 3nm GAE Node on Track for 2022|url=https://www.anandtech.com/show/16815/samsung-deployment-of-3nm-gae-on-track-for-2022|access-date=27 July 2021|website=[[AnandTech]]|archive-date=27 July 2021|archive-url=https://web.archive.org/web/20210727190914/https://www.anandtech.com/show/16815/samsung-deployment-of-3nm-gae-on-track-for-2022|url-status=live}}</ref><ref>{{Cite web|last=Shilov|first=Anton|title=TSMC Update: 2nm in Development, 3nm and 4nm on Track for 2022|url=https://www.anandtech.com/show/16639/tsmc-update-2nm-in-development-3nm-4nm-on-track-for-2022|access-date=27 July 2021|website=[[AnandTech]]|archive-date=27 July 2021|archive-url=https://web.archive.org/web/20210727190912/https://www.anandtech.com/show/16639/tsmc-update-2nm-in-development-3nm-4nm-on-track-for-2022|url-status=live}}</ref> 3.5 एनएम को 5 एनएम से आगे के प्रथम नोड के लिए नाम के रूप में भी दिया गया है।<ref>{{cite web|url=https://www.eetimes.com/document.asp?doc_id=1331185|title=15 Views from a Silicon Summit: Macro to nano perspectives of chip horizon|date=16 January 2017|website=[[EE Times]]|access-date=4 June 2018|archive-date=28 June 2018|archive-url=https://web.archive.org/web/20180628100622/https://www.eetimes.com/document.asp?doc_id=1331185|url-status=live}}</ref>
==संदर्भ==
==संदर्भ==
{{Reflist| refs =
{{Reflist| refs =
<ref name=mm2>{{citation | url = https://irds.ieee.org/images/files/pdf/2017/2017IRDS_MM.pdf | title = INTERNATIONAL ROADMAP FOR DEVICES AND SYSTEMS 2017 EDITION - MORE MOORE | publisher = ITRS | year = 2017 | access-date = 24 October 2018 | archive-url = https://web.archive.org/web/20181025031319/https://irds.ieee.org/images/files/pdf/2017/2017IRDS_MM.pdf | archive-date = 25 October 2018 | url-status = dead |at = Section 4.5 Table MM-10 (p.12) entries : "SRAM bitcell area (um2)" ; "SRAM 111 bit cell area density - Mbits/mm2" }}</ref>
<ref name=mm2>{{citation | url = https://irds.ieee.org/images/files/pdf/2017/2017IRDS_MM.pdf | title = INTERNATIONAL ROADMAP FOR DEVICES AND SYSTEMS 2017 EDITION - MORE MOORE | publisher = ITRS | year = 2017 | access-date = 24 October 2018 | archive-url = https://web.archive.org/web/20181025031319/https://irds.ieee.org/images/files/pdf/2017/2017IRDS_MM.pdf | archive-date = 25 October 2018 | url-status = dead |at = Section 4.5 Table MM-10 (p.12) entries : "SRAM bitcell area (um2)" ; "SRAM 111 bit cell area density - Mbits/mm2" }}</ref>
}}
}}


==बाहरी संबंध==
==बाहरी संबंध==
* [https://en.wikichip.org/wiki/5_nm_lithography_process 5 nm lithography process]
* [https://en.wikichip.org/wiki/5_nm_lithography_process 5 एनएम  lithography process]
 
{{sequence
| prev=[[7 nm process|7&nbsp;nm]] ([[FinFET]])
| list=[[MOSFET]] [[semiconductor device fabrication]] process
| next=[[3 nm process|3&nbsp;nm]] ([[FinFET]]/[[GAAFET]])
}}
 
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Semiconductor
device
fabrication
4-fach-NAND-C10.JPG
MOSFET scaling
(process nodes)
Future

अर्द्धचालक निर्माण में, उपकरणों और प्रणालियों के लिए अंतर्राष्ट्रीय रोडमैप 5 एनएम प्रक्रिया को 7 एनएम प्रक्रिया नोड के पश्चात एमओएसएफईटी प्रौद्योगिकी नोड के रूप में परिभाषित करता है। 2020 में, सैमसंग इलेक्ट्रॉनिक्स और टीएसएमसी ने 5 एनएम चिप्स के मात्रा उत्पादन में प्रवेश किया, जो कि एप्पल इंक, मार्वल टेक्नोलॉजी ग्रुप, हुआवेई और क्वालकॉम सहित कंपनियों के लिए निर्मित है।[1][2]5 एनएम शब्द का 5 नैनोमीटर आकार के ट्रांजिस्टर के किसी भी वास्तविक भौतिक विशेषता (जैसे गेट की लंबाई, धातु की पिच या गेट पिच) से कोई संबंध नहीं है। आईईईई मानक संघ उद्योग कनेक्शन द्वारा प्रकाशित उपकरणों और प्रणालियों के लिए अंतर्राष्ट्रीय रोडमैप के 2021 अपडेट में निहित अनुमानों के अनुसार, 5 एनएम नोड में 51 नैनोमीटर की संपर्क गेट पिच और 30 नैनोमीटर की सबसे दृढ़ धातु पिच होने की आशा है।[3] चूंकि, वास्तविक विश्व वाणिज्यिक अभ्यास में, 5 एनएम का उपयोग मुख्य रूप से माइक्रोचिप निर्माताओं द्वारा विपणन शब्द के रूप में किया जाता है, जो कि बढ़ी हुई ट्रांजिस्टर घनत्व (अर्थात लघुकरण की उच्च डिग्री), बढ़ी हुई गति के संदर्भ में सिलिकॉन अर्द्धचालक चिप्स की नई, उत्तम पीढ़ी को संदर्भित करता है। और पूर्व 7 एनएम प्रक्रिया की तुलना में कम विद्युत के उपयोग के संदर्भ में है।[4][5]


इतिहास

पृष्ठभूमि

7 एनएम और 5 एनएम ट्रांजिस्टर पर गेट ऑक्साइड परत के माध्यम से क्वांटम टनलिंग प्रभाव उपस्थित अर्द्धचालक प्रक्रियाओं का उपयोग करके तीव्रता से प्रबंधित करना कठिन हो जाता है।[6] 2000 दशक के प्रारम्भ में शोधकर्ताओं ने प्रथम बार 7 एनएम से नीचे के सिंगल-ट्रांजिस्टर उपकरणों का प्रदर्शन किया था। 2002 में, ब्रूस डोरिस, ओमर डोकुमासी, मेइकी इओंग और एंडा मोकुटा सहित आईबीएम शोध दल ने 7 एनएम प्रक्रिया टेक्नोलॉजी डेमो 6-नैनोमीटर सिलिकॉन-पर-इन्सुलेटर (SOI) एमओएसएफईटी का निर्माण किया।[7][8] 2003 में, हितोशी वाकाबायाशी और शिगेहारु यामागामी के नेतृत्व में एनईसी में जापानी शोध दल ने प्रथम 5 एनएम मोसफेट का निर्माण किया।[9][10]2015 में, आईएमईसी और केडेंस ने 5 एनएम टेस्ट चिप्स बनाए थे। बने हुए परीक्षण चिप्स पूर्ण रूप से कार्यात्मक उपकरण नहीं हैं, चूंकि परस्प (एकीकृत परिपथ) परतों के पैटर्निंग का मूल्यांकन करने के लिए हैं।[11][12]2015 में, इंटेल ने 5 एनएम नोड के लिए पार्श्व नैनोवायर (या गेट-ऑल-अराउंड) एफईटी अवधारणा का वर्णन किया था।[13]

2017 में, आईबीएम ने वर्णन किया कि उसने 5 एनएम सिलिकॉन चिप्स बनाए हैं, गेट-ऑल-अराउंड कॉन्फिगरेशन (GAAFET) में सिलिकॉन नैनोशीट का उपयोग करना, सामान्य फिनफेट डिज़ाइन से भिन्न उपयोग किए गए। जीएएएफईटी ट्रांजिस्टर में 3 नैनोशीट दूसरे के ऊपर खड़ी होती हैं, जो गेट से पूर्ण रूप से ढकी होती हैं, उसी प्रकार जैसे फिनफेट में सामान्यतः कई भौतिक पंख साथ-साथ होते हैं जो विद्युत रूप से इकाई होते हैं और गेट से पूर्ण रूप से ढके होते हैं। आईबीएम की चिप 50 mm2 मापी गई और 600 मिलियन ट्रांजिस्टर प्रति mm2 थे, कुल 30 बिलियन ट्रांजिस्टर (1667 एनएम 2 प्रति ट्रांजिस्टर या 41 एनएम ट्रांजिस्टर रिक्ति) थे। [14][15]

व्यावसायीकरण

अप्रैल 2019 में, सैमसंग इलेक्ट्रॉनिक्स ने घोषणा की कि वे 2018 की चौथी तिमाही से अपने ग्राहकों को 5 एनएम प्रोसेस (5LPE) उपकरण प्रस्तुत कर रहे हैं।[16] अप्रैल 2019 में, टीएसएमसी ने घोषणा की कि उनकी 5 एनएम प्रक्रिया (CLN5FF, N5) ने हानि उत्पादन प्रारम्भ कर दिया है, और यह कि पूर्ण चिप डिज़ाइन विनिर्देश अब संभावित ग्राहकों के लिए उपलब्ध हैं। N5 प्रक्रिया N6 और N7++ में केवल 5 या 4 परतों की तुलना में 14 परतों तक चरम पराबैंगनी लिथोग्राफी का उपयोग कर सकती है।[17] अपेक्षित 28 एनएम न्यूनतम धातु पिच के लिए, अत्यधिक पराबैंगनी लिथोग्राफी बहु-पैटर्निंग के साथ प्रयोग प्रस्तावित सर्वोत्तम पैटर्निंग विधि है।[18] अपनी 5 एनएम प्रक्रिया के लिए, सैमसंग ने धातु में और परतों के माध्यम से स्टोकेस्टिक (यादृच्छिक) दोषों की घटना के कारण स्वचालित परिक्षण और फिक्स द्वारा प्रक्रिया दोष शमन प्रारम्भ किया।[19] अक्टूबर 2019 में, टीएसएमसी ने कथित तौर पर 5 एनएम एप्पल A14 का प्रतिरूप लेना प्रारम्भ किया।[20] दिसंबर 2019 में, टीएसएमसी ने लगभग 80% की औसत उपज की घोषणा की, जिसमें 17.92 mm2 के डाई आकार के साथ उनके 5 एनएम परीक्षण चिप्स के लिए 90% से अधिक प्रति वेफर की अधिकतम उपज थी।[21] 2020 के मध्य में टीएसएमसी ने अधिकार किया कि इसकी (N5) 5 एनएम प्रक्रिया ने इसकी 7 एनएम N7 प्रक्रिया की तुलना में 1.8 गुना घनत्व प्रदान किया, जिसमें 15% गति सुधार या 30% कम विद्युत का व्यय था, उत्तम उप-संस्करण (N5P या N4) को N5 पर +5% गति या -10% शक्ति के साथ उत्तम बनाने का अधिकार किया गया था।[22]13 अक्टूबर 2020 को, एप्पल ने एप्पल A14 का उपयोग करके नए आई-फ़ोन 12 लाइनअप की घोषणा की। हायसिलिकॉन किरिन 9000 और किरिन 9000E का उपयोग करने वाले हुआवेई मेट 40 लाइनअप के साथ, A14 और किरिन 9000 टीएसएमसी के 5 एनएम नोड पर व्यावसायीकरण करने वाले प्रथम उपकरण थे। पश्चात में, 10 नवंबर 2020 को, एप्पल ने एप्पल M1, अन्य 5 एनएम चिप का उपयोग करते हुए तीन नए मैक मॉडल भी प्रदर्शित किए। सेमियानालिसिस के अनुसार, A14 प्रोसेसर का ट्रांजिस्टर घनत्व 134 मिलियन ट्रांजिस्टर प्रति mm2 है।[23] अक्टूबर 2021 में, टीएसएमसी ने अपने 5 एनएम प्रोसेस समुदाय का नया सदस्य प्रस्तुत किया, N4P N5 की तुलना में, नोड 11% उच्च प्रदर्शन 22% उच्च ऊर्जा दक्षता, 6% उच्च ट्रांजिस्टर घनत्व और कम मास्क काउंट प्रदान करता है। टीएसएमसी को 2022 की दूसरी छमाही तक प्रथम टेपआउट होने की आशा है।[24][25] दिसंबर 2021 में, टीएसएमसी ने एचपीसी अनुप्रयोगों के लिए डिज़ाइन किए गए अपने 5एनएम प्रोसेस समुदाय के नए सदस्य की घोषणा की। N4X इस प्रक्रिया में अनुकूलित ट्रांजिस्टर डिजाइन और संरचनाएं, कम प्रतिरोध और लक्षित धातु परतों की धारिता और उच्च घनत्व वाले एमआईएम कैपेसिटर सम्मिलित हैं। प्रक्रिया 15% उच्च प्रदर्शन के प्रति N5 (या 4% के प्रति N4P तक) 1.2 V पर प्रस्तुत करेगी और 1.2 V से अधिक वोल्टेज की आपूर्ति करेगी। टीएसएमसी को आशा है कि N4X 2023 की प्रथम छमाही तक हानि उत्पादन में प्रवेश करेगा।[26][27]

[28]

जून 2022 में, इंटेल ने 4 प्रक्रिया (2021 में नाम परिवर्तित करने से प्रथम 7एनएम के रूप में जाना जाता है) के विषय में कुधारिताछ विवरण प्रस्तुत किए, इयूवि का उपयोग करने वाली कंपनी की प्रथम प्रक्रिया, इंटेल 7 की तुलना में 2x उच्च ट्रांजिस्टर घनत्व (जिसे 10एनएम ESF (एन्हांस्ड सुपर फिन) के रूप में जाना जाता है) परस्पर को उत्तम पांच परतों के लिए कोबाल्ट-क्लैड कॉपर का उपयोग, आईएसओ पावर पर 21.5% उच्च प्रदर्शन या इंटेल 7 आदि की तुलना में 0.65 V पर आईएसओ आवृति पर 40% कम पावर इंटेल का प्रथम उत्पाद इंटेल पर फैब किया जाना है। 4 झील है, जो 2022 की दूसरी तिमाही में संचालित है और 2023 में शिपिंग के लिए निर्धारित है।[29] इंटेल 4 ने 50 एनएम के गेट पिच, 30 एनएम के फिन और न्यूनतम धातु पिच, और 240 एनएम की लाइब्रेरी ऊंचाई दोनों से संपर्क किया है। धातु-इन्सुलेटर-धातु धारिता को इंटेल 7 की तुलना में 376 fF/μm² तक बढ़ाया गया था, जो सामान्यतः 2x था।[30] प्रक्रिया एचपीसी अनुप्रयोगों के लिए अनुकूलित है और <0.65 V से> 1.3 V तक वोल्टेज का समर्थन करती है। इंटेल 4 के लिए विकीचिप का ट्रांजिस्टर घनत्व अनुमान 123.4 Mtr./mm², इंटेल 7 के लिए 60.5 Mtr./mm² से 2.04x है। चूंकि, उच्च-घनत्व एसआरएएम सेल ने इंटेल 7 की तुलना में केवल 0.77x (0.0312 से 0.024 μm²) और उच्च-प्रदर्शन सेल को 0.68x (0.0441 से 0.03 μm²) बढ़ाया गया है।[31]

27 सितंबर 2022 को,

एएमडी ने टीएसएमसी 5 एनएम प्रक्रिया और ज़ेन 4 सूक्ष्म वास्तुकला पर आधारित केंद्रीय प्रसंस्करण इकाइयों की Ryzen 7000 श्रृंखला को आधिकारिक रूप से प्रारम्भ किया। ज़ेन 4 x86-आधारित डेस्कटॉप प्रोसेसर के लिए 5 एनएम प्रक्रिया का प्रथम उपयोग चिह्नित करता है। एएमडी ने आरडीएनए 3 पर आधारित ग्राफिक्स प्रोसेसिंग यूनिट की Radeon 7000 श्रृंखला भी प्रारम्भ की, जो टीएसएमसी 5एनएम प्रक्रिया का भी उपयोग करती है।

5 एनएम प्रोसेस नोड

5 एनएम
आईआरडीएस रोडमैप 2017[32] सैमसंग[33][34][35][36][37] टीएसएमसी[33]
प्रक्रिया नाम 7 एनएम 5 एनएम 5एलपीई 5एलपीपी एन 5 एन 5 पी
ट्रांजिस्टर घनत्व (MTr/mm2) Un­known Un­known 126.9[38] Un­known 138.2[39][40]
एसआरएएम बिट-सेल आकार(μm2) 0.027[41] 0.020[41] 0.0262[42] 0.021[42]
ट्रांजिस्टर गेट पिच (एनएम) 48 42 57 51
इंटरकनेक्ट पिच (एनएम) 28 24 36 Un­known 28[43]
रिलीज की स्थिति 2019 2021 2018 risk production[16]
2020 production 		2022 production 2019 risk production[17]
2020 production 		2020 risk production
2021 production
4 एनएम
सैमसंग[33][44][45][46][47] टीएसएमसी इंटेल[48][29]
प्रक्रिया नाम 4 एलपीई 4 एलपीपी 4 एलपीपी+ 4 एचपीसी 4 एलपीए एन 4 एन4पी एन4एक्स[26][27][28] 4 एन[49] 4
ट्रांजिस्टर घनत्व (MTr/mm2) 137[38] Un­known Un­known Un­known 146.5[50] Un­known Un­known 123.4[31]
एसआरएएम बिट-सेल आकार (μm2) 0.0262[42] Un­known Un­known Un­known Un­known Un­known Un­known Un­known 0.024[42]
ट्रांजिस्टर गेट पिच (एनएम) 57 Un­known Un­known Un­known 51 Un­known Un­known 50
इंटरकनेक्ट पिच (एनएम) 32 Un­known Un­known Un­known Un­known Un­known Un­known Un­known 30
रिलीज की स्थिति 2020 risk production
2021 production 		2022 production 2023 production 2024 production 2025 production 2021 risk production
2022 production 		2022 risk production
2022 production 		Risk production by H1 2023
2024 production 		2022 production 2022 risk production[51]
2023 production

ट्रांजिस्टर गेट पिच को सीपीपी (संपर्कित पॉली पिच) के रूप में भी जाना जाता है और इंटरकनेक्ट पिच को एमएमपी (न्यूनतम धातु पिच) भी कहा जाता है।[52][53]

5 एनएम से आगे

Main article: 3 एनएम प्रक्रिया

3 एनएम (3-नैनोमीटर) 5 एनएम के पश्चात नोड के लिए सामान्य शब्द है। As of 2021, टीएसएमसी की योजना 2022 के लिए 3 एनएम नोड का व्यावसायीकरण करने की है, जबकि सैमसंग और इंटेल की 2023 के लिए योजना है।[48][54][55][56] 3.5 एनएम को 5 एनएम से आगे के प्रथम नोड के लिए नाम के रूप में भी दिया गया है।[57]

संदर्भ

  1. ↑ Cutress, Dr Ian. "'Better Yield on 5nm than 7nm': TSMC Update on Defect Rates for N5". AnandTech. Archived from the original on 30 August 2020. Retrieved 28 August 2020.
  2. ↑ "Marvell and TSMC Collaborate to Deliver Data Infrastructure Portfolio on 5nm Technology". HPCwire. Archived from the original on 15 September 2020. Retrieved 28 August 2020.
  3. ↑ International Roadmap for Devices and Systems: 2021 Update: More Moore, IEEE, 2021, p. 7, archived from the original on 7 August 2022, retrieved 7 August 2022
  4. ↑ "TSMC's 7nm, 5nm, and 3nm "are just numbers… it doesn't matter what the number is"". Archived from the original on 17 June 2020. Retrieved 20 April 2020.
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बाहरी संबंध

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