एम्बर (प्रोसेसर): Difference between revisions

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एम्बर प्रोसेसर कोर एक [[एआरएम वास्तुकला]] 32-बिट [[कम निर्देश सेट कंप्यूटिंग]] (आरआईएससी) प्रोसेसर है। यह [[ खुला स्रोत सॉफ्टवेयर ]] है, जिसे [[ओपनकोर]]स वेबसाइट पर होस्ट किया गया है, और [[ओपन सोर्स हार्डवेयर]] प्रोजेक्ट्स की लाइब्रेरी विकसित करने के लिए एक आंदोलन का हिस्सा है।<ref>{{cite news |last1=Spooner |first1=John G. |date=2002-01-02 |df=mdy |title=ओपन-सोर्स क्रेडो चिप डिजाइन में जाता है|url=https://www.cnet.com/news/open-source-credo-moves-to-chip-design/ |department=Tech Industry |work=[[CNET]] |accessdate=2018-05-15}}</ref>
'''एम्बर प्रोसेसर''' कोर [[एआरएम वास्तुकला|एआरएम आर्किटेक्चर]] संगत 32-बिट [[कम निर्देश सेट कंप्यूटिंग|रिड्यूस्ड इंस्ट्रक्शन सेट कंप्यूटिंग]] (आरआईएससी) प्रोसेसर है। यह [[ खुला स्रोत सॉफ्टवेयर |ओपन सोर्स सॉफ्टवेयर]] है, जिसे [[ओपनकोर|ओपन]] कोर्स वेबसाइट पर होस्ट किया गया है, और [[ओपन सोर्स हार्डवेयर]] परियोजनाओं की लाइब्रेरी विकसित करने का नियमित भाग है।<ref>{{cite news |last1=Spooner |first1=John G. |date=2002-01-02 |df=mdy |title=ओपन-सोर्स क्रेडो चिप डिजाइन में जाता है|url=https://www.cnet.com/news/open-source-credo-moves-to-chip-design/ |department=Tech Industry |work=[[CNET]] |accessdate=2018-05-15}}</ref>


== अवलोकन ==
एम्बर कोर ARMv2a निर्देश सेट के साथ पूर्ण रूप से संगत है और इस प्रकार जीएनयू टूलचेन द्वारा समर्थित है। एआरएम निर्देश सेट का यह प्राचीन संस्करण समर्थित है क्योंकि यह पेटेंट द्वारा कवर नहीं किया गया है, और इसलिए इसे कुछ पूर्व [[एआरएम होल्डिंग्स|ओपन सोर्स प्रोजेक्ट्स]] (उदाहरण के लिए, एनएनएआरएम) के विपरीत, एआरएम होल्डिंग्स से लाइसेंस के बिना प्रारंभ किया जा सकता है। <ref>{{cite web |url=http://32bitmicro.com/component/content/article/457-soft-processor/973-amber-risc-core |title=एम्बर आरआईएससी कोर|department=Soft Processor |work=32bit micro |archiveurl=https://web.archive.org/web/20150202024204/http://32bitmicro.com/component/content/article/457-soft-processor/973-amber-risc-core |archivedate=2015-02-02}}</ref>कोर [[Verilog|वेरिलॉग]] 2001 में विकसित किए गए थे और [[क्षेत्र में प्रोग्राम की जा सकने वाली द्वार श्रंखला|फ़ील्ड-प्रोग्रामेबल गेट]] ऐरे (एफपीजीए) संश्लेषण के लिए अनुकूलित हैं। उदाहरण के लिए, कोई रीसेट तर्क नहीं है: सभी रजिस्टर एफपीजीए आरंभीकरण के भाग के रूप में रीसेट किए जाते हैं। एम्बर परियोजना पूर्ण एम्बेडेड फ़ील्ड-प्रोग्रामेबल गेट ऐरे (एफपीजीए) प्रणाली प्रदान करती है जिसमें एम्बर कोर और यूनिवर्सल एसिंक्रोनस रिसीवर/ट्रांसमीटर (यूएआरटी), टाइमर और [[ईथरनेट]] मैक सहित कई बाह्य उपकरणों को सम्मिलित किया गया है। [http://ftp.gwdg.de/ pub/misc/opencores/cores/nnARM/ nnARM])।


== सिंहावलोकन ==
एम्बर परियोजना कोर के दो संस्करण प्रदान करते है। दोनों कोर समान [[ निर्देश सेट वास्तुकला |निर्देश सेट आर्किटेक्चर]] (आईएसए) प्रारंभ करते हैं और पूर्ण रूप से सॉफ्टवेयर संगत हैं।
एम्बर कोर ARMv2a निर्देश सेट के साथ पूरी तरह से संगत है और इस प्रकार GNU टूलचैन द्वारा समर्थित है। एआरएम निर्देश सेट का यह पुराना संस्करण समर्थित है क्योंकि यह पेटेंट द्वारा कवर नहीं किया गया है, और इसलिए [[एआरएम होल्डिंग्स]] से लाइसेंस के बिना लागू किया जा सकता है, कुछ पूर्व ओपन सोर्स प्रोजेक्ट्स के विपरीत (उदाहरण के लिए, [http://ftp.gwdg.de/ pub/misc/opencores/cores/nnARM/ nnARM])।<ref>{{cite web |url=http://32bitmicro.com/component/content/article/457-soft-processor/973-amber-risc-core |title=एम्बर आरआईएससी कोर|department=Soft Processor |work=32bit micro |archiveurl=https://web.archive.org/web/20150202024204/http://32bitmicro.com/component/content/article/457-soft-processor/973-amber-risc-core |archivedate=2015-02-02}}</ref> कोर [[Verilog]] 2001 में विकसित किए गए थे और [[क्षेत्र में प्रोग्राम की जा सकने वाली द्वार श्रंखला]] (FPGA) संश्लेषण के लिए अनुकूलित हैं। उदाहरण के लिए, कोई रीसेट लॉजिक नहीं है: सभी रजिस्टरों को FPGA इनिशियलाइज़ेशन के हिस्से के रूप में रीसेट किया जाता है। एम्बर प्रोजेक्ट एम्बर कोर और यूनिवर्सल एसिंक्रोनस रिसीवर / ट्रांसमीटर (यूएआरटी), टाइमर और एक [[ईथरनेट]] मैक सहित कई बाह्य उपकरणों को शामिल करते हुए एक पूर्ण एम्बेडेड फील्ड-प्रोग्रामेबल गेट एरे (एफपीजीए) सिस्टम प्रदान करता है।


एम्बर परियोजना कोर के दो संस्करण प्रदान करती है। दोनों कोर एक ही [[ निर्देश सेट वास्तुकला ]] (आईएसए) को लागू करते हैं और पूरी तरह से सॉफ्टवेयर संगत हैं।
* एम्बर 23 में 3-स्टेज पाइपलाइन, एकीकृत निर्देश और डेटा कैश, [[विशबोन (कंप्यूटर बस)]] इंटरफ़ेस है, और यह प्रति मेगाहर्ट्ज 0.75 DMIPS ([[थ्रिस्टोन]]) के लिए सक्षम है। एम्बर 23 कोर अधिक छोटा 32-बिट कोर है जो उत्तम प्रदर्शन करता है। गुणन को छोड़कर, रजिस्टर-आधारित निर्देश एक चक्र में निष्पादित होते हैं। लोड और स्टोर निर्देशों के लिए तीन चक्रों की आवश्यकता होती है। कोर की पाइपलाइन या तो कैश मिस होने पर रुक जाती है, या जब कोर विशबोन एक्सेस करता है।
* एम्बर 25 में 5-स्टेज पाइपलाइन, भिन्न डेटा और निर्देश कैश, विशबोन इंटरफ़ेस है, और यह 1.0 डीएमआईपीएस प्रति मेगाहर्ट्ज में सक्षम है। एम्बर 25 कोर, एम्बर 23 कोर की तुलना में 30 से 40% उत्तम प्रदर्शन प्रदान करता है और 30 से 40% बड़ा है। गुणन, या जटिल शिफ्ट संचालन से जुड़े निर्देशों को छोड़कर, रजिस्टर-आधारित निर्देश एक चक्र में निष्पादित होते हैं। लोड और स्टोर निर्देश भी एक चक्र में निष्पादित होते हैं जब तक कि निम्नलिखित निर्देश के साथ कोई रजिस्टर विरोध नहीं करता है। तब कैश में कैश मिस हो जाता है, और निर्देश विरोध ज्ञात होता है, जब जटिल परिवर्तन निष्पादित होता है, या जब कोर विशबोन एक्सेस करता है, तो कोर की पाइपलाइन रुक जाती है।


* एम्बर 23 में 3-स्टेज पाइपलाइन, एक एकीकृत निर्देश और डेटा कैश, एक [[विशबोन (कंप्यूटर बस)]] इंटरफ़ेस है, और यह प्रति मेगाहर्ट्ज 0.75 DMIPS ([[थ्रिस्टोन]]) के लिए सक्षम है। एम्बर 23 कोर एक बहुत छोटा 32-बिट कोर है जो अच्छा प्रदर्शन करता है। गुणा से जुड़े निर्देशों को छोड़कर, रजिस्टर-आधारित निर्देश एक चक्र में निष्पादित होते हैं। लोड और स्टोर निर्देशों के लिए तीन चक्रों की आवश्यकता होती है। कोर की पाइपलाइन तब ठप हो जाती है जब कोई कैश मिस होता है, या जब कोर विशबोन एक्सेस करता है।
दोनों कोर को लिनक्स 2.4 कर्नेल को बूट करके सत्यापित किया गया है। 2.4 शाखा और उससे पूर्व के [[लिनक्स]] कर्नेल के संस्करणों में समर्थित आईएसए के लिए कॉन्फ़िगरेशन सम्मिलित हैं। लिनक्स कर्नेल 2.6 और पश्चात के संस्करण स्पष्ट रूप से एआरएम वी2ए आईएसए का समर्थन नहीं करते हैं और इसलिए चलाने के लिए और अधिक संशोधनों की आवश्यकता है। कोर में मेमोरी प्रबंधन इकाई (एमएमयू) नहीं होती है, इसलिए वे केवल लिनक्स के गैर-वर्चुअल मेमोरी संस्करण, जैसे μClinux, को चला सकते हैं।
* एम्बर 25 में 5-स्टेज पाइपलाइन, अलग डेटा और निर्देश कैश, एक विशबोन इंटरफ़ेस है, और प्रति मेगाहर्ट्ज 1.0 डीएमआईपीएस के लिए सक्षम है। एम्बर 25 कोर एम्बर 23 कोर की तुलना में 30 से 40% बेहतर प्रदर्शन प्रदान करता है और 30 से 40% बड़ा है। गुणा, या जटिल शिफ्ट संचालन से जुड़े निर्देशों को छोड़कर, रजिस्टर-आधारित निर्देश एक चक्र में निष्पादित होते हैं। लोड और स्टोर निर्देश भी एक चक्र में निष्पादित होते हैं जब तक कि निम्न निर्देश के साथ कोई रजिस्टर विरोध न हो। कोर की पाइपलाइन ठप हो जाती है जब किसी भी कैश में कैश की कमी हो जाती है, जब एक निर्देश संघर्ष का पता चलता है, जब एक जटिल शिफ्ट को निष्पादित किया जाता है, या जब कोर एक विशबोन एक्सेस करता है।
 
Linux 2.4 कर्नेल को बूट करके दोनों कोर को सत्यापित किया गया है। 2.4 शाखा से [[लिनक्स]] कर्नेल के संस्करण और पहले समर्थित आईएसए के लिए कॉन्फ़िगरेशन शामिल हैं। Linux कर्नेल 2.6 और बाद के संस्करण स्पष्ट रूप से ARM v2a ISA का समर्थन नहीं करते हैं और इसलिए चलाने के लिए और संशोधनों की आवश्यकता है। कोर में [[ स्मृति प्रबंधन इकाई ]] (एमएमयू) नहीं होता है, इसलिए वे केवल लिनक्स के एक गैर-वर्चुअल मेमोरी वेरिएंट को चला सकते हैं, जैसे कि μClinux।


== यह भी देखें ==
== यह भी देखें ==
* [[शाहबलूतिक कंप्यूटर]]
* [[शाहबलूतिक कंप्यूटर|एकॉर्न कंप्यूटर]]


==अग्रिम पठन==
==अग्रिम पठन==
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==बाहरी संबंध==
==बाहरी संबंध==
* {{Official website}}
* [https://opencores.org/projects/amber/ Official Website]
* [https://opencores.org/websvn/filedetails?repname=amber&path=%2Famber%2Ftrunk%2Fdoc%2Famber-core.pdf Amber Core Specification]
* [https://opencores.org/websvn/filedetails?repname=amber&path=%2Famber%2Ftrunk%2Fdoc%2Famber-core.pdf Amber Core Specification]
* [https://marsohod.org/projects/marsohod2/amber-arm-soc Marsohod Blog]
* [https://marsohod.org/projects/marsohod2/amber-arm-soc Marsohod Blog]
* {{cite news |last1=Clarke |first1=Peter |date=2013-06-24 |df=dmy |title= Cambridge Calling: The rise of the ARM clones |url=https://www.eetimes.com/author.asp?section_id=36&doc_id=1287452 |department=Automotive Blog |work=[[EE Times]] |accessdate=2018-05-21}}
* {{cite news |last1=Clarke |first1=Peter |date=2013-06-24 |df=dmy |title= Cambridge Calling: The rise of the ARM clones |url=https://www.eetimes.com/author.asp?section_id=36&doc_id=1287452 |department=Automotive Blog |work=[[EE Times]] |accessdate=2018-05-21}}


{{ARM-based chips}}
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Latest revision as of 18:48, 3 July 2023

एम्बर प्रोसेसर कोर एआरएम आर्किटेक्चर संगत 32-बिट रिड्यूस्ड इंस्ट्रक्शन सेट कंप्यूटिंग (आरआईएससी) प्रोसेसर है। यह ओपन सोर्स सॉफ्टवेयर है, जिसे ओपन कोर्स वेबसाइट पर होस्ट किया गया है, और ओपन सोर्स हार्डवेयर परियोजनाओं की लाइब्रेरी विकसित करने का नियमित भाग है।[1]

अवलोकन

एम्बर कोर ARMv2a निर्देश सेट के साथ पूर्ण रूप से संगत है और इस प्रकार जीएनयू टूलचेन द्वारा समर्थित है। एआरएम निर्देश सेट का यह प्राचीन संस्करण समर्थित है क्योंकि यह पेटेंट द्वारा कवर नहीं किया गया है, और इसलिए इसे कुछ पूर्व ओपन सोर्स प्रोजेक्ट्स (उदाहरण के लिए, एनएनएआरएम) के विपरीत, एआरएम होल्डिंग्स से लाइसेंस के बिना प्रारंभ किया जा सकता है। [2]कोर वेरिलॉग 2001 में विकसित किए गए थे और फ़ील्ड-प्रोग्रामेबल गेट ऐरे (एफपीजीए) संश्लेषण के लिए अनुकूलित हैं। उदाहरण के लिए, कोई रीसेट तर्क नहीं है: सभी रजिस्टर एफपीजीए आरंभीकरण के भाग के रूप में रीसेट किए जाते हैं। एम्बर परियोजना पूर्ण एम्बेडेड फ़ील्ड-प्रोग्रामेबल गेट ऐरे (एफपीजीए) प्रणाली प्रदान करती है जिसमें एम्बर कोर और यूनिवर्सल एसिंक्रोनस रिसीवर/ट्रांसमीटर (यूएआरटी), टाइमर और ईथरनेट मैक सहित कई बाह्य उपकरणों को सम्मिलित किया गया है। pub/misc/opencores/cores/nnARM/ nnARM)।

एम्बर परियोजना कोर के दो संस्करण प्रदान करते है। दोनों कोर समान निर्देश सेट आर्किटेक्चर (आईएसए) प्रारंभ करते हैं और पूर्ण रूप से सॉफ्टवेयर संगत हैं।

  • एम्बर 23 में 3-स्टेज पाइपलाइन, एकीकृत निर्देश और डेटा कैश, विशबोन (कंप्यूटर बस) इंटरफ़ेस है, और यह प्रति मेगाहर्ट्ज 0.75 DMIPS (थ्रिस्टोन) के लिए सक्षम है। एम्बर 23 कोर अधिक छोटा 32-बिट कोर है जो उत्तम प्रदर्शन करता है। गुणन को छोड़कर, रजिस्टर-आधारित निर्देश एक चक्र में निष्पादित होते हैं। लोड और स्टोर निर्देशों के लिए तीन चक्रों की आवश्यकता होती है। कोर की पाइपलाइन या तो कैश मिस होने पर रुक जाती है, या जब कोर विशबोन एक्सेस करता है।
  • एम्बर 25 में 5-स्टेज पाइपलाइन, भिन्न डेटा और निर्देश कैश, विशबोन इंटरफ़ेस है, और यह 1.0 डीएमआईपीएस प्रति मेगाहर्ट्ज में सक्षम है। एम्बर 25 कोर, एम्बर 23 कोर की तुलना में 30 से 40% उत्तम प्रदर्शन प्रदान करता है और 30 से 40% बड़ा है। गुणन, या जटिल शिफ्ट संचालन से जुड़े निर्देशों को छोड़कर, रजिस्टर-आधारित निर्देश एक चक्र में निष्पादित होते हैं। लोड और स्टोर निर्देश भी एक चक्र में निष्पादित होते हैं जब तक कि निम्नलिखित निर्देश के साथ कोई रजिस्टर विरोध नहीं करता है। तब कैश में कैश मिस हो जाता है, और निर्देश विरोध ज्ञात होता है, जब जटिल परिवर्तन निष्पादित होता है, या जब कोर विशबोन एक्सेस करता है, तो कोर की पाइपलाइन रुक जाती है।

दोनों कोर को लिनक्स 2.4 कर्नेल को बूट करके सत्यापित किया गया है। 2.4 शाखा और उससे पूर्व के लिनक्स कर्नेल के संस्करणों में समर्थित आईएसए के लिए कॉन्फ़िगरेशन सम्मिलित हैं। लिनक्स कर्नेल 2.6 और पश्चात के संस्करण स्पष्ट रूप से एआरएम वी2ए आईएसए का समर्थन नहीं करते हैं और इसलिए चलाने के लिए और अधिक संशोधनों की आवश्यकता है। कोर में मेमोरी प्रबंधन इकाई (एमएमयू) नहीं होती है, इसलिए वे केवल लिनक्स के गैर-वर्चुअल मेमोरी संस्करण, जैसे μClinux, को चला सकते हैं।

यह भी देखें

अग्रिम पठन

For a description of the ARMv2a ISA, see Archimedes Operating System: A Dabhand Guide,[3] or Acorn RISC Machine Family Data Manual.[4]


संदर्भ

  1. ↑ Spooner, John G. (January 2, 2002). "ओपन-सोर्स क्रेडो चिप डिजाइन में जाता है". Tech Industry. CNET. Retrieved 2018-05-15.
  2. ↑ "एम्बर आरआईएससी कोर". Soft Processor. 32bit micro. Archived from the original on 2015-02-02.
  3. ↑ van Someren, Alex; van Someren, Nic (February 1989). Archimedes Operating System: A Dabhand Guide (PDF). Dabs Press. ISBN 1-870336-48-8. Retrieved 2018-05-15..
  4. ↑ VLSI Technology (1990). Acorn RISC Machine (ARM) Data Manual (PDF). Prentice Hall. ISBN 0-13-781618-9. Retrieved 2018-05-15..


बाहरी संबंध

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