पॉलीसिलिकॉन रिक्तीकरण प्रभाव: Difference between revisions
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[[पॉलीसिलिकॉन]] रिक्तीकरण प्रभाव ऐसी घटना है जिसमें गेट पदार्थ के रूप में पॉलीसिलिकॉन का उपयोग करने वाले [[MOSFET|माॅस्फेट]] उपकरणों के [[ सीमा वोल्टेज |सीमा वोल्टेज]] में अवांछित परिवर्तन देखा जाता है, जिससे [[ विद्युत सर्किट |विद्युत परिपथ]] का अप्रत्याशित व्यवहार होता है।<ref>{{cite journal |last1=Rios |first1=R. |last2=Arora |first2=N.D. |year=1994 |title=MOSFETs के लिए एक विश्लेषणात्मक पॉलीसिलिकॉन रिक्तीकरण प्रभाव मॉडल|journal=IEEE Electron Device Letters|volume=15 |issue=4 |pages=129–131 |doi= 10.1109/55.285407|s2cid=9878129 }}</ref> इस भिन्नता के कारण समस्या को हल करने के लिए हाई-κ डाइलेक्ट्रिक धातु गेट्स (एचकेएमजी) प्रस्तुत किए गए थे। | |||
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[[पॉलीक्रिस्टलाइन सिलिकॉन]], जिसे पॉलीसिलिकॉन भी कहा जाता है, | [[पॉलीक्रिस्टलाइन सिलिकॉन]], जिसे पॉलीसिलिकॉन भी कहा जाता है, पदार्थ है जिसमें छोटे सिलिकॉन क्रिस्टल होते हैं। उत्तरार्द्ध [[सेमीकंडक्टर डिवाइस|अर्धचालक उपकरण]] और सौर कोशिकाओं के लिए उपयोग किए जाने वाले [[क्रिस्टलीय सिलिकॉन]] से और पतली फिल्म उपकरणों और सौर कोशिकाओं के लिए उपयोग किए जाने वाले [[अनाकार सिलिकॉन]] से भिन्न होता है। | ||
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गेट संपर्क पॉलीसिलिकॉन या धातु का हो सकता है, पहले पॉलीसिलिकॉन को धातु के ऊपर चुना गया था क्योंकि पॉलीसिलिकॉन और [[गेट ऑक्साइड]] (सिलिकॉन डाइऑक्साइड | गेट संपर्क पॉलीसिलिकॉन या धातु का हो सकता है, पहले पॉलीसिलिकॉन को धातु के ऊपर चुना गया था क्योंकि पॉलीसिलिकॉन और [[गेट ऑक्साइड]] (सिलिकॉन डाइऑक्साइड या SiO2) के बीच का अंतर अनुकूल था। लेकिन पॉली-सिलिकॉन परत की चालकता बहुत कम है और इस कम चालकता के कारण, आवेश संचय कम होता है, जिससे चैनल निर्माण में देरी होती है और इस प्रकार परिपथ में अवांछित देरी होती है। इस प्रकार पॉली लेयर को एन-टाइप या पी-टाइप अशुद्धता से डोप किया जाता है ताकि यह आदर्श चालक की तरह व्यवहार करे और देरी को कम करे। | ||
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[[एनएमओएस तर्क]] ट्रांजिस्टर के चित्र 1(ए) में यह देखा गया है कि बाहरी [[विद्युत क्षेत्र]] की अनुपस्थिति के कारण मुक्त [[बहुमत वाहक]] | [[एनएमओएस तर्क]] ट्रांजिस्टर के चित्र 1(ए) में यह देखा गया है कि बाहरी [[विद्युत क्षेत्र]] की अनुपस्थिति के कारण मुक्त [[बहुमत वाहक]] पूरी संरचना में प्रसारित हो गए हैं। जब गेट पर धनात्मक क्षेत्र लगाया जाता है, तो प्रसारित होने वाले वाहक स्वयं को चित्र 1 (बी) की तरह व्यवस्थित करते हैं, इलेक्ट्रॉन गेट टर्मिनल की ओर बढ़ते हैं लेकिन खुले परिपथ कॉन्फ़िगरेशन के कारण वे बहना प्रारंभ नहीं करते हैं। आवेशों के पृथक्करण के परिणामस्वरूप पॉलीसिलिकॉन-ऑक्साइड इंटरफ़ेस पर कमी क्षेत्र बनता है, जिसका माॅस्फेट में चैनल निर्माण पर सीधा प्रभाव पड़ता है।<ref>{{cite journal |last1=Rios |first1=R. |last2=Arora |first2=N.D. |year=1994 |title=पॉलीसिलिकॉन रिक्तीकरण प्रभाव की मॉडलिंग और सबमाइक्रोमीटर सीएमओएस सर्किट प्रदर्शन पर इसका प्रभाव|journal=IEEE Transactions on Electron Devices|volume=42 |issue=5 |pages=935–943 |doi= 10.1109/16.381991}}</ref> | ||
[[File:With application of field.png|thumb| | [[File:With application of field.png|thumb|चित्र 1 (बी)]]N+ पॉलीसिलिकॉन गेट वाले एनएमओएस में, दाता आयनों (N) के (+) ve क्षेत्र के संयुक्त प्रभाव से चैनल निर्माण में पॉली डिप्लेशन प्रभाव सहायता करता है।<sub>D</sub>) और गेट टर्मिनल पर बाहरी रूप से लागू (+) ve फ़ील्ड। मूल रूप से (+) ve आवेशित दाता [[आयनों]] (N<sub>D</sub>) पॉलीसिलिकॉन पर उलटा चैनल के गठन को बढ़ाता है और कब{{math|V<sub>gs</sub> > V<sub>th</sub>}} व्युत्क्रम परत बनती है, जिसे आकृति 1(b) में देखा जा सकता है, जहां प्रतिलोम चैनल स्वीकर्ता आयनों (N) से बनता है<sub>A</sub>) ([[अल्पसंख्यक वाहक]])।<ref>{{cite conference |url=http://www.eecs.berkeley.edu/~hu/PUBLICATIONS/Hu_papers/Hu_CNF/HuC_CNF_085.pdf |title=पतली ऑक्साइड एमओएस प्रौद्योगिकी में पॉलीसिलिकॉन की कमी का प्रभाव|last1=Schuegraf |first1=K.F. |last2=King |first2=C.C.|last3=Hu |first3=C. |year=1993 |book-title=Proceedings International Symposium: VLSI Technology Systems and Applications |pages=86–90}}</ref> पॉलीसिलिकॉन की कमी निर्माण प्रक्रिया के आधार पर ट्रांजिस्टर में पार्श्व रूप से भिन्न हो सकती है, जिससे कुछ ट्रांजिस्टर आयामों में महत्वपूर्ण ट्रांजिस्टर परिवर्तनशीलता हो सकती है।<ref>H. P. Tuinhout, A. H. Montree, J. Schmitz and P. A. Stolk, Effects of gate depletion and boron penetration on matching of deep submicron CMOS transistors, IEEE International Electron Device Meeting, Technical Digest pp. 631-634, 1997.</ref> | ||
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उपरोक्त कारणों से जैसे-जैसे उपकरण [[32nm]] स्केलिंग पर नीचे जाते हैं। इस प्रकार 32-28nm नोड्स वाले पॉली गेट्स को धातु गेट्स द्वारा प्रतिस्थापित किया जा रहा है। इस कारण निम्न तकनीक को उच्च-κ डाइइलेक्ट्रिक|हाई-k डाइइलेक्ट्रिक धातु गेट (HKMG) इंटीग्रेशन के रूप में जाना जाता है।<ref>{{Cite web |title=ARM, IBM, Samsung, GLOBALFOUNDRIES and Synopsys Announce Delivery of 32/28nm HKMG Vertically Optimized Design Platform |url=https://news.synopsys.com/index.php?s=20295&item=123174 |archive-url=https://web.archive.org/web/20160714045009/https://news.synopsys.com/index.php?s=20295&item=123174 |archive-date=July 14, 2016 |access-date=2022-05-04 |website=news.synopsys.com |language=en}}</ref><ref>{{Cite web |url=http://globalfoundries.com/technology/32-28nm.aspx |title=ग्लोबल फाउंड्रीज|access-date=2012-03-28 |archive-date=2013-05-09 |archive-url=https://web.archive.org/web/20130509142620/https://globalfoundries.com/technology/32-28nm.aspx |url-status=dead }}</ref> 2011 में [[इंटेल]] ने विभिन्न नोड्स की अपनी निर्माण प्रक्रियाओं के बारे में प्रेस-किट प्रस्तुत की है, जिसमें धातु गेट प्रौद्योगिकी का उपयोग दिखाया गया है।<ref>{{cite press release |title=From Sand to Silicon: The Making of Chip |date=Nov 11, 2011 |publisher=Intel Technology |url=http://newsroom.intel.com/docs/DOC-2476 |accessdate=2013-06-08 |archive-date=2013-06-08 }}</ref> | |||
== | डोप्ड पॉलीसिलिकॉन को पहले एमओएस उपकरणों में गेट पदार्थ के रूप में पसंद किया जाता था। पॉलीसिलिकॉन का उपयोग उनके [[समारोह का कार्य]] के रूप में सी सब्सट्रेट (जिसके परिणामस्वरूप माॅस्फेट के कम थ्रेशोल्ड वोल्टेज में होता है जो इसके साथ किया जाता था। उस समय धातु गेट्स को फिर से प्रस्तुत किया गया था जब SiO<sub>2</sub> मुख्य धारा [[CMOS]] प्रौद्योगिकी में गेट ऑक्साइड के रूप में [[हेफ़नियम ऑक्साइड]] जैसे <nowiki>[[उच्च-के पदार्थ]]</nowiki> द्वारा डाइलेक्ट्रिक्स को प्रतिस्थापित किया जा रहा है।<ref>{{cite press release |last=Chau |first=Robert |title=Gate Dielectric Scaling for CMOS: from SiO<sub>2</sub>/PolySi to High-K/Metal-Gate |date=Nov 6, 2003 |publisher=Intel Technology |url=http://www.intel.com/content/www/us/en/silicon-innovations/gate-dielectric-scaling-for-cmos-guide.html|format=White paper |accessdate=2013-06-08 |archive-date=2013-06-08 }}</ref> इस प्रकार गेट डाइलेक्ट्रिक के साथ इंटरफेस पर भी, पॉलीसिलिकॉन SiO<sub>x</sub> बनाता है, इसके अतिरिक्त, [[फर्मी लेवल पिनिंग]] होने की उच्च संभावना बनी हुई है।<ref>{{cite journal |last1=Hobbs |first1=C.C. |last2=Fonseca |first2=L. R. C.|last3=Knizhnik |first3= A. |year=2004 |title=Fermi-level pinning at the polysilicon/metal oxide interface-Part I |journal=IEEE Transactions on Electron Devices|volume=51 |issue=6 |pages=971–977 |doi= 10.1109/TED.2004.829513|s2cid=45952996 }}</ref> तो डोप्ड पॉली के साथ प्रभाव थ्रेसहोल्ड वोल्टेज की अवांछित कमी है जिसे परिपथ सिमुलेशन के समय ध्यान में नहीं रखा गया था। थ्रेसहोल्ड वोल्टेज में इस तरह की भिन्नता से बचने के लिए या v<sub>th</sub>माॅस्फेट के लिए धारा पॉलीसिलिकॉन पर धातु गेट को प्राथमिकता दी जाती है। | ||
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*[http://blogs.intel.com/jobs/2012/02/28/from-sand-to-silicon-the-making-of-a-chip इंटेल द्वारा माइक्रोप्रोसेसर का निर्माण] | *[http://blogs.intel.com/jobs/2012/02/28/from-sand-to-silicon-the-making-of-a-chip इंटेल द्वारा माइक्रोप्रोसेसर का निर्माण] | ||
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Latest revision as of 12:17, 13 July 2023
पॉलीसिलिकॉन रिक्तीकरण प्रभाव ऐसी घटना है जिसमें गेट पदार्थ के रूप में पॉलीसिलिकॉन का उपयोग करने वाले माॅस्फेट उपकरणों के सीमा वोल्टेज में अवांछित परिवर्तन देखा जाता है, जिससे विद्युत परिपथ का अप्रत्याशित व्यवहार होता है।[1] इस भिन्नता के कारण समस्या को हल करने के लिए हाई-κ डाइलेक्ट्रिक धातु गेट्स (एचकेएमजी) प्रस्तुत किए गए थे।
पॉलीक्रिस्टलाइन सिलिकॉन, जिसे पॉलीसिलिकॉन भी कहा जाता है, पदार्थ है जिसमें छोटे सिलिकॉन क्रिस्टल होते हैं। उत्तरार्द्ध अर्धचालक उपकरण और सौर कोशिकाओं के लिए उपयोग किए जाने वाले क्रिस्टलीय सिलिकॉन से और पतली फिल्म उपकरणों और सौर कोशिकाओं के लिए उपयोग किए जाने वाले अनाकार सिलिकॉन से भिन्न होता है।
गेट पदार्थ
गेट संपर्क पॉलीसिलिकॉन या धातु का हो सकता है, पहले पॉलीसिलिकॉन को धातु के ऊपर चुना गया था क्योंकि पॉलीसिलिकॉन और गेट ऑक्साइड (सिलिकॉन डाइऑक्साइड या SiO2) के बीच का अंतर अनुकूल था। लेकिन पॉली-सिलिकॉन परत की चालकता बहुत कम है और इस कम चालकता के कारण, आवेश संचय कम होता है, जिससे चैनल निर्माण में देरी होती है और इस प्रकार परिपथ में अवांछित देरी होती है। इस प्रकार पॉली लेयर को एन-टाइप या पी-टाइप अशुद्धता से डोप किया जाता है ताकि यह आदर्श चालक की तरह व्यवहार करे और देरी को कम करे।
डोप्ड पॉलीसिलिकॉन गेट के नुकसान
Igs= गेट वोल्टेज
Vth= ड्रेन वोल्टेज
n+ = उच्च डोप्ड N क्षेत्र
एनएमओएस तर्क ट्रांजिस्टर के चित्र 1(ए) में यह देखा गया है कि बाहरी विद्युत क्षेत्र की अनुपस्थिति के कारण मुक्त बहुमत वाहक पूरी संरचना में प्रसारित हो गए हैं। जब गेट पर धनात्मक क्षेत्र लगाया जाता है, तो प्रसारित होने वाले वाहक स्वयं को चित्र 1 (बी) की तरह व्यवस्थित करते हैं, इलेक्ट्रॉन गेट टर्मिनल की ओर बढ़ते हैं लेकिन खुले परिपथ कॉन्फ़िगरेशन के कारण वे बहना प्रारंभ नहीं करते हैं। आवेशों के पृथक्करण के परिणामस्वरूप पॉलीसिलिकॉन-ऑक्साइड इंटरफ़ेस पर कमी क्षेत्र बनता है, जिसका माॅस्फेट में चैनल निर्माण पर सीधा प्रभाव पड़ता है।[2]
N+ पॉलीसिलिकॉन गेट वाले एनएमओएस में, दाता आयनों (N) के (+) ve क्षेत्र के संयुक्त प्रभाव से चैनल निर्माण में पॉली डिप्लेशन प्रभाव सहायता करता है।D) और गेट टर्मिनल पर बाहरी रूप से लागू (+) ve फ़ील्ड। मूल रूप से (+) ve आवेशित दाता आयनों (ND) पॉलीसिलिकॉन पर उलटा चैनल के गठन को बढ़ाता है और कबVgs > Vth व्युत्क्रम परत बनती है, जिसे आकृति 1(b) में देखा जा सकता है, जहां प्रतिलोम चैनल स्वीकर्ता आयनों (N) से बनता हैA) (अल्पसंख्यक वाहक)।[3] पॉलीसिलिकॉन की कमी निर्माण प्रक्रिया के आधार पर ट्रांजिस्टर में पार्श्व रूप से भिन्न हो सकती है, जिससे कुछ ट्रांजिस्टर आयामों में महत्वपूर्ण ट्रांजिस्टर परिवर्तनशीलता हो सकती है।[4]
धातु गेट्स को फिर से प्रस्तुतिकरण
उपरोक्त कारणों से जैसे-जैसे उपकरण 32nm स्केलिंग पर नीचे जाते हैं। इस प्रकार 32-28nm नोड्स वाले पॉली गेट्स को धातु गेट्स द्वारा प्रतिस्थापित किया जा रहा है। इस कारण निम्न तकनीक को उच्च-κ डाइइलेक्ट्रिक|हाई-k डाइइलेक्ट्रिक धातु गेट (HKMG) इंटीग्रेशन के रूप में जाना जाता है।[5][6] 2011 में इंटेल ने विभिन्न नोड्स की अपनी निर्माण प्रक्रियाओं के बारे में प्रेस-किट प्रस्तुत की है, जिसमें धातु गेट प्रौद्योगिकी का उपयोग दिखाया गया है।[7] डोप्ड पॉलीसिलिकॉन को पहले एमओएस उपकरणों में गेट पदार्थ के रूप में पसंद किया जाता था। पॉलीसिलिकॉन का उपयोग उनके समारोह का कार्य के रूप में सी सब्सट्रेट (जिसके परिणामस्वरूप माॅस्फेट के कम थ्रेशोल्ड वोल्टेज में होता है जो इसके साथ किया जाता था। उस समय धातु गेट्स को फिर से प्रस्तुत किया गया था जब SiO2 मुख्य धारा CMOS प्रौद्योगिकी में गेट ऑक्साइड के रूप में हेफ़नियम ऑक्साइड जैसे [[उच्च-के पदार्थ]] द्वारा डाइलेक्ट्रिक्स को प्रतिस्थापित किया जा रहा है।[8] इस प्रकार गेट डाइलेक्ट्रिक के साथ इंटरफेस पर भी, पॉलीसिलिकॉन SiOx बनाता है, इसके अतिरिक्त, फर्मी लेवल पिनिंग होने की उच्च संभावना बनी हुई है।[9] तो डोप्ड पॉली के साथ प्रभाव थ्रेसहोल्ड वोल्टेज की अवांछित कमी है जिसे परिपथ सिमुलेशन के समय ध्यान में नहीं रखा गया था। थ्रेसहोल्ड वोल्टेज में इस तरह की भिन्नता से बचने के लिए या vthमाॅस्फेट के लिए धारा पॉलीसिलिकॉन पर धातु गेट को प्राथमिकता दी जाती है।
यह भी देखें
- NMOS में पॉलीसिलिकॉन गेट रिक्तीकरण प्रभाव में कमी
- DIBL|ड्रेन-इंड्यूस्ड बैरियर लोअरिंग
- माॅस्फेट गेट पदार्थ
- इंटेल द्वारा माइक्रोप्रोसेसर का निर्माण
संदर्भ
- ↑ Rios, R.; Arora, N.D. (1994). "MOSFETs के लिए एक विश्लेषणात्मक पॉलीसिलिकॉन रिक्तीकरण प्रभाव मॉडल". IEEE Electron Device Letters. 15 (4): 129–131. doi:10.1109/55.285407. S2CID 9878129.
- ↑ Rios, R.; Arora, N.D. (1994). "पॉलीसिलिकॉन रिक्तीकरण प्रभाव की मॉडलिंग और सबमाइक्रोमीटर सीएमओएस सर्किट प्रदर्शन पर इसका प्रभाव". IEEE Transactions on Electron Devices. 42 (5): 935–943. doi:10.1109/16.381991.
- ↑ Schuegraf, K.F.; King, C.C.; Hu, C. (1993). "पतली ऑक्साइड एमओएस प्रौद्योगिकी में पॉलीसिलिकॉन की कमी का प्रभाव" (PDF). Proceedings International Symposium: VLSI Technology Systems and Applications. pp. 86–90.
- ↑ H. P. Tuinhout, A. H. Montree, J. Schmitz and P. A. Stolk, Effects of gate depletion and boron penetration on matching of deep submicron CMOS transistors, IEEE International Electron Device Meeting, Technical Digest pp. 631-634, 1997.
- ↑ "ARM, IBM, Samsung, GLOBALFOUNDRIES and Synopsys Announce Delivery of 32/28nm HKMG Vertically Optimized Design Platform". news.synopsys.com (in English). Archived from the original on July 14, 2016. Retrieved 2022-05-04.
- ↑ "ग्लोबल फाउंड्रीज". Archived from the original on 2013-05-09. Retrieved 2012-03-28.
- ↑ "From Sand to Silicon: The Making of Chip" (Press release). Intel Technology. Nov 11, 2011. Retrieved 2013-06-08.
{{cite press release}}:|archive-date=requires|archive-url=(help) - ↑ Chau, Robert (Nov 6, 2003). "Gate Dielectric Scaling for CMOS: from SiO2/PolySi to High-K/Metal-Gate" (White paper) (Press release). Intel Technology. Retrieved 2013-06-08.
{{cite press release}}:|archive-date=requires|archive-url=(help) - ↑ Hobbs, C.C.; Fonseca, L. R. C.; Knizhnik, A. (2004). "Fermi-level pinning at the polysilicon/metal oxide interface-Part I". IEEE Transactions on Electron Devices. 51 (6): 971–977. doi:10.1109/TED.2004.829513. S2CID 45952996.
