आईबीएम z10: Difference between revisions

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Z10 एक [[माइक्रोप्रोसेसर]] चिप है जिसे [[IBM]] ने अपने IBM सिस्टम z10 [[ मेनफ़्रेम कंप्यूटर ]] के लिए बनाया है, जो 26 फरवरी 2008 को जारी किया गया था।<ref>[http://www.ibm.com/systems/z/news/announcement/20080226_annc.html IBM System z: The Future Runs on the IBM System z10 Enterprise Class<!-- Bot generated title -->]</ref> विकास के दौरान इसे z6 कहा गया।<ref>{{cite web | title=IBM z6 - The Next-Generation Mainframe Microprocessor | url=http://speleotrove.com/decimal/IBM-z6-mainframe-microprocessor-Webb.pdf | accessdate=2008-06-21}}</ref>
'''z10''' एक [[Index.php?title=Index.php?title=माइक्रोप्रोसेसर|माइक्रोप्रोसेसर]] चिप है जिसे [[IBM|आईबीएम]] ने अपने आईबीएम प्रणाली z10 [[Index.php?title=Index.php?title=मेनफ्रेम अभिकलित्र|मेनफ्रेम अभिकलित्र]] के लिए बनाया है, जो 26 फरवरी 2008 को जारी किया गया था।<ref>[http://www.ibm.com/systems/z/news/announcement/20080226_annc.html IBM System z: The Future Runs on the IBM System z10 Enterprise Class<!-- Bot generated title -->]</ref> विकास के दौरान इसे z6 कहा गया था।<ref>{{cite web | title=IBM z6 - The Next-Generation Mainframe Microprocessor | url=http://speleotrove.com/decimal/IBM-z6-mainframe-microprocessor-Webb.pdf | accessdate=2008-06-21}}</ref>




== विवरण ==
== विवरण ==
प्रोसेसर [[ जटिल अनुदेश सेट कंप्यूटर ]] z/आर्किटेक्चर को लागू करता है और इसमें चार [[ मल्टी कोर ]] हैं। प्रत्येक कोर में 64 किलो[[बाइट]] [[सीपीयू कैश]], 128 केबी एल1 डेटा कैश और 3 [[मेगाबाइट]] सीपीयू कैश (आईबीएम द्वारा एल1.5 कैश कहा जाता है) होता है। अंत में, एक 24 एमबी साझा एल3 कैश है (आईबीएम द्वारा एल2 कैश के रूप में संदर्भित)।
प्रोसेसर CISC z/आर्किटेक्चर लागू करता है और इसमें चार कोर हैं। प्रत्येक कोर में 64 KB L1 इंस्ट्रक्शन कैश, 128 KB L1 डेटा कैश और 3 MB L2 कैश (IBM द्वारा L1.5 कैश कहा जाता है) होता है। अंत में, एक 24 एमबी साझा एल3 कैश है (आईबीएम द्वारा एल2 कैश के रूप में संदर्भित)।


चिप का माप 21.7×20.0 मिमी है और इसमें आईबीएम के [[65 एनएम]] [[इन्सुलेटर पर सिलिकॉन]] [[ अर्धचालक उपकरण निर्माण ]] (सीएमओएस 11एस) में निर्मित 993 मिलियन [[ट्रांजिस्टर]] शामिल हैं, जो 4.4 [[गीगा]]हर्ट्ज और उससे अधिक की गति का समर्थन करते हैं - [[आईबीएम सिस्टम z9]] के रूप में घड़ी की गति से दोगुनी से भी अधिक - एक के साथ 15 [[FO4]] चक्र.
चिप का माप 21.7×20.0 मिमी है और इसमें आईबीएम की 65 एनएम एसओआई निर्माण प्रक्रिया (सीएमओएस 11एस) में निर्मित 993 मिलियन ट्रांजिस्टर शामिल हैं, जो 4.4 गीगाहर्ट्ज और उससे अधिक की गति का समर्थन करते हैं - पूर्व मेनफ्रेम की तुलना में दोगुनी से भी अधिक घड़ी की गति - 15 एफओ4 चक्र के साथ है।


प्रत्येक z10 चिप में दो 48 [[गीगाबाइट]]/सेकंड (48 बिलियन बाइट्स प्रति सेकंड) एसएमपी हब पोर्ट, चार 13 जीबी/एस मेमोरी पोर्ट, दो 17 जीबी/एस आई/ओ पोर्ट और 8765 संपर्क हैं।
प्रत्येक z10 चिप में दो 48 [[गीगाबाइट]]/सेकंड (48 बिलियन बाइट्स प्रति सेकंड) एसएमपी हब पोर्ट, चार 13 जीबी/एस मेमोरी पोर्ट, दो 17 जीबी/एस आई/ओ पोर्ट और 8765 संपर्क हैं।


Z10 प्रोसेसर को [[POWER6]] प्रोसेसर के साथ सह-विकसित किया गया था और यह POWER6 प्रोसेसर के साथ कई डिज़ाइन विशेषताओं को साझा करता है, जैसे फैब्रिकेशन टेक्नोलॉजी, लॉजिक डिज़ाइन, [[निष्पादन इकाई]], फ़्लोटिंग-पॉइंट इकाइयाँ, बस तकनीक (PowerPC_600#6XX_and_GX_buses) और [[ अनुदेश पाइपलाइन ]] डिज़ाइन शैली, यानी। उच्च आवृत्ति, कम विलंबता, गहरी (z10 में 14 चरण), इन-ऑर्डर पाइपलाइन।
Z10 प्रोसेसर को [[Index.php?title=पावर6|पावर6]] प्रोसेसर के साथ सह-विकसित किया गया था और यह पावर6 प्रोसेसर के साथ कई डिज़ाइन विशेषताओं को साझा करता है, जैसे निर्माण प्रौद्योगिकी, तार्किक डिज़ाइन, [[निष्पादन इकाई]], चल बिन्दु इकाइयाँ, बस तकनीक (पावरपीसी_600#6XX_and_GX_buses) और [[ अनुदेश पाइपलाइन | अनुदेश पाइपलाइन]] डिज़ाइन शैली, अर्थात उच्च आवृत्ति, कम अव्यक्ता, गहरी (z10 में 14 चरण), पाइपलाइन क्रम से है।


हालाँकि, प्रोसेसर अन्य मामलों में काफी भिन्न हैं, जैसे कैश पदानुक्रम और [[कैश सुसंगतता]], [[सममित मल्टीप्रोसेसिंग]] टोपोलॉजी और प्रोटोकॉल, और चिप संगठन। अलग-अलग [[निर्देश समुच्चय]]ों के परिणामस्वरूप बहुत अलग कोर होते हैं - 894 अद्वितीय z10 निर्देश हैं, जिनमें से 75% पूरी तरह से हार्डवेयर में लागू होते हैं। ज़ेड/आर्किटेक्चर एक जटिल निर्देश सेट कंप्यूटर आर्किटेक्चर है, जो 1960 के दशक के आईबीएम सिस्टम/360 आर्किटेक्चर के साथ संगत है।
चूंकि, प्रोसेसर अन्य मामलों में काफी भिन्न हैं, जैसे कैश पदानुक्रम और सुसंगतता, एसएमपी टोपोलॉजी और प्रोटोकॉल, और चिप संगठन। विभिन्न आईएसए के परिणामस्वरूप बहुत अलग कोर होते हैं - 894 अद्वितीय z10 निर्देश हैं, जिनमें से 75% पूरी तरह से हार्डवेयर में लागू होते हैं। z/आर्किटेक्चर एक CISC आर्किटेक्चर है, जो 1960 के दशक के IBM सिस्टम/360 आर्किटेक्चर के साथ संगत है।


पिछले IBM सिस्टम z9 प्रोसेसर से z/आर्किटेक्चर में अतिरिक्त शामिल हैं:
पिछले आईबीएम प्रणाली z9 प्रोसेसर से z/संरचना में अतिरिक्त सम्मलित हैं:
* बेहतर कोड दक्षता के लिए 50+ नए निर्देश
* बेहतर कूट दक्षता के लिए 50+ नए निर्देश
* सॉफ्टवेयर/हार्डवेयर कैश अनुकूलन
* सॉफ्टवेयर/हार्डवेयर कैश अनुकूलन
* 1 एमबी पेज फ्रेम के लिए समर्थन
* 1 एमबी पेज फ्रेम के लिए समर्थन
* दशमलव फ़्लोटिंग पॉइंट पूरी तरह से हार्डवेयर में लागू किया गया।
* दशमलव चल बिंदु पूरी तरह से हार्डवेयर में लागू किया गया है।


त्रुटि का पता लगाने और पुनर्प्राप्ति पर जोर दिया जाता है, त्रुटि का पता लगाने और सुधार#त्रुटि-सुधार कोड|त्रुटि-सुधार कोड (ईसीसी) एल2 और एल3 कैश और बफ़र्स पर, और अन्यत्र व्यापक समता जाँच के साथ; चिप पर सभी 20,000 से अधिक त्रुटि जांचकर्ताओं में। प्रोसेसर स्थिति को इस तरह से बफ़र किया जाता है कि लगभग सभी हार्डवेयर त्रुटियों के लिए सटीक कोर पुनः प्रयास की अनुमति मिलती है।
त्रुटि का पता लगाने और पुर्नप्राप्ति पर जोर दिया जाता है, त्रुटि का पता लगाने और सुधार# त्रुटि-सुधार कूट (ईसीसी) एल2 और एल3 कैश और बफ़र्स पर, और अन्यत्र व्यापक समता जाँच के साथ; चिप पर सभी 20,000 से अधिक त्रुटि जांचकर्ताओं में प्रोसेसर स्थिति को इस तरह से बफ़र किया जाता है कि लगभग सभी हार्डवेयर त्रुटियों के लिए सटीक कोर पुनः प्रयास की अनुमति मिलती है।


== भंडारण नियंत्रण ==
== संग्रहण नियंत्रण ==
भले ही z10 प्रोसेसर में सममित मल्टीप्रोसेसिंग (एसएमपी) के लिए ऑन-डाई सुविधाएं हैं, एसएमपी हब चिप या स्टोरेज कंट्रोल (एससी) नामक एक समर्पित साथी चिप है जो 24 एमबी ऑफ-डाई सीपीयू कैश जोड़ता है और इसे अन्य z10 के साथ संचार करने देता है। 48 जीबी/सेकेंड पर प्रोसेसर और हब चिप्स। हब चिप में 1.6 बिलियन ट्रांजिस्टर होते हैं और 7984 इंटरकनेक्ट के साथ 20.8×21.4 मिमी मापते हैं। डिज़ाइन प्रत्येक प्रोसेसर को संभावित कुल 48 एमबी साझा एल3 कैश के लिए दो हब चिप्स में कैश साझा करने की अनुमति देता है।
भले ही z10 प्रोसेसर में सममित मल्टीप्रोसेसिंग (एसएमपी) के लिए ऑन-डाई सुविधाएं हैं,एसएमपी हब चिप या स्टोरेज कंट्रोल (एससी) नामक एक समर्पित साथी चिप है जो 24 एमबी ऑफ-डाई एल3 कैश जोड़ता है और इसे 48 जीबी/एस पर अन्य ज़ेड10 प्रोसेसर और हब चिप्स के साथ संचार करने देता है। हब चिप में 1.6 बिलियन ट्रांजिस्टर होते हैं और 7984 परस्पर के साथ 20.8×21.4 मिमी मापते हैं। डिज़ाइन प्रत्येक प्रोसेसर को संभावित कुल 48 एमबी साझा एल3 कैश के लिए दो हब चिप्स में कैश साझा करने की अनुमति देता है।


== मल्टी-चिप मॉड्यूल ==
== मल्टी-चिप मॉड्यूल ==
[[Image:MultiChipModule.JPG|thumb|right|z10 EC मल्टीचिप मॉड्यूल]][[सिस्टम z10]]|सिस्टम z10 एंटरप्राइज क्लास (EC) पर z10 प्रोसेसर और स्टोरेज कंट्रोल (SC) चिप्स [[मल्टी-चिप मॉड्यूल]] (MCMs) पर लगे होते हैं। प्रत्येक z10 EC सिस्टम में अधिकतम चार MCM हो सकते हैं। एक एमसीएम में पांच z10 प्रोसेसर और दो एससी चिप्स होते हैं, कुल मिलाकर प्रति एमसीएम सात चिप्स होते हैं। अतिरेक, विनिर्माण मुद्दों और अन्य परिचालन सुविधाओं के कारण, सभी कोर ग्राहक के लिए उपलब्ध नहीं हैं। सिस्टम z10 EC मॉडल E12, E26, E40 और E56, MCM में 17 उपलब्ध कोर (क्रमशः एक, दो, तीन और चार MCM) हैं, और मॉडल E64 में 17 कोर के साथ एक MCM और 20 कोर के साथ तीन उपलब्ध हैं।
[[Image:MultiChipModule.JPG|thumb|z10 EC बहु पटलिका मॉड्यूल]]प्रणाली z10 उद्यम वर्ग (EC) पर z10 प्रोसेसर और संग्रहण नियंत्रण (SC) चिप्स [[Index.php?title=Index.php?title=मल्टी चिप माड्‍यूल|मल्टी चिप माड्‍यूल]] (MCMs) पर लगे होते हैं। प्रत्येक z10 EC प्रणाली में अधिकतम चार एमसीएम हो सकते हैं। एक एमसीएम में पांच z10 प्रोसेसर और दो एससी चिप्स होते हैं, कुल मिलाकर प्रति एमसीएम सात चिप्स होते हैं। अतिरेक, विनिर्माण मुद्दों और अन्य परिचालन सुविधाओं के कारण, सभी कोर ग्राहक के लिए उपलब्ध नहीं हैं। प्रणाली z10 EC मॉडल E12, E26, E40 और E56, एमसीएम में 17 उपलब्ध कोर (क्रमशः एक, दो, तीन और चार एमसीएम) हैं, और मॉडल E64 में 17 कोर के साथ एक एमसीएम और 20 कोर के साथ तीन उपलब्ध हैं।


== यह भी देखें ==
== यह भी देखें ==
*[[आईबीएम जेड]]
*[[आईबीएम जेड]]
* जेड/ओएस
* जेड/ओएस
*शक्ति6
*पावर6


== संदर्भ ==
== संदर्भ ==
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==बाहरी संबंध==
==बाहरी संबंध==
* [https://web.archive.org/web/20160303193104/http://www.johnmwillis.com/other/is-ibms-new-z10-mainframe-a-big-deal/ Is IBM's New Z10 a Big Deal?]
* [https://web.archive.org/web/20160303193104/http://www.johnmwillis.com/other/is-ibms-new-z10-mainframe-a-big-deal/ Is आईबीएम's New Z10 a Big Deal?]
* [http://www.redbooks.ibm.com/redpieces/abstracts/sg247515.html Redbook Draft: IBM System z10 Enterprise Class Technical Introduction]
* [http://www.redbooks.ibm.com/redpieces/abstracts/sg247515.html Redbook Draft: आईबीएम System z10 Enterprise Class Technical Introduction]
* [http://www.ibm.com/common/ssi/fcgi-bin/ssialias?infotype=PM&subtype=SP&appname=STG_ZS_USEN&htmlfid=ZSD03005USEN&attachment=ZSD03005USEN.PDF IBM System z10 Enterprise Class – Datasheet]
* [http://www.ibm.com/common/ssi/fcgi-bin/ssialias?infotype=PM&subtype=SP&appname=STG_ZS_USEN&htmlfid=ZSD03005USEN&attachment=ZSD03005USEN.PDF आईबीएम System z10 Enterprise Class – Datasheet]
* [https://web.archive.org/web/20080829163517/http://www.itjungle.com/big/big103007-printer01.html IBM Readies Quad-Core z6 Chip for Mainframe Iron – IT Jungle]
* [https://web.archive.org/web/20080829163517/http://www.itjungle.com/big/big103007-printer01.html आईबीएम Readies Quad-Core z6 Chip for Mainframe Iron – IT Jungle]
* [http://www.research.ibm.com/journal/rd53-1.html IBM Journal Of Research And Development Issue On System Z10]
* [http://www.research.ibm.com/journal/rd53-1.html आईबीएम Journal Of Research And Development Issue On System Z10]


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Latest revision as of 10:40, 27 July 2023

z10
General information
Launched2008
Designed byआईबीएम
Performance
Max. CPU clock rate4.4 GHz
Cache
L1 cache64 केबी अनुदेश
128 केबी आंकड़ा
per core
L2 cache3 एमबी
सहभाजी
L3 cache24 एमबी
सहभाजी
Architecture and classification
Technology node65 एनएम
Instruction setz/संरचना
Physical specifications
Cores
  • 4
History
Predecessorz9
Successorz196

z10 एक माइक्रोप्रोसेसर चिप है जिसे आईबीएम ने अपने आईबीएम प्रणाली z10 मेनफ्रेम अभिकलित्र के लिए बनाया है, जो 26 फरवरी 2008 को जारी किया गया था।[1] विकास के दौरान इसे z6 कहा गया था।[2]


विवरण

प्रोसेसर CISC z/आर्किटेक्चर लागू करता है और इसमें चार कोर हैं। प्रत्येक कोर में 64 KB L1 इंस्ट्रक्शन कैश, 128 KB L1 डेटा कैश और 3 MB L2 कैश (IBM द्वारा L1.5 कैश कहा जाता है) होता है। अंत में, एक 24 एमबी साझा एल3 कैश है (आईबीएम द्वारा एल2 कैश के रूप में संदर्भित)।

चिप का माप 21.7×20.0 मिमी है और इसमें आईबीएम की 65 एनएम एसओआई निर्माण प्रक्रिया (सीएमओएस 11एस) में निर्मित 993 मिलियन ट्रांजिस्टर शामिल हैं, जो 4.4 गीगाहर्ट्ज और उससे अधिक की गति का समर्थन करते हैं - पूर्व मेनफ्रेम की तुलना में दोगुनी से भी अधिक घड़ी की गति - 15 एफओ4 चक्र के साथ है।

प्रत्येक z10 चिप में दो 48 गीगाबाइट/सेकंड (48 बिलियन बाइट्स प्रति सेकंड) एसएमपी हब पोर्ट, चार 13 जीबी/एस मेमोरी पोर्ट, दो 17 जीबी/एस आई/ओ पोर्ट और 8765 संपर्क हैं।

Z10 प्रोसेसर को पावर6 प्रोसेसर के साथ सह-विकसित किया गया था और यह पावर6 प्रोसेसर के साथ कई डिज़ाइन विशेषताओं को साझा करता है, जैसे निर्माण प्रौद्योगिकी, तार्किक डिज़ाइन, निष्पादन इकाई, चल बिन्दु इकाइयाँ, बस तकनीक (पावरपीसी_600#6XX_and_GX_buses) और अनुदेश पाइपलाइन डिज़ाइन शैली, अर्थात उच्च आवृत्ति, कम अव्यक्ता, गहरी (z10 में 14 चरण), पाइपलाइन क्रम से है।

चूंकि, प्रोसेसर अन्य मामलों में काफी भिन्न हैं, जैसे कैश पदानुक्रम और सुसंगतता, एसएमपी टोपोलॉजी और प्रोटोकॉल, और चिप संगठन। विभिन्न आईएसए के परिणामस्वरूप बहुत अलग कोर होते हैं - 894 अद्वितीय z10 निर्देश हैं, जिनमें से 75% पूरी तरह से हार्डवेयर में लागू होते हैं। z/आर्किटेक्चर एक CISC आर्किटेक्चर है, जो 1960 के दशक के IBM सिस्टम/360 आर्किटेक्चर के साथ संगत है।

पिछले आईबीएम प्रणाली z9 प्रोसेसर से z/संरचना में अतिरिक्त सम्मलित हैं:

  • बेहतर कूट दक्षता के लिए 50+ नए निर्देश
  • सॉफ्टवेयर/हार्डवेयर कैश अनुकूलन
  • 1 एमबी पेज फ्रेम के लिए समर्थन
  • दशमलव चल बिंदु पूरी तरह से हार्डवेयर में लागू किया गया है।

त्रुटि का पता लगाने और पुर्नप्राप्ति पर जोर दिया जाता है, त्रुटि का पता लगाने और सुधार# त्रुटि-सुधार कूट (ईसीसी) एल2 और एल3 कैश और बफ़र्स पर, और अन्यत्र व्यापक समता जाँच के साथ; चिप पर सभी 20,000 से अधिक त्रुटि जांचकर्ताओं में प्रोसेसर स्थिति को इस तरह से बफ़र किया जाता है कि लगभग सभी हार्डवेयर त्रुटियों के लिए सटीक कोर पुनः प्रयास की अनुमति मिलती है।

संग्रहण नियंत्रण

भले ही z10 प्रोसेसर में सममित मल्टीप्रोसेसिंग (एसएमपी) के लिए ऑन-डाई सुविधाएं हैं,एसएमपी हब चिप या स्टोरेज कंट्रोल (एससी) नामक एक समर्पित साथी चिप है जो 24 एमबी ऑफ-डाई एल3 कैश जोड़ता है और इसे 48 जीबी/एस पर अन्य ज़ेड10 प्रोसेसर और हब चिप्स के साथ संचार करने देता है। हब चिप में 1.6 बिलियन ट्रांजिस्टर होते हैं और 7984 परस्पर के साथ 20.8×21.4 मिमी मापते हैं। डिज़ाइन प्रत्येक प्रोसेसर को संभावित कुल 48 एमबी साझा एल3 कैश के लिए दो हब चिप्स में कैश साझा करने की अनुमति देता है।

मल्टी-चिप मॉड्यूल

z10 EC बहु पटलिका मॉड्यूल

प्रणाली z10 उद्यम वर्ग (EC) पर z10 प्रोसेसर और संग्रहण नियंत्रण (SC) चिप्स मल्टी चिप माड्‍यूल (MCMs) पर लगे होते हैं। प्रत्येक z10 EC प्रणाली में अधिकतम चार एमसीएम हो सकते हैं। एक एमसीएम में पांच z10 प्रोसेसर और दो एससी चिप्स होते हैं, कुल मिलाकर प्रति एमसीएम सात चिप्स होते हैं। अतिरेक, विनिर्माण मुद्दों और अन्य परिचालन सुविधाओं के कारण, सभी कोर ग्राहक के लिए उपलब्ध नहीं हैं। प्रणाली z10 EC मॉडल E12, E26, E40 और E56, एमसीएम में 17 उपलब्ध कोर (क्रमशः एक, दो, तीन और चार एमसीएम) हैं, और मॉडल E64 में 17 कोर के साथ एक एमसीएम और 20 कोर के साथ तीन उपलब्ध हैं।

यह भी देखें

संदर्भ

  1. ↑ IBM System z: The Future Runs on the IBM System z10 Enterprise Class
  2. ↑ "IBM z6 - The Next-Generation Mainframe Microprocessor" (PDF). Retrieved 2008-06-21.


बाहरी संबंध

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