डाई श्रिंक: Difference between revisions

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{{Semiconductor manufacturing processes}}
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'''डाई सिकुड़न''' (ऑप्टिकल सिकुड़न या प्रक्रिया सिकुड़न) शब्द धातु-ऑक्साइड-अर्धचालक (एमओएस) उपकरणों के सेमीकंडक्टर स्तर के उदाहरणों की सूची को संदर्भित करता है। डाई (एकीकृत परिपथ) को सिकोड़ने का कार्य अधिक उन्नत [[निर्माण प्रक्रिया]] का उपयोग करके कुछ समान परिपथ बनाता है, जिसमें सामान्यतः [[ पत्थर के छापे से छापने का ]] [[सेमीकंडक्टर नोड]] का अग्रिम सम्मिलित होता है। यह चिप कंपनी के लिए समग्र लागत को कम करता है, क्योंकि प्रोसेसर में प्रमुख वास्तुशिल्प परिवर्तनों की अनुपस्थिति अनुसंधान और विकास लागत को कम करती है जबकि उसी समय में [[ सिलिकॉन बिस्किट ]] के भाग पर अधिक प्रोसेसर डाई की अनुमति देता है, जिसके परिणामस्वरूप  बेचे जाने वाले प्रति उत्पाद की लागत कम होती है।
'''डाई श्रिंक''' (ऑप्टिकल श्रिंक या प्रक्रिया श्रिंक) शब्द धातु-ऑक्साइड-अर्धचालक (एमओएस) उपकरणों के सेमीकंडक्टर स्तर के उदाहरणों की सूची को संदर्भित करता है। डाई (एकीकृत परिपथ) को सिकोड़ने का कार्य अधिक उन्नत [[निर्माण प्रक्रिया]] का उपयोग करके कुछ समान परिपथ का निर्माण करता है, जिसमें सामान्यतः [[ पत्थर के छापे से छापने का ]][[सेमीकंडक्टर नोड]] का अग्रिम सम्मिलित होता है। यह चिप कंपनी की समग्र लागत को कम करता है, क्योंकि प्रोसेसर में प्रमुख वास्तुशिल्प परिवर्तनों की अनुपस्थिति अनुसंधान एवं विकास की व्यय को कम करती है जबकि उसी समय में [[ सिलिकॉन बिस्किट |सिलिकॉन बिस्किट]] के भाग पर प्रोसेसर डाई की अनुमति देता है, जिसके परिणामस्वरूप  विक्रय की जाने वाले प्रति उत्पाद की व्यय कम होती है।


[[सेमीकंडक्टर कंपनी]] जैसे [[सैमसंग इलेक्ट्रॉनिक्स]], [[इंटेल]], [[TSMC|टीएसएमसी,]]और [[SK Hynix|एसके हाइनिक्स]], और उन्नत माइक्रो डिवाइसेस (पूर्व [[व्हाट टेक्नोलॉजीज]] सहित), [[Nvidia|एनविडीए]] और [[MediaTek|मीडियाटेक]] जैसे [[ कल्पित |कल्पित]] निर्माताओं में डाई सिकुड़न कम कीमतों और उच्च प्रदर्शन की कुंजी है।
[[सेमीकंडक्टर कंपनी]] जैसे [[सैमसंग इलेक्ट्रॉनिक्स]], [[इंटेल]], [[TSMC|टीएसएमसी,]]एवं [[SK Hynix|एसके हाइनिक्स]], एवं उन्नत माइक्रो डिवाइसेस (पूर्व [[व्हाट टेक्नोलॉजीज|एटीआई]] सहित), [[Nvidia|निवीडिआ]] एवं [[MediaTek|मीडियाटेक]] जैसे [[ कल्पित |कल्पित]] निर्माताओं में डाई श्रिंक कम कीमतों एवं उच्च प्रदर्शन की कुंजी है।


== विवरण ==
== विवरण ==
{{See also|Transistor count}}
{{See also|ट्रांजिस्टर की गिनती}}


2000 के दशक के उदाहरणों में [[सोनी]] और [[ तोशीबा ]] से [[प्लेस्टेशन 2]] के [[भावना इंजन]] प्रोसेसर की डाउनस्केलिंग सम्मिलित है (2000 में 180 एनएम [[सीएमओएस]] से 2003 में 90 एनएम सीएमओएस तक),<ref name="sony2003">{{cite news |title=EMOTION ENGINE® AND GRAPHICS SYNTHESIZER USED IN THE CORE OF PLAYSTATION® BECOME ONE CHIP |url=https://www.sie.com/content/dam/corporate/en/corporate/release/pdf/030421be.pdf |access-date=26 June 2019 |publisher=[[Sony]] |date=April 21, 2003}}</ref> कोडनेम [[पेंटियम 4]]#सीडर मिल पेंटियम 4 प्रोसेसर (90 एनएम सीएमओएस से 65 एनएम सीएमओएस तक) और पेनरीन (माइक्रोआर्किटेक्चर) प्रोसेसर (65 एनएम सीएमओएस से 45 एनएम सीएमओएस), कोडनेम [[64 वस्त्रों का अपमान करना]]#ब्रिस्बेन (65 एनएम एसओआई) एथलॉन 64 X2 प्रोसेसर (इंसुलेटर पर 90 एनएम सिलिकॉन से लेकर इंसुलेटर पर 65 एनएम सिलिकॉन), एटीआई और एनवीडिया दोनों से [[ ग्राफ़िक्स प्रोसेसिंग युनिट ]] की विभिन्न पीढ़ियां, और सैमसंग, तोशिबा और एसके हाइनिक्स की [[ रैंडम एक्सेस मेमोरी ]] और [[फ्लैश मेमोरी]] चिप्स की विभिन्न पीढ़ियां। जनवरी 2010 में, Intel ने Intel Core i5 माइक्रोप्रोसेसरों की [[क्लार्कडेल (माइक्रोप्रोसेसर)]] सूची जारी की और Intel Core#Core i7 प्रोसेसर को 32 एनएम प्रक्रिया के साथ तैयार किया गया, जो Nehalem (माइक्रोआर्किटेक्चर) [[सेंट्रल प्रोसेसिंग यूनिट]] के पुराने पुनरावृत्तियों में उपयोग की जाने वाली पिछली 45 एनएम प्रक्रिया से कम है। [[microआर्किटेक्चर]]। इंटेल, विशेष रूप से, पूर्व में अपने [[टिक-टॉक मॉडल]] के माध्यम से नियमित ताल पर उत्पाद के प्रदर्शन को बेहतर बनाने के लिए डाई सिकुड़न का लाभ उठाने पर ध्यान केंद्रित करता था। इस व्यवसाय मॉडल में, उसी माइक्रोआर्किटेक्चर के साथ प्रदर्शन को बेहतर बनाने के लिए हर [[नेहलेम (माइक्रोआर्किटेक्चर)]] (टॉक) के बाद डाई श्रिंक (टिक) किया जाता है।<ref name="anandtech-pao">{{cite web|title=इंटेल का 'टिक-टॉक' लगातार मृत, 'प्रक्रिया-वास्तुकला-अनुकूलन' बन गया|url=http://www.anandtech.com/show/10183/intels-tick-tock-seemingly-dead-becomes-process-architecture-optimization|website=Anandtech|access-date=23 March 2016}}</ref>
2000 के दशक के उदाहरणों में [[सोनी]] एवं [[ तोशीबा |तोशीबा]] से [[प्लेस्टेशन 2]] के [[भावना इंजन]] प्रोसेसर की डाउनस्केलिंग (2000 में 180 एनएम [[सीएमओएस]] से 2003 में 90 एनएम सीएमओएस तक),<ref name="sony2003">{{cite news |title=EMOTION ENGINE® AND GRAPHICS SYNTHESIZER USED IN THE CORE OF PLAYSTATION® BECOME ONE CHIP |url=https://www.sie.com/content/dam/corporate/en/corporate/release/pdf/030421be.pdf |access-date=26 June 2019 |publisher=[[Sony]] |date=April 21, 2003}}</ref> कोडनेम सीडर मिल [[पेंटियम 4]] प्रोसेसर (90 एनएम सीएमओएस से 65 एनएम सीएमओएस तक) सम्मिलित हैं एवं पेनरीन (माइक्रोआर्किटेक्चर) प्रोसेसर (65 एनएम सीएमओएस से 45 एनएम सीएमओएस), कोडनेम ब्रिस्बेन एथलॉन 64 X2 प्रोसेसर (इंसुलेटर पर 90 एनएम सिलिकॉन से लेकर इंसुलेटर पर 65 एनएम सिलिकॉन), एटीआई एवं एनवीडिया दोनों से [[ ग्राफ़िक्स प्रोसेसिंग युनिट ]]की विभिन्न पीढ़ियां, एवं सैमसंग, तोशिबा एवं एसके हाइनिक्स की [[ रैंडम एक्सेस मेमोरी |रैंडम एक्सेस मेमोरी]] एवं [[फ्लैश मेमोरी]] चिप्स की विभिन्न पीढ़ियां हैं। जनवरी 2010 में, इंटेल ने [[क्लार्कडेल (माइक्रोप्रोसेसर)|क्लार्कडेल कोर i5 (माइक्रोप्रोसेसर)]] सूची जारी की एवं कोर इंटेल i7 प्रोसेसर को 32 एनएम प्रक्रिया के साथ निर्मित किया, जो [[नेहलेम (माइक्रोआर्किटेक्चर)|नेहलेम]] ([[microआर्किटेक्चर|माइक्रोआर्किटेक्चर]]) [[सेंट्रल प्रोसेसिंग यूनिट]] के प्राचीन पुनरावृत्तियों में उपयोग की जाने वाली प्राथमिक 45 एनएम प्रक्रिया से कम है। इंटेल, विशेष रूप से, पूर्व में अपने [[टिक-टॉक मॉडल]] के माध्यम से नियमित रूप से उत्पाद के प्रदर्शन को श्रेष्ठ बनाने के लिए डाई श्रिंक का लाभ उठाने पर ध्यान केंद्रित करता था। इस व्यवसाय मॉडल में, उसी माइक्रोआर्किटेक्चर के साथ प्रदर्शन को श्रेष्ठ बनाने के लिए प्रत्येक [[नेहलेम (माइक्रोआर्किटेक्चर)|(माइक्रोआर्किटेक्चर)]] (टॉक) के पश्चात डाई श्रिंक (टिक) किया जाता है।<ref name="anandtech-pao">{{cite web|title=इंटेल का 'टिक-टॉक' लगातार मृत, 'प्रक्रिया-वास्तुकला-अनुकूलन' बन गया|url=http://www.anandtech.com/show/10183/intels-tick-tock-seemingly-dead-becomes-process-architecture-optimization|website=Anandtech|access-date=23 March 2016}}</ref>
डाई सिकोड़ना एंड-यूजर्स के लिए फायदेमंद होता है क्योंकि डाई को सिकोड़ने से चिप की समान क्लॉक फ्रीक्वेंसी को बनाए रखते हुए [[ अर्धचालक उपकरण ]] में प्रत्येक ट्रांजिस्टर स्विचिंग चालू या बंद होने से करंट कम हो जाता है, जिससे कम बिजली की खपत (और इस तरह कम गर्मी उत्पादन) वाला उत्पाद बनता है। , [[घड़ी की दर]] में वृद्धि और कीमतों में कमी।<ref name="anandtech-pao" />चूंकि 200-मिमी या 300-मिमी सिलिकॉन वेफर बनाने की लागत फैब्रिकेशन चरणों की संख्या के समानुपाती होती है और वेफर पर चिप्स की संख्या के अनुपात में नहीं होती है, डाई प्रत्येक वेफर पर अधिक चिप्स को सिकोड़ती है, जिसके परिणामस्वरूप प्रति निर्माण लागत कम होती है टुकड़ा।


== आधा सिकुड़ना ==
डाई श्रिंक एंड-यूजर्स के लिए लाभकारी होता है क्योंकि डाई को सिकोड़ने से चिप क्लॉक फ्रीक्वेंसी को बनाए रखते हुए [[ अर्धचालक उपकरण |अर्धचालक उपकरण]] में प्रत्येक ट्रांजिस्टर स्विचिंग के प्रारम्भ या संवृत होने से करंट कम हो जाता है, जिससे कम बिजली का उपयोग करने (एवं इस प्रकार कम ऊष्मा उत्पादन) वाला उत्पाद बनता है, एवं [[घड़ी की दर|क्लॉक रेट हेडरूम]] में वृद्धि एवं कीमतों में कमी होती है।<ref name="anandtech-pao" />चूंकि 200 मिमी या 300 मिमी सिलिकॉन वेफर बनाने की व्यय फैब्रिकेशन चरणों की संख्या के समानुपाती होती है एवं वेफर पर चिप्स की संख्या के अनुपात में नहीं होती है, डाई प्रत्येक वेफर पर अधिक चिप्स को सिकोड़ती है, जिसके परिणामस्वरूप प्रति चिप निर्माण लागत कम हो जाती है।।
सीपीयू फैब्रिकेशन में, डाई सिकुड़न में हमेशा माइक्रो[[लिथोग्राफी]] नोड के लिए अग्रिम सम्मिलित होता है, जैसा कि [[सेमीकंडक्टर के लिए अंतर्राष्ट्रीय प्रौद्योगिकी रोडमैप]] (सूची देखें) द्वारा परिभाषित किया गया है। चिप निर्माण पर जीपीयू और सिस्टम के लिए, मरने के सिकुड़ने में अक्सर आईटीआरएस द्वारा परिभाषित नोड पर डाई कम करना सम्मिलित होता है, उदाहरण के लिए, 150 एनएम, 110 एनएम, 80 एनएम, 55 एनएम, 40 एनएम और अधिक वर्तमान में 8 एनएम नोड्स , कभी-कभी अर्ध-नोड के रूप में संदर्भित किया जाता है। यह दो आईटीआरएस-परिभाषित लिथोग्राफी नोड्स (इस प्रकार धा-नोड सिकुड़न कहा जाता है) के बीच स्टॉपगैप है, जो आगे कम आईटीआरएस-परिभाषित नोड्स के लिए सिकुड़ता है, जो अतिरिक्त आरएंडडी लागत को बचाने में मदद करता है। पूर्ण नोड्स या अर्ध-नोड्स के लिए डाई सिकुड़ने का विकल्प फाउंड्री के पास है न कि एकीकृत परिपथ डिजाइनर के पास।
 
== आधा श्रिंका ==
सीपीयू फैब्रिकेशन में, डाई श्रिंक में [[लिथोग्राफी|माइक्रोलिथोग्राफी]] नोड के लिए अग्रिम सम्मिलित होता है, जैसा कि [[सेमीकंडक्टर के लिए अंतर्राष्ट्रीय प्रौद्योगिकी रोडमैप]] (सूची देखें) द्वारा परिभाषित किया गया है। चिप निर्माण पर जीपीयू एवं प्रणाली के लिए, डाई के श्रिंके में प्रायः आईटीआरएस द्वारा परिभाषित नोड पर डाई सम्मिलित होता है, उदाहरण के लिए, 150 एनएम, 110 एनएम, 80 एनएम, 55 एनएम, 40 एनएम एवं अधिक वर्तमान में 8 एनएम नोड्स, कभी-कभी अर्ध-नोड के रूप में संदर्भित किया जाता है। यह दो आईटीआरएस-परिभाषित लिथोग्राफी नोड्स के मध्य स्टॉपगैप है (इस प्रकार इसे "आधा-नोड श्रिंक" कहा जाता है), इससे पहले कि कम आईटीआरएस-परिभाषित नोड्स घटित होते हैं, जो अतिरिक्त अनुसंधान और विकास की व्यय को कम करने.में सहायता करता है। पूर्ण नोड्स या अर्ध-नोड्स के लिए डाई श्रिंके का विकल्प एकीकृत परिपथ डिजाइनर के पास नहीं अपितु फाउंड्री के पास होता है ।


{| class="wikitable"
{| class="wikitable"
|+ Half-shrink
|+ आधा श्रिंका
! Main ITRS node
! मुख्य आईटीआरएस नोड
! Stopgap half-node
! स्टॉपगैप हाफ-नोड
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|[[250 nanometer|250&nbsp;nm]] || 220&nbsp;nm
|[[250 nanometer|250nm]] || 220nm
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|[[180&nbsp;nm]] || 150&nbsp;nm
|[[180 nm]] || 150nm
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|[[130&nbsp;nm]] || 110&nbsp;nm
|[[130 nm]] || 110nm
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|[[90 nm]] || 80nm
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|[[65&nbsp;nm]] || 55&nbsp;nm
|[[65 nm]] || 55nm
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|[[45&nbsp;nm]] || 40&nbsp;nm
|[[45 nm]] || 40nm
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|[[32 nm]] || 28nm
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|[[22&nbsp;nm]] || 20&nbsp;nm
|[[22 nm]] || 20nm
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|[[14&nbsp;nm]] || 12&nbsp;nm<ref>{{Cite web | url = http://www.fool.com/investing/2017/01/18/taiwan-semiconductor-mfg-co-ltd-confirms-12nm-tech.aspx | title = Taiwan Semiconductor Mfg. Co. Ltd. Confirms "12nm" Chip Technology Plans |publisher=The Motley Fool |access-date=January 18, 2017}}</ref>
|[[14 nm]] || 12nm<ref>{{Cite web | url = http://www.fool.com/investing/2017/01/18/taiwan-semiconductor-mfg-co-ltd-confirms-12nm-tech.aspx | title = Taiwan Semiconductor Mfg. Co. Ltd. Confirms "12nm" Chip Technology Plans |publisher=The Motley Fool |access-date=January 18, 2017}}</ref>
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|[[10&nbsp;nm]] || 8&nbsp;nm
|[[10 nm]] || 8nm
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|[[7&nbsp;nm]] || 6&nbsp;nm
|[[7 nm]] || 6nm
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|[[5 nm]] || 4nm
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|[[3&nbsp;nm]] || {{n/a}}
|[[3 nm]] || {{n/a}}
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|}


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[[Category: Machine Translated Page]]
[[Category: Machine Translated Page]]
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[[Category:Created On 15/06/2023]]
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Latest revision as of 06:42, 21 September 2023

Semiconductor
device
fabrication
4-fach-NAND-C10.JPG
MOSFET scaling
(process nodes)
Future

डाई श्रिंक (ऑप्टिकल श्रिंक या प्रक्रिया श्रिंक) शब्द धातु-ऑक्साइड-अर्धचालक (एमओएस) उपकरणों के सेमीकंडक्टर स्तर के उदाहरणों की सूची को संदर्भित करता है। डाई (एकीकृत परिपथ) को सिकोड़ने का कार्य अधिक उन्नत निर्माण प्रक्रिया का उपयोग करके कुछ समान परिपथ का निर्माण करता है, जिसमें सामान्यतः पत्थर के छापे से छापने का सेमीकंडक्टर नोड का अग्रिम सम्मिलित होता है। यह चिप कंपनी की समग्र लागत को कम करता है, क्योंकि प्रोसेसर में प्रमुख वास्तुशिल्प परिवर्तनों की अनुपस्थिति अनुसंधान एवं विकास की व्यय को कम करती है जबकि उसी समय में सिलिकॉन बिस्किट के भाग पर प्रोसेसर डाई की अनुमति देता है, जिसके परिणामस्वरूप विक्रय की जाने वाले प्रति उत्पाद की व्यय कम होती है।

सेमीकंडक्टर कंपनी जैसे सैमसंग इलेक्ट्रॉनिक्स, इंटेल, टीएसएमसी,एवं एसके हाइनिक्स, एवं उन्नत माइक्रो डिवाइसेस (पूर्व एटीआई सहित), निवीडिआ एवं मीडियाटेक जैसे कल्पित निर्माताओं में डाई श्रिंक कम कीमतों एवं उच्च प्रदर्शन की कुंजी है।

विवरण

See also: ट्रांजिस्टर की गिनती

2000 के दशक के उदाहरणों में सोनी एवं तोशीबा से प्लेस्टेशन 2 के भावना इंजन प्रोसेसर की डाउनस्केलिंग (2000 में 180 एनएम सीएमओएस से 2003 में 90 एनएम सीएमओएस तक),[1] कोडनेम सीडर मिल पेंटियम 4 प्रोसेसर (90 एनएम सीएमओएस से 65 एनएम सीएमओएस तक) सम्मिलित हैं एवं पेनरीन (माइक्रोआर्किटेक्चर) प्रोसेसर (65 एनएम सीएमओएस से 45 एनएम सीएमओएस), कोडनेम ब्रिस्बेन एथलॉन 64 X2 प्रोसेसर (इंसुलेटर पर 90 एनएम सिलिकॉन से लेकर इंसुलेटर पर 65 एनएम सिलिकॉन), एटीआई एवं एनवीडिया दोनों से ग्राफ़िक्स प्रोसेसिंग युनिट की विभिन्न पीढ़ियां, एवं सैमसंग, तोशिबा एवं एसके हाइनिक्स की रैंडम एक्सेस मेमोरी एवं फ्लैश मेमोरी चिप्स की विभिन्न पीढ़ियां हैं। जनवरी 2010 में, इंटेल ने क्लार्कडेल कोर i5 (माइक्रोप्रोसेसर) सूची जारी की एवं कोर इंटेल i7 प्रोसेसर को 32 एनएम प्रक्रिया के साथ निर्मित किया, जो नेहलेम (माइक्रोआर्किटेक्चर) सेंट्रल प्रोसेसिंग यूनिट के प्राचीन पुनरावृत्तियों में उपयोग की जाने वाली प्राथमिक 45 एनएम प्रक्रिया से कम है। इंटेल, विशेष रूप से, पूर्व में अपने टिक-टॉक मॉडल के माध्यम से नियमित रूप से उत्पाद के प्रदर्शन को श्रेष्ठ बनाने के लिए डाई श्रिंक का लाभ उठाने पर ध्यान केंद्रित करता था। इस व्यवसाय मॉडल में, उसी माइक्रोआर्किटेक्चर के साथ प्रदर्शन को श्रेष्ठ बनाने के लिए प्रत्येक (माइक्रोआर्किटेक्चर) (टॉक) के पश्चात डाई श्रिंक (टिक) किया जाता है।[2]

डाई श्रिंक एंड-यूजर्स के लिए लाभकारी होता है क्योंकि डाई को सिकोड़ने से चिप क्लॉक फ्रीक्वेंसी को बनाए रखते हुए अर्धचालक उपकरण में प्रत्येक ट्रांजिस्टर स्विचिंग के प्रारम्भ या संवृत होने से करंट कम हो जाता है, जिससे कम बिजली का उपयोग करने (एवं इस प्रकार कम ऊष्मा उत्पादन) वाला उत्पाद बनता है, एवं क्लॉक रेट हेडरूम में वृद्धि एवं कीमतों में कमी होती है।[2]चूंकि 200 मिमी या 300 मिमी सिलिकॉन वेफर बनाने की व्यय फैब्रिकेशन चरणों की संख्या के समानुपाती होती है एवं वेफर पर चिप्स की संख्या के अनुपात में नहीं होती है, डाई प्रत्येक वेफर पर अधिक चिप्स को सिकोड़ती है, जिसके परिणामस्वरूप प्रति चिप निर्माण लागत कम हो जाती है।।

आधा श्रिंका

सीपीयू फैब्रिकेशन में, डाई श्रिंक में माइक्रोलिथोग्राफी नोड के लिए अग्रिम सम्मिलित होता है, जैसा कि सेमीकंडक्टर के लिए अंतर्राष्ट्रीय प्रौद्योगिकी रोडमैप (सूची देखें) द्वारा परिभाषित किया गया है। चिप निर्माण पर जीपीयू एवं प्रणाली के लिए, डाई के श्रिंके में प्रायः आईटीआरएस द्वारा परिभाषित नोड पर डाई सम्मिलित होता है, उदाहरण के लिए, 150 एनएम, 110 एनएम, 80 एनएम, 55 एनएम, 40 एनएम एवं अधिक वर्तमान में 8 एनएम नोड्स, कभी-कभी अर्ध-नोड के रूप में संदर्भित किया जाता है। यह दो आईटीआरएस-परिभाषित लिथोग्राफी नोड्स के मध्य स्टॉपगैप है (इस प्रकार इसे "आधा-नोड श्रिंक" कहा जाता है), इससे पहले कि कम आईटीआरएस-परिभाषित नोड्स घटित होते हैं, जो अतिरिक्त अनुसंधान और विकास की व्यय को कम करने.में सहायता करता है। पूर्ण नोड्स या अर्ध-नोड्स के लिए डाई श्रिंके का विकल्प एकीकृत परिपथ डिजाइनर के पास नहीं अपितु फाउंड्री के पास होता है ।

आधा श्रिंका
मुख्य आईटीआरएस नोड स्टॉपगैप हाफ-नोड
250nm 220nm
180 nm 150nm
130 nm 110nm
90 nm 80nm
65 nm 55nm
45 nm 40nm
32 nm 28nm
22 nm 20nm
14 nm 12nm[3]
10 nm 8nm
7 nm 6nm
5 nm 4nm
3 nm —


यह भी देखें

संदर्भ

  1. ↑ "EMOTION ENGINE® AND GRAPHICS SYNTHESIZER USED IN THE CORE OF PLAYSTATION® BECOME ONE CHIP" (PDF). Sony. April 21, 2003. Retrieved 26 June 2019.
  2. ↑ 2.0 2.1 "इंटेल का 'टिक-टॉक' लगातार मृत, 'प्रक्रिया-वास्तुकला-अनुकूलन' बन गया". Anandtech. Retrieved 23 March 2016.
  3. ↑ "Taiwan Semiconductor Mfg. Co. Ltd. Confirms "12nm" Chip Technology Plans". The Motley Fool. Retrieved January 18, 2017.


बाहरी संबंध

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