5 एनएम प्रक्रिया: Difference between revisions

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=== व्यावसायीकरण ===
=== व्यावसायीकरण ===
अप्रैल 2019 में, सैमसंग इलेक्ट्रॉनिक्स ने घोषणा की कि वे 2018 की चौथी तिमाही से अपने ग्राहकों को 5 एनएम प्रोसेस (5LPE) उपकरण प्रस्तुत कर रहे हैं।<ref name="anandtech-samsung">{{Cite web|url=https://www.anandtech.com/show/14231/samsung-completes-development-of-5-nm-euv-process-technology|title=Samsung Completes Development of 5nm EUV Process Technology|last=Shilov|first=Anton|website=[[AnandTech]]|access-date=31 May 2019|archive-date=20 April 2019|archive-url=https://web.archive.org/web/20190420144452/https://www.anandtech.com/show/14231/samsung-completes-development-of-5-nm-euv-process-technology|url-status=live}}</ref> अप्रैल 2019 में, टीएसएमसी ने घोषणा की कि उनकी 5 एनएम प्रक्रिया (CLN5FF, N5) ने हानि उत्पादन प्रारम्भ कर दिया है, और यह कि पूर्ण चिप डिज़ाइन विनिर्देश अब संभावित ग्राहकों के लिए उपलब्ध हैं। N5 प्रक्रिया N6 और N7++ में केवल 5 या 4 परतों की तुलना में 14 परतों तक चरम पराबैंगनी लिथोग्राफी का उपयोग कर सकती है।<ref name="tsmc">{{cite press release | url = https://pr.tsmc.com/english/news/1987 | title = TSMC and OIP Ecosystem Partners Deliver Industry's First Complete Design Infrastructure for 5nm Process Technology | date = 3 April 2019 | publisher = TSMC }}</ref> अपेक्षित 28 एनएम न्यूनतम धातु पिच के लिए, अत्यधिक पराबैंगनी लिथोग्राफी बहु-पैटर्निंग के साथ प्रयोग प्रस्तावित सर्वोत्तम पैटर्निंग विधि है।<ref>{{cite web|url=https://www.linkedin.com/pulse/salele-double-patterning-7nm-5nm-nodes-frederick-chen|title=SALELE Double Patterning for 7nm and 5nm Nodes|website=[[LinkedIn]]|access-date=25 March 2021|archive-date=20 September 2021|archive-url=https://web.archive.org/web/20210920235246/https://www.linkedin.com/pulse/salele-double-patterning-7nm-5nm-nodes-frederick-chen|url-status=live}}</ref> अपनी 5 एनएम प्रक्रिया के लिए, सैमसंग ने धातु में और परतों के माध्यम से स्टोकेस्टिक (यादृच्छिक) दोषों की घटना के कारण स्वचालित परिक्षण और फिक्स द्वारा प्रक्रिया दोष शमन प्रारम्भ किया।<ref>{{cite conference|author1=Jaehwan Kim|author2=Jin Kim|author3=Byungchul Shin|author4=Sangah Lee|author5=Jae-Hyun Kang|author6=Joong-Won Jeon|author7=Piyush Pathak|author8=Jac Condella|author9=Frank E. Gennari|author10=Philippe Hurat|author11=Ya-Chieh Lai|title=उन्नत प्रौद्योगिकी नोड्स पर निर्मित सिस्टम IC के लिए इन-डिज़ाइन पैटर्न प्रतिस्थापन के साथ प्रक्रिया संबंधी उपज जोखिम शमन|conference=Proc. SPIE 11328, Design-Process-Technology Co-optimization for Manufacturability XIV, 113280I|location=San Jose, California, United States|date=23 March 2020|doi=10.1117/12.2551970}}</ref> अक्टूबर 2019 में, टीएसएमसी ने कथित तौर पर 5 एनएम [[Apple A14]] का प्रतिरूप लेना प्रारम्भ किया।<ref>{{Cite web|url=https://www.notebookcheck.net/TSMC-already-sampling-Apple-s-5-nm-A14-Bionic-SoCs-for-2020-iPhones.440058.0.html|title=TSMC already sampling Apple's 5 nm A14 Bionic SoCs for 2020 iPhones|first=Bogdan|last=Solca|website=Notebookcheck|access-date=12 January 2020|archive-date=12 January 2020|archive-url=https://web.archive.org/web/20200112210149/https://www.notebookcheck.net/TSMC-already-sampling-Apple-s-5-nm-A14-Bionic-SoCs-for-2020-iPhones.440058.0.html|url-status=live}}</ref> दिसंबर 2019 में, टीएसएमसी ने लगभग 80% की औसत उपज की घोषणा की, जिसमें 17.92 mm<sup>2 के डाई आकार के साथ उनके 5 एनएम परीक्षण चिप्स के लिए 90% से अधिक प्रति वेफर की अधिकतम उपज थी।<ref>{{Cite web|url=https://www.anandtech.com/show/15219/early-tsmc-5nm-test-chip-yields-80-hvm-coming-in-h1-2020|title=Early TSMC 5nm Test Chip Yields 80%, HVM Coming in H1 2020|first=Dr Ian|last=Cutress|website=[[AnandTech]]|access-date=19 December 2019|archive-date=25 May 2020|archive-url=https://web.archive.org/web/20200525115643/https://www.anandtech.com/show/15219/early-tsmc-5nm-test-chip-yields-80-hvm-coming-in-h1-2020|url-status=live}}</ref> 2020 के मध्य में टीएसएमसी ने अधिकार किया कि इसकी (N5) 5 एनएम प्रक्रिया ने इसकी 7 एनएम N7 प्रक्रिया की तुलना में 1.8 गुना घनत्व प्रदान किया, जिसमें 15% गति सुधार या 30% कम विद्युत की खपत थी; एक उत्तमउप-संस्करण (N5P या N4) को N5 पर +5% गति या -10% शक्ति के साथ उत्तमबनाने का दावा किया गया था।<ref>{{cite web | url = https://www.extremetech.com/computing/314204-tsmc-plots-an-aggressive-course-for-3nm-lithography-and-beyond | title = TSMC Plots an Aggressive Course for 3nm Lithography and Beyond | first = Joel | last = Hruska | date = 25 August 2020 | website = [[ExtremeTech]] | access-date = 12 September 2020 | archive-date = 22 September 2020 | archive-url = https://web.archive.org/web/20200922235956/https://www.extremetech.com/computing/314204-tsmc-plots-an-aggressive-course-for-3nm-lithography-and-beyond | url-status = live }}</ref>
अप्रैल 2019 में, सैमसंग इलेक्ट्रॉनिक्स ने घोषणा की कि वे 2018 की चौथी तिमाही से अपने ग्राहकों को 5 एनएम प्रोसेस (5LPE) उपकरण प्रस्तुत कर रहे हैं।<ref name="anandtech-samsung">{{Cite web|url=https://www.anandtech.com/show/14231/samsung-completes-development-of-5-nm-euv-process-technology|title=Samsung Completes Development of 5nm EUV Process Technology|last=Shilov|first=Anton|website=[[AnandTech]]|access-date=31 May 2019|archive-date=20 April 2019|archive-url=https://web.archive.org/web/20190420144452/https://www.anandtech.com/show/14231/samsung-completes-development-of-5-nm-euv-process-technology|url-status=live}}</ref> अप्रैल 2019 में, टीएसएमसी ने घोषणा की कि उनकी 5 एनएम प्रक्रिया (CLN5FF, N5) ने हानि उत्पादन प्रारम्भ कर दिया है, और यह कि पूर्ण चिप डिज़ाइन विनिर्देश अब संभावित ग्राहकों के लिए उपलब्ध हैं। N5 प्रक्रिया N6 और N7++ में केवल 5 या 4 परतों की तुलना में 14 परतों तक चरम पराबैंगनी लिथोग्राफी का उपयोग कर सकती है।<ref name="tsmc">{{cite press release | url = https://pr.tsmc.com/english/news/1987 | title = TSMC and OIP Ecosystem Partners Deliver Industry's First Complete Design Infrastructure for 5nm Process Technology | date = 3 April 2019 | publisher = TSMC }}</ref> अपेक्षित 28 एनएम न्यूनतम धातु पिच के लिए, अत्यधिक पराबैंगनी लिथोग्राफी बहु-पैटर्निंग के साथ प्रयोग प्रस्तावित सर्वोत्तम पैटर्निंग विधि है।<ref>{{cite web|url=https://www.linkedin.com/pulse/salele-double-patterning-7nm-5nm-nodes-frederick-chen|title=SALELE Double Patterning for 7nm and 5nm Nodes|website=[[LinkedIn]]|access-date=25 March 2021|archive-date=20 September 2021|archive-url=https://web.archive.org/web/20210920235246/https://www.linkedin.com/pulse/salele-double-patterning-7nm-5nm-nodes-frederick-chen|url-status=live}}</ref> अपनी 5 एनएम प्रक्रिया के लिए, सैमसंग ने धातु में और परतों के माध्यम से स्टोकेस्टिक (यादृच्छिक) दोषों की घटना के कारण स्वचालित परिक्षण और फिक्स द्वारा प्रक्रिया दोष शमन प्रारम्भ किया।<ref>{{cite conference|author1=Jaehwan Kim|author2=Jin Kim|author3=Byungchul Shin|author4=Sangah Lee|author5=Jae-Hyun Kang|author6=Joong-Won Jeon|author7=Piyush Pathak|author8=Jac Condella|author9=Frank E. Gennari|author10=Philippe Hurat|author11=Ya-Chieh Lai|title=उन्नत प्रौद्योगिकी नोड्स पर निर्मित सिस्टम IC के लिए इन-डिज़ाइन पैटर्न प्रतिस्थापन के साथ प्रक्रिया संबंधी उपज जोखिम शमन|conference=Proc. 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13 अक्टूबर 2020 को, Apple ने Apple A14 का उपयोग करके एक नए [[iPhone 12]] लाइनअप की घोषणा की। HiSilicon#Kirin 9000 और Kirin 9000E का उपयोग करने वाले [[Huawei Mate 40]] लाइनअप के साथ, A14 और Kirin 9000 टीएसएमसी के 5 nm नोड पर व्यावसायीकरण करने वाले प्रथम उपकरण थे। पश्चात में, 10 नवंबर 2020 को, Apple ने [[Apple M1]], एक अन्य 5 nm चिप का उपयोग करते हुए तीन नए Mac मॉडल भी प्रदर्शित किए। सेमियानालिसिस के अनुसार, A14 प्रोसेसर का ट्रांजिस्टर घनत्व 134 मिलियन ट्रांजिस्टर प्रति मिमी है<sup>2</उप>।<ref>{{cite web|last=Patel|first=Dylan|date=27 October 2020|title=Apple's A14 Packs 134 Million Transistors/mm², but Falls Short of TSMC's Density Claims|url=https://semianalysis.com/apples-a14-packs-134-million-transistors-mm2-but-falls-far-short-of-tsmcs-density-claims/|access-date=29 October 2020|website=SemiAnalysis|archive-date=12 December 2020|archive-url=https://web.archive.org/web/20201212210748/https://semianalysis.com/apples-a14-packs-134-million-transistors-mm2-but-falls-far-short-of-tsmcs-density-claims/|url-status=live}}</ref>
अक्टूबर 2021 में, टीएसएमसी ने अपने 5 nm प्रोसेस परिवार का एक नया सदस्य प्रस्तुत किया: N4P। N5 की तुलना में, नोड 11% उच्च प्रदर्शन (N4 के मुकाबले 6% अधिक), 22% उच्च ऊर्जा दक्षता, 6% उच्च ट्रांजिस्टर घनत्व और कम मास्क काउंट प्रदान करता है। टीएसएमसी को 2022 की दूसरी छमाही तक पहला टेपआउट होने की आशाहै।<ref>{{cite press release|url=https://pr.tsmc.com/english/news/2874|title=TSMC Expands Advanced Technology Leadership with N4P Process|website=TSMC|date=26 October 2021}}</ref><ref>{{cite web|url=https://fuse.wikichip.org/news/6439/tsmc-extends-its-5nm-family-with-a-new-enhanced-performance-n4p-node/|title=TSMC Extends Its 5nm Family With A New Enhanced-Performance N4P Node|website=WikiChip|date=26 October 2021|access-date=28 May 2022|archive-date=29 May 2022|archive-url=https://web.archive.org/web/20220529192402/https://fuse.wikichip.org/news/6439/tsmc-extends-its-5nm-family-with-a-new-enhanced-performance-n4p-node/|url-status=live}}</ref>
अक्टूबर 2021 में, टीएसएमसी ने अपने 5 nm प्रोसेस परिवार का एक नया सदस्य प्रस्तुत किया: N4P। N5 की तुलना में, नोड 11% उच्च प्रदर्शन (N4 के मुकाबले 6% अधिक), 22% उच्च ऊर्जा दक्षता, 6% उच्च ट्रांजिस्टर घनत्व और कम मास्क काउंट प्रदान करता है। टीएसएमसी को 2022 की दूसरी छमाही तक पहला टेपआउट होने की आशाहै।<ref>{{cite press release|url=https://pr.tsmc.com/english/news/2874|title=TSMC Expands Advanced Technology Leadership with N4P Process|website=TSMC|date=26 October 2021}}</ref><ref>{{cite web|url=https://fuse.wikichip.org/news/6439/tsmc-extends-its-5nm-family-with-a-new-enhanced-performance-n4p-node/|title=TSMC Extends Its 5nm Family With A New Enhanced-Performance N4P Node|website=WikiChip|date=26 October 2021|access-date=28 May 2022|archive-date=29 May 2022|archive-url=https://web.archive.org/web/20220529192402/https://fuse.wikichip.org/news/6439/tsmc-extends-its-5nm-family-with-a-new-enhanced-performance-n4p-node/|url-status=live}}</ref>
दिसंबर 2021 में, टीएसएमसी ने HPC अनुप्रयोगों के लिए डिज़ाइन किए गए अपने 5nm प्रोसेस परिवार के एक नए सदस्य की घोषणा की: N4X। इस प्रक्रिया में अनुकूलित ट्रांजिस्टर डिजाइन और संरचनाएं, कम प्रतिरोध और लक्षित धातु परतों की समाई और उच्च घनत्व वाले एमआईएम कैपेसिटर शामिल हैं। प्रक्रिया 15% उच्च प्रदर्शन बनाम N5 (या 4% बनाम N4P तक) 1.2 V पर प्रस्तुत करेगी और 1.2 V से अधिक वोल्टेज की आपूर्ति करेगी। टीएसएमसी को आशाहै कि N4X 2023 की प्रथमछमाही तक हानि उत्पादन में प्रवेश करेगा<sup>।<ref name="n4x_pr" /><ref name="n4x_blog" /><ref name="n4x_at" />
दिसंबर 2021 में, टीएसएमसी ने HPC अनुप्रयोगों के लिए डिज़ाइन किए गए अपने 5nm प्रोसेस परिवार के एक नए सदस्य की घोषणा की: N4X। इस प्रक्रिया में अनुकूलित ट्रांजिस्टर डिजाइन और संरचनाएं, कम प्रतिरोध और लक्षित धातु परतों की समाई और उच्च घनत्व वाले एमआईएम कैपेसिटर शामिल हैं। प्रक्रिया 15% उच्च प्रदर्शन बनाम N5 (या 4% बनाम N4P तक) 1.2 V पर प्रस्तुत करेगी और 1.2 V से अधिक वोल्टेज की आपूर्ति करेगी। टीएसएमसी को आशाहै कि N4X 2023 की प्रथमछमाही तक हानि उत्पादन में प्रवेश करेगा<sup>।<ref name="n4x_pr" /><ref name="n4x_blog" /><ref name="n4x_at" />

Revision as of 00:30, 14 June 2023

Semiconductor
device
fabrication
4-fach-NAND-C10.JPG
MOSFET scaling
(process nodes)
Future

सेमीकंडक्टर निर्माण में, उपकरणों और प्रणालियों के लिए अंतर्राष्ट्रीय रोडमैप 5 एनएम प्रक्रिया को 7 एनएम प्रक्रिया नोड के पश्चात एमओएसएफईटी प्रौद्योगिकी नोड के रूप में परिभाषित करता है। 2020 में, सैमसंग इलेक्ट्रॉनिक्स और टीएसएमसी ने 5 एनएम चिप्स के मात्रा उत्पादन में प्रवेश किया, जो कि एप्पल इंक, मार्वल टेक्नोलॉजी ग्रुप, हुआवेई और क्वालकॉम सहित कंपनियों के लिए निर्मित है।[1][2]5 एनएम शब्द का 5 नैनोमीटर आकार के ट्रांजिस्टर के किसी भी वास्तविक भौतिक विशेषता (जैसे गेट की लंबाई, धातु की पिच या गेट पिच) से कोई संबंध नहीं है। IEEE मानक संघ उद्योग कनेक्शन द्वारा प्रकाशित उपकरणों और प्रणालियों के लिए अंतर्राष्ट्रीय रोडमैप के 2021 अपडेट में निहित अनुमानों के अनुसार, 5 एनएम नोड में 51 नैनोमीटर की संपर्क गेट पिच और 30 नैनोमीटर की सबसे दृढ़ धातु पिच होने की आशा है।[3] चूंकि, वास्तविक विश्व वाणिज्यिक अभ्यास में, 5 एनएम का उपयोग मुख्य रूप से माइक्रोचिप निर्माताओं द्वारा विपणन शब्द के रूप में किया जाता है, जो कि बढ़ी हुई ट्रांजिस्टर घनत्व (अर्थात लघुकरण की उच्च डिग्री), बढ़ी हुई गति के संदर्भ में सिलिकॉन सेमीकंडक्टर चिप्स की नई, उत्तम पीढ़ी को संदर्भित करता है। और पूर्व 7 एनएम प्रक्रिया की तुलना में कम विद्युत के उपयोग के संदर्भ में है।[4][5]


इतिहास

पृष्ठभूमि

7 एनएम और 5 एनएम ट्रांजिस्टर पर गेट ऑक्साइड परत के माध्यम से क्वांटम टनलिंग प्रभाव उपस्थित सेमीकंडक्टर प्रक्रियाओं का उपयोग करके तीव्रता से प्रबंधित करना कठिन हो जाता है।[6] 2000 के दशक के प्रारम्भ में शोधकर्ताओं ने प्रथम बार 7 एनएम से नीचे के सिंगल-ट्रांजिस्टर उपकरणों का प्रदर्शन किया था। 2002 में, ब्रूस डोरिस, ओमर डोकुमासी, मेइकी इओंग और एंडा मोकुटा सहित आईबीएम शोध दल ने 7 एनएम प्रक्रिया टेक्नोलॉजी डेमो 6-नैनोमीटर सिलिकॉन-पर-इन्सुलेटर (SOI) एमओएसएफईटी का निर्माण किया।[7][8] 2003 में, हितोशी वाकाबायाशी और शिगेहारु यामागामी के नेतृत्व में एनईसी में जापानी शोध दल ने प्रथम 5 nm MOSFET का निर्माण किया।[9][10]2015 में, आईएमईसी और केडेंस ने 5 एनएम टेस्ट चिप्स बनाए थे। बने हुए परीक्षण चिप्स पूर्ण रूप से कार्यात्मक उपकरण नहीं हैं, चूंकि परस्प (एकीकृत सर्किट) परतों के पैटर्निंग का मूल्यांकन करने के लिए हैं।[11][12]2015 में, इंटेल ने 5 एनएम नोड के लिए पार्श्व नैनोवायर (या गेट-ऑल-अराउंड) एफईटी अवधारणा का वर्णन किया था।[13]

2017 में, आईबीएम ने वर्णन किया कि उसने 5 एनएम सिलिकॉन चिप्स बनाए हैं, गेट-ऑल-अराउंड कॉन्फिगरेशन (GAAFET) में सिलिकॉन नैनोशीट का उपयोग करना, सामान्य फिनफेट डिज़ाइन से भिन्न उपयोग किए गए। जीएएएफईटी ट्रांजिस्टर में 3 नैनोशीट दूसरे के ऊपर खड़ी होती हैं, जो गेट से पूर्ण रूप से से ढकी होती हैं, उसी प्रकार जैसे फिनफेट में सामान्यतः कई भौतिक पंख साथ-साथ होते हैं जो विद्युत रूप से इकाई होते हैं और गेट से पूर्ण रूप से से ढके होते हैं। आईबीएम की चिप 50 mm2 मापी गई और 600 मिलियन ट्रांजिस्टर प्रति mm2 थे, कुल 30 बिलियन ट्रांजिस्टर (1667 nm 2 प्रति ट्रांजिस्टर या 41 एनएम ट्रांजिस्टर रिक्ति)। [14][15]


व्यावसायीकरण

अप्रैल 2019 में, सैमसंग इलेक्ट्रॉनिक्स ने घोषणा की कि वे 2018 की चौथी तिमाही से अपने ग्राहकों को 5 एनएम प्रोसेस (5LPE) उपकरण प्रस्तुत कर रहे हैं।[16] अप्रैल 2019 में, टीएसएमसी ने घोषणा की कि उनकी 5 एनएम प्रक्रिया (CLN5FF, N5) ने हानि उत्पादन प्रारम्भ कर दिया है, और यह कि पूर्ण चिप डिज़ाइन विनिर्देश अब संभावित ग्राहकों के लिए उपलब्ध हैं। N5 प्रक्रिया N6 और N7++ में केवल 5 या 4 परतों की तुलना में 14 परतों तक चरम पराबैंगनी लिथोग्राफी का उपयोग कर सकती है।[17] अपेक्षित 28 एनएम न्यूनतम धातु पिच के लिए, अत्यधिक पराबैंगनी लिथोग्राफी बहु-पैटर्निंग के साथ प्रयोग प्रस्तावित सर्वोत्तम पैटर्निंग विधि है।[18] अपनी 5 एनएम प्रक्रिया के लिए, सैमसंग ने धातु में और परतों के माध्यम से स्टोकेस्टिक (यादृच्छिक) दोषों की घटना के कारण स्वचालित परिक्षण और फिक्स द्वारा प्रक्रिया दोष शमन प्रारम्भ किया।[19] अक्टूबर 2019 में, टीएसएमसी ने कथित तौर पर 5 एनएम Apple A14 का प्रतिरूप लेना प्रारम्भ किया।[20] दिसंबर 2019 में, टीएसएमसी ने लगभग 80% की औसत उपज की घोषणा की, जिसमें 17.92 mm2 के डाई आकार के साथ उनके 5 एनएम परीक्षण चिप्स के लिए 90% से अधिक प्रति वेफर की अधिकतम उपज थी।[21] 2020 के मध्य में टीएसएमसी ने अधिकार किया कि इसकी (N5) 5 एनएम प्रक्रिया ने इसकी 7 एनएम N7 प्रक्रिया की तुलना में 1.8 गुना घनत्व प्रदान किया, जिसमें 15% गति सुधार या 30% कम विद्युत का व्यय था, उत्तम उप-संस्करण (N5P या N4) को N5 पर +5% गति या -10% शक्ति के साथ उत्तम बनाने का अधिकार किया गया था।[22]13 अक्टूबर 2020 को, Apple ने Apple A14 का उपयोग करके नए आई-फ़ोन 12 लाइनअप की घोषणा की। हायसिलिकॉन किरिन 9000 और किरिन 9000E का उपयोग करने वाले हुआवेई मेट 40 लाइनअप के साथ, A14 और किरिन 9000 टीएसएमसी के 5 nm नोड पर व्यावसायीकरण करने वाले प्रथम उपकरण थे। पश्चात में, 10 नवंबर 2020 को, Apple ने Apple M1, अन्य 5 nm चिप का उपयोग करते हुए तीन नए मैक मॉडल भी प्रदर्शित किए। सेमियानालिसिस के अनुसार, A14 प्रोसेसर का ट्रांजिस्टर घनत्व 134 मिलियन ट्रांजिस्टर प्रति मिमी है2</उप>।[23] अक्टूबर 2021 में, टीएसएमसी ने अपने 5 nm प्रोसेस परिवार का एक नया सदस्य प्रस्तुत किया: N4P। N5 की तुलना में, नोड 11% उच्च प्रदर्शन (N4 के मुकाबले 6% अधिक), 22% उच्च ऊर्जा दक्षता, 6% उच्च ट्रांजिस्टर घनत्व और कम मास्क काउंट प्रदान करता है। टीएसएमसी को 2022 की दूसरी छमाही तक पहला टेपआउट होने की आशाहै।[24][25] दिसंबर 2021 में, टीएसएमसी ने HPC अनुप्रयोगों के लिए डिज़ाइन किए गए अपने 5nm प्रोसेस परिवार के एक नए सदस्य की घोषणा की: N4X। इस प्रक्रिया में अनुकूलित ट्रांजिस्टर डिजाइन और संरचनाएं, कम प्रतिरोध और लक्षित धातु परतों की समाई और उच्च घनत्व वाले एमआईएम कैपेसिटर शामिल हैं। प्रक्रिया 15% उच्च प्रदर्शन बनाम N5 (या 4% बनाम N4P तक) 1.2 V पर प्रस्तुत करेगी और 1.2 V से अधिक वोल्टेज की आपूर्ति करेगी। टीएसएमसी को आशाहै कि N4X 2023 की प्रथमछमाही तक हानि उत्पादन में प्रवेश करेगा।[26][27][28]

जून 2022 में, Intel ने Intel 4 प्रक्रिया (2021 में नाम बदलने से प्रथम 7nm के रूप में जाना जाता है) के बारे में कुछ विवरण प्रस्तुत किए: EUV का उपयोग करने वाली कंपनी की प्रथमप्रक्रिया, Intel 7 की तुलना में 2x उच्च ट्रांजिस्टर घनत्व (जिसे 10nm ESF (एन्हांस्ड सुपर फिन) के रूप में जाना जाता है) इंटरकनेक्ट की बेहतरीन पांच परतों के लिए कोबाल्ट-क्लैड कॉपर का उपयोग, आईएसओ पावर पर 21.5% उच्च प्रदर्शन या इंटेल 7 आदि की तुलना में 0.65 वी पर आईएसओ फ्रीक्वेंसी पर 40% कम पावर। इंटेल का पहला उत्पाद इंटेल पर फैब किया जाना है। 4 उल्का झील है, जो 2022 की दूसरी तिमाही में संचालित है और 2023 में शिपिंग के लिए निर्धारित है।[29]इंटेल 4 ने 50 एनएम के गेट पिच, 30 एनएम के फिन और न्यूनतम धातु पिच, और 240 एनएम की लाइब्रेरी ऊंचाई दोनों से संपर्क किया है। मेटल-इंसुलेटर-मेटल कैपेसिटेंस को Intel 7 की तुलना में 376 fF/μm² तक बढ़ाया गया था, जो मोटे तौर पर 2x था।[30] प्रक्रिया HPC अनुप्रयोगों के लिए अनुकूलित है और <0.65 V से> 1.3 V तक वोल्टेज का समर्थन करती है। Intel 4 के लिए WikiChip का ट्रांजिस्टर घनत्व अनुमान 123.4 Mtr./mm², Intel 7 के लिए 60.5 Mtr./mm² से 2.04x है। चूंकि, उच्च-घनत्व SRAM सेल ने Intel 7 की तुलना में केवल 0.77x (0.0312 से 0.024 μm²) और उच्च-प्रदर्शन सेल को 0.68x (0.0441 से 0.03 μm²) बढ़ाया है।[31]

27 सितंबर 2022 को, AMD ने टीएसएमसी 5 nm प्रक्रिया और Zen 4 माइक्रोआर्किटेक्चर पर आधारित केंद्रीय प्रसंस्करण इकाइयों की Ryzen 7000 श्रृंखला को आधिकारिक रूप से लॉन्च किया। रेफरी>{{cite web |date=29 August 2022 |title=AMD ने “Zen 4” आर्किटेक्चर के साथ Ryzen 7000 सीरीज डेस्कटॉप प्रोसेसर लॉन्च किया: गेमिंग में सबसे तेज कोर|url=https://www.amd.com/en/press-releases/2022-08-29-amd-launches-ryzen-7000-series-desktop-processors-zen-4-architecture-the%7Caccessdate=31 March 2023}</ref> ज़ेन 4 x86-आधारित डेस्कटॉप प्रोसेसर के लिए 5 एनएम प्रक्रिया का पहला उपयोग चिह्नित करता है। AMD ने RDNA 3 पर आधारित ग्राफिक्स प्रोसेसिंग यूनिट की Radeon 7000 श्रृंखला भी लॉन्च की, जो टीएसएमसी 5nm प्रक्रिया का भी उपयोग करती है। रेफरी>Wickens, Katie (30 August 2022). "एएमडी की लिसा सु चिपलेट-आधारित आरडीएनए 3 जीपीयू आर्किटेक्चर की पुष्टि करती है". PC Gamer. Retrieved 20 September 2022.</ref>

5 एनएम प्रोसेस नोड

5 nm
IRDS roadmap 2017[32] Samsung[33][34][35][36][37] टीएसएमसी[33]
Process name 7 nm 5 nm 5LPE 5LPP N5 N5P
Transistor density (MTr/mm2) Un­known Un­known 126.9[38] Un­known 138.2[39][40]
SRAM bit-cell size (μm2) 0.027[41] 0.020[41] 0.0262[42] 0.021[42]
Transistor gate pitch (nm) 48 42 57 51
Interconnect pitch (nm) 28 24 36 Un­known 28[43]
Release status 2019 2021 2018 risk production[16]
2020 production 		2022 production 2019 risk production[17]
2020 production 		2020 risk production
2021 production
4 nm
Samsung[33][44][45][46][47] टीएसएमसी Intel[48][29]
Process name 4LPE 4LPP 4LPP+ 4HPC 4LPA N4 N4P N4X[26][27][28] 4N[49] 4
Transistor density (MTr/mm2) 137[38] Un­known Un­known Un­known 146.5[50] Un­known Un­known 123.4[31]
SRAM bit-cell size (μm2) 0.0262[42] Un­known Un­known Un­known Un­known Un­known Un­known Un­known 0.024[42]
Transistor gate pitch (nm) 57 Un­known Un­known Un­known 51 Un­known Un­known 50
Interconnect pitch (nm) 32 Un­known Un­known Un­known Un­known Un­known Un­known Un­known 30
Release status 2020 risk production
2021 production 		2022 production 2023 production 2024 production 2025 production 2021 risk production
2022 production 		2022 risk production
2022 production 		Risk production by H1 2023
2024 production 		2022 production 2022 risk production[51]
2023 production

ट्रांजिस्टर गेट पिच को सीपीपी (संपर्कित पॉली पिच) के रूप में भी जाना जाता है और इंटरकनेक्ट पिच को एमएमपी (न्यूनतम धातु पिच) भी कहा जाता है।[52][53]


5 एनएम से आगे

Main article: 3 nm process

3 एनएम (3-नैनोमीटर) 5 एनएम के पश्चात अगले नोड के लिए सामान्य शब्द है। As of 2021, टीएसएमसी की योजना 2022 के लिए 3 एनएम नोड का व्यावसायीकरण करने की है, जबकि SAMSUNG और इंटेल की 2023 के लिए योजना है।[48][54][55][56] 3.5 एनएम को 5 एनएम से आगे के प्रथम नोड के लिए एक नाम के रूप में भी दिया गया है।[57]


संदर्भ

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बाहरी संबंध

Preceded by
7 nm (FinFET) 		MOSFET semiconductor device fabrication process Succeeded by
3 nm (FinFET/GAAFET)
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