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* एंडियननेस कॉलम में, Bi का अर्थ है कि एंडियननेस विन्यास योग्य है।
* एंडियननेस कॉलम में, Bi का अर्थ है कि एंडियननेस विन्यास योग्य है।


{| class="wikitable sortable" border="1" style="font-size:85%;"
{| border="1" style="font-size:85%;"
!आर्किटेक्चर
!आर्किटेक्चर
![[ अंश |बिट]]
![[ अंश |बिट]]
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| 1
| 1
| [[Register–memory architecture|रजिस्टर-मेमोरी]]
| [[Register–memory architecture|रजिस्टर-मेमोरी]]
| [[Complex instruction set computer|CISC]]
| [[Complex instruction set computer|सीआईएससी]]
| 3
| 3
|वेरिएबल (8- से 24-बिट)
|वेरिएबल (8- से 24-बिट)
| स्थिति रजिस्टर
| स्थिति रजिस्टर
| Little
| थोड़ा
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| 1
| 1
| रजिस्टर-मेमोरी
| रजिस्टर-मेमोरी
| CISC
| सीआईएससी
| 3
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| चर (8- से 32-बिट)
| चर (8- से 32-बिट)
| स्थिति रजिस्टर
| स्थिति रजिस्टर
| Big
| बड़ा
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|
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| 1
| 1
| रजिस्टर-मेमोरी
| रजिस्टर-मेमोरी
| CISC
| सीआईएससी
| 3
| 3
| चर (8- से 32-बिट)
| चर (8- से 32-बिट)
| स्थिति रजिस्टर
| स्थिति रजिस्टर
| Big
| बड़ा
|
|
|
|
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| 2
| 2
| रजिस्टर-मेमोरी
| रजिस्टर-मेमोरी
| CISC
| सीआईएससी
| 8 data and 8 address
|8 डेटा और 8 एड्रेस
|चर
|चर
| स्थिति रजिस्टर
| स्थिति रजिस्टर
| Big
| बड़ा
|
|
|
|
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| 2
| 2
| रजिस्टर-मेमोरी
| रजिस्टर-मेमोरी
| CISC
| सीआईएससी
| 7
| 7
|वेरिएबल (8- से 24-बिट)
|वेरिएबल (8- से 24-बिट)
| स्थिति रजिस्टर
| स्थिति रजिस्टर
| Little
| थोड़ा
|
|
|
|
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| 1977?
| 1977?
| 1
| 1
| [[Load–store architecture|Register–Register]]
| [[Load–store architecture|रजिस्टर-रजिस्टर]]
| CISC
| सीआईएससी
| {{ubl|32 in 4-bit|16 in 8-bit|8 in 16-bit|4 in 32-bit}}
|4-बिट में 32
 
8-बिट में 16
 
16-बिट में 8
 
32-बिट में 4
| चर<small>(8-bit to 128&nbsp;bytes)</small>
| चर<small>(8-bit to 128&nbsp;bytes)</small>
| तुलना और शाखा
| तुलना और शाखा
| Little
| थोड़ा
|
|
|
|
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|
|
| 1978
| 1978
| 2 (integer)<br />3 ([[Advanced Vector Extensions|AVX]]){{efn|The LEA (all processors) and IMUL-immediate (80186 & later) instructions accept three operands; most other instructions of the base integer ISA accept no more than two operands.}}<br />4 ([[FMA instruction set|FMA4]] and <code>VPBLENDVPx</code>)<ref>{{cite web|url=https://www.amd.com/system/files/TechDocs/43479.pdf|title=AMD64 Architecture Programmer's Manual Volume 6: 128-Bit and 256-Bit XOP and FMA4 Instructions|date=November 2009|publisher=[[AMD]]}}</ref><br />
| 2 (पूर्णांक)<br />3 (एवीएक्स)<br />4 ([[FMA instruction set|FMA4]] and <code>VPBLENDVPx</code>)<ref>{{cite web|url=https://www.amd.com/system/files/TechDocs/43479.pdf|title=AMD64 Architecture Programmer's Manual Volume 6: 128-Bit and 256-Bit XOP and FMA4 Instructions|date=November 2009|publisher=[[AMD]]}}</ref><br />
| रजिस्टर-मेमोरी
| रजिस्टर-मेमोरी
| CISC
| सीआईएससी
| {{ubl|8 (+ 4 or 6 segment reg.) <small>(16/32-bit)</small>| 16 (+ 2 segment reg. gs/cs) <small>(64-bit)</small>| 32 with AVX-512}}<!-- general-purpose registers; floating-point stack and SSE registers not counted -->
|8 (+4 या 6 खंड रेग.) (16/32-बिट)
| Variable<!-- 1 to 5 bytes --> <small>(8086 ~ 80386: चरbetween 1 and 6 bytes /w MMU + intel SDK, 80486: 2 to 5 bytes with prefix, pentium and onward: 2 to 4 bytes with prefix, x64: 4 bytes prefix, third party x86 emulation: 1 to 15 bytes w/o prefix & MMU . SSE/MMX: 4 bytes /w prefix AVX: 8 Bytes /w prefix)</small>
 
16 (+ 2 खंड रेग. जीएस/सीएस) (64-बिट)
 
32 एवीएक्स-512 के साथ
|चर (8086 ~ 80386: 1 और 6 बाइट्स के बीच /डब्ल्यू एमएमयू + इंटेल एसडीके, 80486: उपसर्ग के साथ 2 से 5 बाइट्स, पेंटियम और आगे: उपसर्ग के साथ 2 से 4 बाइट्स, x64: 4 बाइट्स उपसर्ग, तृतीय पक्ष x86 अनुकरण: 1 15 बाइट्स बिना उपसर्ग और एमएमयू के। एसएसई/एमएमएक्स: 4 बाइट्स/डब्ल्यू उपसर्ग एवीएक्स: 8 बाइट्स/डब्ल्यू उपसर्ग)
| स्थिति कोड
| स्थिति कोड
| Little
| थोड़ा
| [[x87]], [[IA-32]], [[MMX (instruction set)|MMX]], [[3DNow!]], [[Streaming SIMD Extensions|SSE]],<br />[[SSE2]], [[Physical Address Extension|PAE]], [[x86-64]], [[SSE3]], [[SSSE3]], [[SSE4]],<br />[[Bit Manipulation Instruction Sets|BMI]], [[Advanced Vector Extensions|AVX]], [[AES instruction set|AES]], [[FMA instruction set|FMA]], [[XOP instruction set|XOP]], [[F16C]]
|x87, IA-32, MMX, 3DNow!, SSE,
 
एसएसई2, पीएई, x86-64, एसएसई3, एसएसएसई3, एसएसई4,
 
बीएमआई, एवीएक्स, एईएस, एफएमए, एक्सओपी, एफ16सी
| {{No}}
| {{No}}
| {{No}}
| {{No}}
Line 175: Line 189:
| 1992
| 1992
| 3
| 3
| Register–Register
| रजिस्टर-रजिस्टर
| [[Reduced instruction set computer|RISC]]
| [[Reduced instruction set computer|आरआईएससी]]
| 32 (including "zero")<!-- 31 64-bit GPRs, 31 64-bit FPRs, one of both is hardwired zero -->
|32 ("शून्य" सहित)
| Fixed <small>(32-bit)</small>
| फिक्स्ड (32-बिट)
| स्थिति रजिस्टर
| स्थिति रजिस्टर
| Bi
| Bi
| {{tooltip|2=Motion Video Instructions|MVI}}, {{tooltip|2=Byte-Word Extensions|BWX}}, {{tooltip|2=Floating-point Extensions|FIX}}, {{tooltip|2=Count Extensions|CIX}}
|एमवीआई, बीडब्ल्यूएक्स, फिक्स, सीआईएक्स
| {{No}}
| {{No}}
|
|
Line 187: Line 201:
| [[ARC (processor)|एआरसी]]
| [[ARC (processor)|एआरसी]]
| 16/32/64 (32→64)
| 16/32/64 (32→64)
| ARCv3<ref>{{Cite web|url=https://news.synopsys.com/2020-04-07-Synopsys-Introduces-New-64-bit-ARC-Processor-IP-Delivering-Up-to-3x-Performance-Increase-for-High-End-Embedded-Applications|title = Synopsys Introduces New 64-bit ARC Processor IP Delivering up to 3x Performance Increase for High-End Embedded Applications}}</ref>
| एआरसीवी3<ref>{{Cite web|url=https://news.synopsys.com/2020-04-07-Synopsys-Introduces-New-64-bit-ARC-Processor-IP-Delivering-Up-to-3x-Performance-Increase-for-High-End-Embedded-Applications|title = Synopsys Introduces New 64-bit ARC Processor IP Delivering up to 3x Performance Increase for High-End Embedded Applications}}</ref>
| 1996
| 1996
| 3
| 3
| Register–Register
| रजिस्टर-रजिस्टर
| RISC
| आरआईएससी
| 16 or 32 including SP <br /> user can increase to 60
|एसपी समेत 16 या 32
 
उपयोगकर्ता 60 तक बढ़ सकता है
| चर<small>(16- or 32-bit)</small>
| चर<small>(16- or 32-bit)</small>
| तुलना और शाखा
| तुलना और शाखा
| Bi
| Bi
| APEX User-defined instructions
|एपेक्स उपयोगकर्ता-परिभाषित निर्देश
|
|
|  
|  
Line 202: Line 218:
| [[ARM architecture#32-bit architecture|एआरएम/ए32]]
| [[ARM architecture#32-bit architecture|एआरएम/ए32]]
| 32
| 32
| ARMv1–v9
| एआरसीवी1–v9
| 1983
| 1983
| 3
| 3
| Register–Register
| रजिस्टर-रजिस्टर
| RISC
| आरआईएससी
| {{ubl|15}}
| {{ubl|15}}
| Fixed <small>(32-bit)</small>
| फिक्स्ड (32-बिट)
| स्थिति कोड
| स्थिति कोड
| Bi
| Bi
| NEON, [[Jazelle]], {{tooltip|2=Vector Floating Point|VFP}},<br />[[TrustZone]], {{Abbr|LPAE|Large Physical Address Extension}}
|नियॉन, जैज़ेल, वीएफपी,
 
ट्रस्टज़ोन, एलपीएई
|
|
| {{No}}
| {{No}}
Line 217: Line 235:
| [[ARM architecture#Thumb|थंब/टी32]]
| [[ARM architecture#Thumb|थंब/टी32]]
| 32
| 32
| ARMv4T-ARMv8
| एआरएमवी4टी-एआरएमवी8
| 1994
| 1994
| 3
| 3
| Register–Register
| रजिस्टर-रजिस्टर
| RISC
| आरआईएससी
| {{ubl|7 with 16-bit Thumb instructions|15 with 32-bit Thumb-2 instructions}}
|7 16-बिट थंब निर्देशों के साथ
| Thumb: Fixed <small>(16-bit)</small>, Thumb-2:<br />चर<small>(16- or 32-bit)</small>
 
15 32-बिट थंब-2 निर्देशों के साथ
| Thumb: फिक्स्ड <small>(16-bit)</small>, Thumb-2:<br />चर<small>(16- or 32-bit)</small>
| स्थिति कोड
| स्थिति कोड
| Bi
| Bi
| NEON, [[Jazelle]], {{tooltip|2=Vector Floating Point|VFP}},<br />[[TrustZone]], {{Abbr|LPAE|Large Physical Address Extension}}
|नियॉन, जैज़ेल, वीएफपी,
 
ट्रस्टज़ोन, एलपीएई
|
|
| {{No}}
| {{No}}
Line 232: Line 254:
| [[ARM architecture#64/32-bit architecture|आर्म64/ए64]]
| [[ARM architecture#64/32-bit architecture|आर्म64/ए64]]
| 64
| 64
| ARMv8-A<ref>{{Cite web |url=http://www.arm.com/files/downloads/ARMv8_Architecture.pdf |title=ARMv8 Technology Preview |access-date=2011-10-28 |archive-url=https://web.archive.org/web/20180610181021/https://www.arm.com/files/downloads/ARMv8_Architecture.pdf |archive-date=2018-06-10 |url-status=dead }}</ref>
| एआरएमवी8-ए<ref>{{Cite web |url=http://www.arm.com/files/downloads/ARMv8_Architecture.pdf |title=ARMv8 Technology Preview |access-date=2011-10-28 |archive-url=https://web.archive.org/web/20180610181021/https://www.arm.com/files/downloads/ARMv8_Architecture.pdf |archive-date=2018-06-10 |url-status=dead }}</ref>
| 2011<ref>{{cite web |url= http://www.computerworld.com/s/article/9221262/ARM_goes_64_bit_with_new_ARMv8_chip_architecture/ |title= ARM goes 64-bit with new ARMv8 chip architecture |date= 27 October 2011 |access-date= 26 May 2012}}</ref>
| 2011<ref>{{cite web |url= http://www.computerworld.com/s/article/9221262/ARM_goes_64_bit_with_new_ARMv8_chip_architecture/ |title= ARM goes 64-bit with new ARMv8 chip architecture |date= 27 October 2011 |access-date= 26 May 2012}}</ref>
| 3
| 3
| Register–Register
| रजिस्टर-रजिस्टर
| RISC
| आरआईएससी
| 32 (including the stack pointer/"zero" register)  
|32 (स्टैक पॉइंटर/"शून्य" रजिस्टर सहित)
| Fixed <small>(32-bit)</small>, चर<small>(32-bit or 64-bit for [[Fujitsu A64FX#Design|FMA4]] with 32-bit prefix<ref name="FujitsuHotChips">{{cite web |title=Hot Chips 30 conference; Fujitsu briefing |url=http://www.hotchips.org/hc30/2conf/2.13_Fujitsu_HC30.Fujitsu.Yoshida.rev1.2.pdf |archive-url=https://web.archive.org/web/20201205202434/https://hotchips.org/hc30/2conf/2.13_Fujitsu_HC30.Fujitsu.Yoshida.rev1.2.pdf |archive-date=2020-12-05 |publisher=Toshio Yoshida}}</ref><!-- See slide 9 and 10: "For SVE, four-operand “FMA4” requires a prefix instruction (MOVPRFX) followed by destructive 3-operand FMA3" -->)</small>
| फिक्स्ड (32-बिट), चर<small>(32-bit or 64-bit for [[Fujitsu A64FX#Design|FMA4]] with 32-bit prefix<ref name="FujitsuHotChips">{{cite web |title=Hot Chips 30 conference; Fujitsu briefing |url=http://www.hotchips.org/hc30/2conf/2.13_Fujitsu_HC30.Fujitsu.Yoshida.rev1.2.pdf |archive-url=https://web.archive.org/web/20201205202434/https://hotchips.org/hc30/2conf/2.13_Fujitsu_HC30.Fujitsu.Yoshida.rev1.2.pdf |archive-date=2020-12-05 |publisher=Toshio Yoshida}}</ref><!-- See slide 9 and 10: "For SVE, four-operand “FMA4” requires a prefix instruction (MOVPRFX) followed by destructive 3-operand FMA3" -->)</small>
| स्थिति कोड
| स्थिति कोड
| Bi
| Bi
| SVE and SVE2
|एसवीई और एसवीई2
|
|
| {{No}}
| {{No}}
Line 250: Line 272:
| 1997
| 1997
| 2
| 2
| Register–Register
| रजिस्टर-रजिस्टर
| RISC
| आरआईएससी
| 32<br />16 on "reduced architecture"
|32
 
16 "कम वास्तुकला" पर
| चर<small>(mostly 16-bit, four instructions are 32-bit)</small>
| चर<small>(mostly 16-bit, four instructions are 32-bit)</small>
|स्थिति रजिस्टर,
|स्थिति रजिस्टर,
Line 265: Line 289:


तुलना करें और छोड़ें
तुलना करें और छोड़ें
| Little
| थोड़ा
|
|
|
|
Line 272: Line 296:
| [[AVR32|एवीआर32]]
| [[AVR32|एवीआर32]]
| 32
| 32
| Rev 2
|रेव 2
| 2006 <!-- AVR family 1996, first AVR32 chip in 2006 -->
| 2006 <!-- AVR family 1996, first AVR32 chip in 2006 -->
| 2–3
| 2–3
|
|
| RISC
| आरआईएससी
| 15 <!-- Up to 15× general-purpose 32-bit registers -->
| 15
| Variable<ref>{{cite web | url= http://www.atmel.com/dyn/resources/prod_documents/doc32000.pdf | title= AVR32 Architecture Document | publisher= [[Atmel]] | access-date= 2008-06-15}}</ref>
| चर<ref>{{cite web | url= http://www.atmel.com/dyn/resources/prod_documents/doc32000.pdf | title= AVR32 Architecture Document | publisher= [[Atmel]] | access-date= 2008-06-15}}</ref>
|
|
| Big <!-- have special endian-translating load and store instructions -->
| बड़ा<!-- have special endian-translating load and store instructions -->
| [[Java virtual machine]]
|जावा वर्चुअल मशीन
|
|
|
|
Line 290: Line 314:
| 2000
| 2000
|3<ref>{{Cite web|url=https://www.analog.com/media/en/dsp-documentation/processor-manuals/blackfin_pgr_rev2.2.pdf|title=Blackfin manual|website=analog.com}}</ref>
|3<ref>{{Cite web|url=https://www.analog.com/media/en/dsp-documentation/processor-manuals/blackfin_pgr_rev2.2.pdf|title=Blackfin manual|website=analog.com}}</ref>
| Register–Register
| रजिस्टर-रजिस्टर
| RISC<ref>{{cite web | url= http://www.analog.com/en/embedded-processing-dsp/blackfin/content/blackfin_architecture/fca.html | title= Blackfin Processor Architecture Overview | publisher= [[Analog Devices]] | access-date= 2009-05-10}}</ref>
| आरआईएससी<ref>{{cite web | url= http://www.analog.com/en/embedded-processing-dsp/blackfin/content/blackfin_architecture/fca.html | title= Blackfin Processor Architecture Overview | publisher= [[Analog Devices]] | access-date= 2009-05-10}}</ref>
| 2 accumulators
|2 संचायक
8 data registers


8 pointer registers
8 डेटा रजिस्टर


4 index registers
8 सूचक रजिस्टर


4 buffer registers
4 सूचकांक रजिस्टर
 
4 बफ़र रजिस्टर
| चर(<small>16- or 32-bit</small>)
| चर(<small>16- or 32-bit</small>)
| स्थिति कोड
| स्थिति कोड
| Little<ref>{{cite web | url= http://www.analog.com/FAQs/FAQDisplay.html?DSPKBContentID=752A11D1-9E11-4A7F-91AC-CA3C264C5667 | title= Blackfin memory architecture | publisher= [[Analog Devices]] | access-date= 2009-12-18 | archive-url= https://web.archive.org/web/20110616182409/http://www.analog.com/FAQs/FAQDisplay.html?DSPKBContentID=752A11D1-9E11-4A7F-91AC-CA3C264C5667 | archive-date= 2011-06-16 | url-status= dead }}</ref>
| थोड़ा<ref>{{cite web | url= http://www.analog.com/FAQs/FAQDisplay.html?DSPKBContentID=752A11D1-9E11-4A7F-91AC-CA3C264C5667 | title= Blackfin memory architecture | publisher= [[Analog Devices]] | access-date= 2009-12-18 | archive-url= https://web.archive.org/web/20110616182409/http://www.analog.com/FAQs/FAQDisplay.html?DSPKBContentID=752A11D1-9E11-4A7F-91AC-CA3C264C5667 | archive-date= 2011-06-16 | url-status= dead }}</ref>
|
|
|
|
Line 313: Line 338:
| 3
| 3
| रजिस्टर-मेमोरी
| रजिस्टर-मेमोरी
| CISC
| सीआईएससी
| 48-bit A reg., 48-bit Q reg., 6 15-bit B registers, miscellaneous
|48-बिट ए रेग., 48-बिट क्यू रेग., 6 15-बिट बी रजिस्टर, विविध
| चर<small>(24- or 48-bit)</small>
| चर<small>(24- or 48-bit)</small>
|कई प्रकार की छलांग और स्किप
|कई प्रकार की छलांग और स्किप
| Big
| बड़ा
|
|
|
|
Line 328: Line 353:
| 1964
| 1964
| 3
| 3
| Register–Register
| रजिस्टर-रजिस्टर
| n/a{{efn|partly RISC: load/store architecture and simple addressing modes, partly CISC: three instruction lengths and no single instruction timing}}
| n/a{{efn|partly RISC: load/store architecture and simple addressing modes, partly CISC: three instruction lengths and no single instruction timing}}
| 24 (8 18-bit address reg.,<br />8 18-bit index reg.,<br />8 60-bit operand reg.)
|24 (8 18-बिट एड्रेस रेग.,
 
8 18-बिट इंडेक्स रेग.,
 
8 60-बिट ऑपरेंड reg.)
| चर<small>(15-, 30-, or 60-bit)</small>
| चर<small>(15-, 30-, or 60-bit)</small>
| तुलना और शाखा
| तुलना और शाखा
| n/a{{efn|Since memory is an array of 60-bit words with no means to access sub-units, big endian vs. little endian makes no sense.  The optional CMU unit uses big-endian semantics.}}
| n/a{{efn|Since memory is an array of 60-bit words with no means to access sub-units, big endian vs. little endian makes no sense.  The optional CMU unit uses big-endian semantics.}}
| Compare/Move Unit
|इकाई की तुलना/स्थानांतरण करें
| {{No}}
| {{No}}
| {{No}}
| {{No}}
Line 345: Line 374:
| 1 or 2
| 1 or 2
| रजिस्टर-मेमोरी
| रजिस्टर-मेमोरी
| CISC
| सीआईएससी
| 1 18-bit A register, locations 1–63 serve as index registers for some instructions
|1 18-बिट ए रजिस्टर, स्थान 1-63 कुछ निर्देशों के लिए इंडेक्स रजिस्टर के रूप में कार्य करते हैं
| चर<small>(12- or 24-bit)</small>
| चर<small>(12- or 24-bit)</small>
|टेस्ट ए रजिस्टर, टेस्ट चैनल
|टेस्ट ए रजिस्टर, टेस्ट चैनल
| n/a{{efn|Since memory is an array of 12-bit words with no means to access sub-units, big endian vs. little endian makes no sense.}}
| n/a{{efn|Since memory is an array of 12-bit words with no means to access sub-units, big endian vs. little endian makes no sense.}}
| additional Peripheral Processing Units
|अतिरिक्त परिधीय प्रसंस्करण इकाइयाँ
| {{No}}
| {{No}}
| {{No}}
| {{No}}
Line 360: Line 389:
| 2000
| 2000
| 1
| 1
| Register–Register
| रजिस्टर-रजिस्टर
| [[Very long instruction word|VLIW]]<ref name="crusoe-arch" /><ref name="technology-behind-crusoe">{{cite web |url=http://www.cs.ucf.edu/~lboloni/Teaching/EEL5708_2004/slides/paper_aklaiber_19jan00.pdf |title=The Technology Behind Crusoe Processors |author=Alexander Klaiber |publisher=Transmeta Corporation |date=January 2000 |access-date=December 6, 2013}}</ref>
| [[Very long instruction word|VLIW]]<ref name="crusoe-arch" /><ref name="technology-behind-crusoe">{{cite web |url=http://www.cs.ucf.edu/~lboloni/Teaching/EEL5708_2004/slides/paper_aklaiber_19jan00.pdf |title=The Technology Behind Crusoe Processors |author=Alexander Klaiber |publisher=Transmeta Corporation |date=January 2000 |access-date=December 6, 2013}}</ref>
| {{ubl|1 in native push stack mode|6 in x86 emulation +<br />8 in x87/MMX mode +<br />50 in rename status|12 integer + 48 shadow +<br />4 debug in native VLIW|mode<ref name="crusoe-arch" /><ref name="technology-behind-crusoe" />}}
| {{ubl|1 in native push stack mode|6 in x86 emulation +<br />8 in x87/MMX mode +<br />50 in rename status|12 integer + 48 shadow +<br />4 debug in native VLIW|mode<ref name="crusoe-arch" /><ref name="technology-behind-crusoe" />}}
| चर<small>(64- or 128-bit in native mode, 15 bytes in x86 emulation)</small><ref name="technology-behind-crusoe" />
| चर<small>(64- or 128-bit in native mode, 15 bytes in x86 emulation)</small><ref name="technology-behind-crusoe" />
| स्थिति कोड<ref name="crusoe-arch" />
| स्थिति कोड<ref name="crusoe-arch" />
| Little
| थोड़ा
|
|
|
|
Line 372: Line 401:
| {{interlanguage link|एल्ब्रस|lt=Elbrus|ru|Эльбрус (процессорная архитектура)}}<br />(मूल वीएलआईडब्ल्यू)(एल्ब्रस)
| {{interlanguage link|एल्ब्रस|lt=Elbrus|ru|Эльбрус (процессорная архитектура)}}<br />(मूल वीएलआईडब्ल्यू)(एल्ब्रस)
| 64
| 64
| Elbrus-4S
|एल्ब्रस-4एस
| 2014
| 2014
| 1
| 1
| Register–Register<ref name="crusoe-arch"/>
| रजिस्टर-रजिस्टर<ref name="crusoe-arch"/>
| VLIW
| VLIW
| 8–64
| 8–64
| 64
| 64
| स्थिति कोड
| स्थिति कोड
| Little
| थोड़ा
| Just-in-time dynamic translation: [[x87]], [[IA-32]], [[MMX (instruction set)|MMX]], [[Streaming SIMD Extensions|SSE]],<br />[[SSE2]], [[x86-64]], [[SSE3]], [[Advanced Vector Extensions|AVX]]
|बिल्कुल सही समय पर गतिशील अनुवाद: x87, IA-32, MMX, SSE,
 
एसएसई2, x86-64, एसएसई3, एवीएक्स
| {{No}}
| {{No}}
| {{No}}
| {{No}}
Line 391: Line 422:
| 3
| 3
|
|
| RISC
| आरआईएससी
| 32
| 32
| Fixed <small>(32-bit)</small>
| फिक्स्ड (32-बिट)
|
|
| Big
| बड़ा
|
|
| {{Yes}}
| {{Yes}}
Line 405: Line 436:
| 2009
| 2009
| 3
| 3
| Register–Register
| रजिस्टर-रजिस्टर
| RISC
| आरआईएससी
| 8–72
| 8–72
| चर<small>(16- or 32-bit)</small>
| चर<small>(16- or 32-bit)</small>
| तुलना और शाखा<br />and स्थिति रजिस्टर
| तुलना और शाखा<br />and स्थिति रजिस्टर
| Bi
| Bi
| User-defined instructions
|उपयोगकर्ता-परिभाषित निर्देश
| {{No}}
| {{No}}
| {{No}}
| {{No}}
Line 421: Line 452:
| 3
| 3
| [[Stack machine]]
| [[Stack machine]]
| CISC
| सीआईएससी
| 0
| 0
| चर<small>(6 to 321 bits)</small>
| चर<small>(6 to 321 bits)</small>
Line 436: Line 467:
| 2001
| 2001
|
|
| Register–Register
| रजिस्टर-रजिस्टर
| [[Explicitly parallel instruction computing|EPIC]]
| [[Explicitly parallel instruction computing|EPIC]]
| 128 <!-- 128× 64-bit general purpose registers, 128× 80-bit floating-point registers, 64× 1-bit predicate registers -->
| 128 <!-- 128× 64-bit general purpose registers, 128× 80-bit floating-point registers, 64× 1-bit predicate registers -->
| Fixed <small>(128-bit bundles with 5-bit template tag and 3 instructions, each 41-bit long)</small>
|फिक्स्ड (5-बिट टेम्पलेट टैग और 3 निर्देशों के साथ 128-बिट बंडल, प्रत्येक 41-बिट लंबा)
| स्थिति रजिस्टर
| स्थिति रजिस्टर
| Bi<br /><small>(selectable)</small>
| Bi<br /><small>(selectable)</small>
| Intel Virtualization Technology
|इंटेल वर्चुअलाइजेशन टेक्नोलॉजी
| {{No}}
| {{No}}
| {{No}}
| {{No}}
Line 451: Line 482:
| 2021
| 2021
| 4
| 4
| Register–Register
| रजिस्टर-रजिस्टर
| RISC
| आरआईएससी
| 32 (including "zero")
| 32 (including "zero")
| Fixed (32-bit)
|फिक्स्ड (32-बिट)
|  
|  
| Little
| थोड़ा
|  
|  
| {{No}}
| {{No}}
Line 466: Line 497:
| 1997
| 1997
|3
|3
| Register–Register
| रजिस्टर-रजिस्टर
| RISC
| आरआईएससी
| 16 <!-- 16× 32-bit registers -->
| 16 <!-- 16× 32-bit registers -->
| चर<small>(16- or 32-bit)</small>
| चर<small>(16- or 32-bit)</small>
Line 481: Line 512:
| 1988
| 1988
| 3
| 3
| Register–Register
| रजिस्टर-रजिस्टर
| RISC
| आरआईएससी
|  
|  
| Fixed <small>(32-bit)</small>
|फिक्स्ड (32-बिट)
|  
|  
| Big
| बड़ा
|
|
|  
|  
Line 496: Line 527:
| 2006
| 2006
| 3
| 3
| Register–Register
| रजिस्टर-रजिस्टर
| RISC
| आरआईएससी
| 32<ref>{{cite web | url= http://www.latticesemi.com/products/intellectualproperty/ipcores/mico32/mico32architecture.cfm | title= LatticeMico32 Architecture | publisher= [[Lattice Semiconductor]] |url-status =dead|archive-url = https://web.archive.org/web/20100623021729/http://www.latticesemi.com/products/intellectualproperty/ipcores/mico32/mico32architecture.cfm |archive-date = 23 June 2010}}</ref>
| 32<ref>{{cite web | url= http://www.latticesemi.com/products/intellectualproperty/ipcores/mico32/mico32architecture.cfm | title= LatticeMico32 Architecture | publisher= [[Lattice Semiconductor]] |url-status =dead|archive-url = https://web.archive.org/web/20100623021729/http://www.latticesemi.com/products/intellectualproperty/ipcores/mico32/mico32architecture.cfm |archive-date = 23 June 2010}}</ref>
| Fixed <small>(32-bit)</small>
|फिक्स्ड (32-बिट)
| तुलना और शाखा
| तुलना और शाखा
| Big
| बड़ा
| User-defined instructions
|उपयोगकर्ता-परिभाषित निर्देश
| {{Yes}}<ref>{{cite web | url= http://www.latticesemi.com/products/intellectualproperty/ipcores/mico32/mico32opensourcelicensing.cfm | title= LatticeMico32 Open Source Licensing | publisher= [[Lattice Semiconductor]] |url-status = dead|archive-url = https://web.archive.org/web/20100620185845/http://www.latticesemi.com/products/intellectualproperty/ipcores/mico32/mico32opensourcelicensing.cfm|archive-date = 20 June 2010}}</ref>
| {{Yes}}<ref>{{cite web | url= http://www.latticesemi.com/products/intellectualproperty/ipcores/mico32/mico32opensourcelicensing.cfm | title= LatticeMico32 Open Source Licensing | publisher= [[Lattice Semiconductor]] |url-status = dead|archive-url = https://web.archive.org/web/20100620185845/http://www.latticesemi.com/products/intellectualproperty/ipcores/mico32/mico32opensourcelicensing.cfm|archive-date = 20 June 2010}}</ref>
| {{Yes}}
| {{Yes}}
Line 511: Line 542:
| 1981
| 1981
| 1–3
| 1–3
| Register–Register
| रजिस्टर-रजिस्टर
| RISC
| आरआईएससी
| 4–32 (including "zero")<!-- 15× 32-bit GPRs (R0=0), 16× 32-bit FP regs (paired DP). MIPS64 has 31× 64-bit GPRs. R0=0 sometimes counted as 32nd GPR, but isn't. Some customized chip may have much fewer register in order to fixed the custom instruction set for specific use, ex: Emotion engine -->
| 4–32 (including "zero")<!-- 15× 32-bit GPRs (R0=0), 16× 32-bit FP regs (paired DP). MIPS64 has 31× 64-bit GPRs. R0=0 sometimes counted as 32nd GPR, but isn't. Some customized chip may have much fewer register in order to fixed the custom instruction set for specific use, ex: Emotion engine -->
| Fixed <small>(32-bit)</small>
| फिक्स्ड (32-बिट)
| स्थिति रजिस्टर
| स्थिति रजिस्टर
| Bi
| Bi
| [[MDMX]], [[MIPS-3D]]
|एमडीएमएक्स, एमआईपीएस-3डी
| {{No}}
| {{No}}
| {{No}}<ref>[https://www.mipsopen.com MIPS Open]</ref><ref>{{Cite web|url=https://www.hackster.io/news/wave-computing-closes-its-mips-open-initiative-with-immediate-effect-zero-warning-e88b0df9acd0|title = Wave Computing Closes Its MIPS Open Initiative with Immediate Effect, Zero Warning}}</ref>
| {{No}}<ref>[https://www.mipsopen.com MIPS Open]</ref><ref>{{Cite web|url=https://www.hackster.io/news/wave-computing-closes-its-mips-open-initiative-with-immediate-effect-zero-warning-e88b0df9acd0|title = Wave Computing Closes Its MIPS Open Initiative with Immediate Effect, Zero Warning}}</ref>
Line 526: Line 557:
| 1999
| 1999
| 3
| 3
| Register–Register
| रजिस्टर-रजिस्टर
| RISC
| आरआईएससी
| 256 <!-- 256× 64-bit general-purpose registers and 32× 64-bit special-purpose registers -->
| 256 <!-- 256× 64-bit general-purpose registers and 32× 64-bit special-purpose registers -->
| Fixed <small>(32-bit)</small>
| फिक्स्ड (32-बिट)
| {{dunno}}
| {{dunno}}
| Big
| बड़ा
| {{dunno}}
| {{dunno}}
| {{Yes}}
| {{Yes}}
Line 541: Line 572:
| 2000
| 2000
| 3
| 3
| Register–Register
| रजिस्टर-रजिस्टर
| RISC
| आरआईएससी
| 32
| 32
| Fixed (32-bit)
| फिक्स्ड (32-बिट)
| स्थिति रजिस्टर
| स्थिति रजिस्टर
| Little
| थोड़ा
| Soft processor that can be instantiated on an Altera FPGA device
|सॉफ्ट प्रोसेसर जिसे अल्टेरा एफपीजीए डिवाइस पर इंस्टेंट किया जा सकता है
| {{No}}
| {{No}}
| {{partial|On Altera/Intel FPGA only}}
| {{partial|On Altera/Intel FPGA only}}
Line 556: Line 587:
| 1982
| 1982
| 5
| 5
| Memory–Memory
| स्मृति-स्मृति
| CISC
| सीआईएससी
| 8 <!-- Up to 8× general-purpose 32-bit registers -->
| 8 <!-- Up to 8× general-purpose 32-bit registers -->
| चर[[Huffman coding|Huffman coded]], up to 23&nbsp;bytes long
|चारहफ़मैन कोडित, 23 बाइट्स तक लंबा
| स्थिति कोड
| स्थिति कोड
| Little
| थोड़ा
| BitBlt instructions
|बिटब्ल्ट निर्देश
|
|
|
|
Line 571: Line 602:
| 2000
| 2000
| 3
| 3
| Register–Register
| रजिस्टर-रजिस्टर
| RISC
| आरआईएससी
| 16 or 32 <!-- 32-bit registers -->
| 16 or 32 <!-- 32-bit registers -->
| Fixed
| फिक्स्ड
| {{dunno}}
| {{dunno}}
| {{dunno}}
| {{dunno}}
Line 587: Line 618:
| 1986
| 1986
| 3
| 3
| Register–Register
| रजिस्टर-रजिस्टर
| RISC
| आरआईएससी
| 32
| 32
| Fixed <small>(32-bit)</small>
| फिक्स्ड (32-बिट)
| तुलना और शाखा
| तुलना और शाखा
| Big → Bi <!-- 1.0 is big-endian, 1.1 and 2.0 are bi-endian -->
|बीआई-अनुग्रह
| [[Multimedia Acceleration eXtensions|MAX]]
|मैक्स
| {{No}}
| {{No}}
|
|
Line 603: Line 634:
|
|
| रजिस्टर-मेमोरी
| रजिस्टर-मेमोरी
| CISC
| सीआईएससी
| 1 accumulator
|1 संचायक
1 multiplier quotient register
 
| Fixed <small>(12-bit)</small>
1 गुणक भागफल रजिस्टर
|फिक्स्ड (12-bit)
|स्थिति पंजी
|स्थिति पंजी


परीक्षण और शाखा
परीक्षण और शाखा
|
|
| EAE (Extended Arithmetic Element)
|ईएई (विस्तारित अंकगणितीय तत्व)
|
|
|
|
Line 620: Line 652:
| 1970
| 1970
| 2
| 2
| Memory–Memory
| स्मृति-स्मृति
| CISC
| सीआईएससी
| 8 (includes program counter and stack pointer, though any register can act as stack pointer)
|8 (प्रोग्राम काउंटर और स्टैक पॉइंटर शामिल है, हालांकि कोई भी रजिस्टर स्टैक पॉइंटर के रूप में कार्य कर सकता है)
| चर<small>(16-, 32-, or 48-bit)</small>
| चर<small>(16-, 32-, or 48-bit)</small>
| स्थिति कोड
| स्थिति कोड
| Little
| थोड़ा
| Floating Point,<br />Commercial Instruction Set
|फ़्लोटिंग पॉइंट,
 
वाणिज्यिक अनुदेश सेट
| {{No}}
| {{No}}
| {{No}}
| {{No}}
Line 634: Line 668:
| 3.1<ref name="POWER">{{cite web |title=Power ISA Version 3.1 |publisher=openpowerfoundation.org |date=2020-05-01 |url=https://ibm.ent.box.com/s/hhjfw0x0lrbtyzmiaffnbxh2fuo0fog0 |access-date=2021-10-20}}</ref>
| 3.1<ref name="POWER">{{cite web |title=Power ISA Version 3.1 |publisher=openpowerfoundation.org |date=2020-05-01 |url=https://ibm.ent.box.com/s/hhjfw0x0lrbtyzmiaffnbxh2fuo0fog0 |access-date=2021-10-20}}</ref>
| 1990
| 1990
| 3 (mostly). FMA, LD/ST-Update
|3 (ज्यादातर). एफएमए, एलडी/एसटी-अपडेट
| Register–Register
| रजिस्टर-रजिस्टर
| RISC
| आरआईएससी
| 32 GPR, 8 4-bit Condition Fields, Link Register, Counter Register
|32 जीपीआर, 8 4-बिट कंडीशन फील्ड, लिंक रजिस्टर, काउंटर रजिस्टर
| Fixed <small>(32-bit)</small>, चर<small>(32- or 64-bit with the 32-bit prefix<ref name="POWER" />)</small>
| फिक्स्ड (32-बिट), चर<small>(32- or 64-bit with the 32-bit prefix<ref name="POWER" />)</small>
|स्थिति कोड, शाखा-काउंटर ऑटो-कमी
|स्थिति कोड, शाखा-काउंटर ऑटो-कमी
| Bi-endian
|बीआई-अनुग्रह
| [[AltiVec]], APU, [[AltiVec#VSX|VSX]], [[Cell (microprocessor)|Cell]], Floating-point, Matrix Mutiply Assist
|AltiVec, APU, VSX, सेल, फ़्लोटिंग-पॉइंट, मैट्रिक्स मल्टीप्लाई असिस्ट
| {{Yes}}
| {{Yes}}
| {{Yes}}
| {{Yes}}
Line 650: Line 684:
| 2010
| 2010
| 3
| 3
| Register–Register
| रजिस्टर-रजिस्टर
| RISC
| आरआईएससी
| 32 (including "zero") <!-- 31 integer registers one zero register and 32 floating-point registers. -->
|32 ("शून्य" सहित)
| Variable
| चर
|तुलना और शाखा
|तुलना और शाखा
| Little
| थोड़ा
| {{dunno}}
| {{dunno}}
| {{Yes}} <!-- BSD License -->
| {{Yes}} <!-- BSD License -->
Line 665: Line 699:
| 2000
| 2000
| 3
| 3
| Memory–Memory
| स्मृति-स्मृति
| CISC
| सीआईएससी
| 4 integer + 4 address
| 4 पूर्णांक + 4 पता
| Variable <!-- 1 to 128 bytes -->
|चर
| तुलना और शाखा
| तुलना और शाखा
| Little
| थोड़ा
|
|
|
|
Line 681: Line 715:
|
|
|
|
| RISC
| आरआईएससी
|
|
|
|
|
|
| Little
| थोड़ा
|
|
|
|
Line 692: Line 726:
| [[SPARC|स्पार्क]]
| [[SPARC|स्पार्क]]
| 64 <small>(32→64)</small>
| 64 <small>(32→64)</small>
| OSA2017<ref>[http://www.oracle.com/technetwork/server-storage/sun-sparc-enterprise/documentation/sparc-processor-2516655.html Oracle SPARC Processor Documentation]</ref>
| ओएसए2017<ref>[http://www.oracle.com/technetwork/server-storage/sun-sparc-enterprise/documentation/sparc-processor-2516655.html Oracle SPARC Processor Documentation]</ref>
| 1985
| 1985
| 3
| 3
| Register–Register
| रजिस्टर-रजिस्टर
| RISC
| आरआईएससी
| 32 (including "zero")<!-- 8 globals but %g0 always zero; at least 3 register windows of 16, not counting overlap -->
|32 ("शून्य" सहित)
| Fixed <small>(32-bit)</small>
| फिक्स्ड (32-बिट)
| स्थिति कोड
| स्थिति कोड
| Big → Bi <!-- Historically big-endian, V9 is bi-endian -->
| बड़ा → Bi<!-- Historically big-endian, V9 is bi-endian -->
| [[Visual Instruction Set|VIS]]
|विस
| {{Yes}}
| {{Yes}}
| {{Yes}}<ref>[http://sparc.org/technical-documents/#ArchLic SPARC Architecture License]</ref>
| {{Yes}}<ref>[http://sparc.org/technical-documents/#ArchLic SPARC Architecture License]</ref>
Line 710: Line 744:
| 1994
| 1994
| 2
| 2
| Register–Register<br /> रजिस्टर-मेमोरी
| रजिस्टर-रजिस्टर<br /> रजिस्टर-मेमोरी
| RISC
| आरआईएससी
| 16
| 16
| Fixed <small>(16- or 32-bit)</small>, Variable
|फिक्स्ड (16- or 32-bit), चर
| स्थिति कोड<br />(single bit)
| स्थिति कोड<br />(single bit)
| Bi
| Bi
Line 727: Line 761:
|  
|  
| 1964
| 1964
| 2 <small>(most)</small><br />3 <small>(FMA, distinct<br />operand facility)</small><br />4 <small>(some vector inst.)</small>
|2 (अधिकांश)
| रजिस्टर-मेमोरी<br />Memory–Memory<br /> Register–Register
 
| CISC
3 (एफएमए, विशिष्ट
| 16 general<br />16 control (S/370 and later)<br />16 access (ESA/370 and later)<!-- 16× 64/32-bit general purpose registers, 16× 64-bit floating point registers, 16× 32-bit access registers, 16× 64/32-bit control registers -->
 
| चर<small>(16-, 32-, or 48-bit)</small>
संकार्य सुविधा)
 
4 (कुछ वेक्टर उदाहरण)
| रजिस्टर-मेमोरी<br />स्मृति-स्मृति<br /> रजिस्टर-रजिस्टर
| सीआईएससी
|16 सामान्य
 
16 नियंत्रण (एस/370 और बाद का)
 
16 एक्सेस (ईएसए/370 और बाद में)
|चर(16-, 32-, या 48-बिट)
| स्थिति कोड, तुलना और शाखा ऑटो वृद्धि, शाखा-काउंटर ऑटो-कमी
| स्थिति कोड, तुलना और शाखा ऑटो वृद्धि, शाखा-काउंटर ऑटो-कमी
| Big
| बड़ा
|
|
| {{No}}
| {{No}}
Line 743: Line 787:
| 1987
| 1987
| 1
| 1
| [[Stack machine]]
| [[Stack machine|स्टैक मशीन]]
| [[Minimal instruction set computer|MISC]]
|एमआईएससी
| 3 (as stack)
|3 (ढेर के रूप में)
| चर<small>(8 ~ 120 bytes)</small>
|चर(8 ~ 120 बाइट्स)
| तुलना और शाखा
| तुलना और शाखा
| Little
| थोड़ा
|
|
|
|
Line 758: Line 802:
| 1977
| 1977
| 6
| 6
| Memory–Memory
| स्मृति-स्मृति
| CISC
| सीआईएससी
| 16
| 16
| Variable <!-- 1 to 321 bytes -->
|चर
| स्थिति कोड, तुलना और शाखा
| स्थिति कोड, तुलना और शाखा
| Little
| थोड़ा
|
|
| {{No}}
| {{No}}
Line 774: Line 818:
| 2
| 2
| रजिस्टर-मेमोरी
| रजिस्टर-मेमोरी
| CISC
| सीआईएससी
| 17
| 17
| चर<small>(8 to 32&nbsp;bits)</small>
|चर(8 से 32 बिट)
| स्थिति रजिस्टर
| स्थिति रजिस्टर
| Little
| थोड़ा
|
|
|
|

Revision as of 16:29, 2 July 2023

अनुदेश समुच्चय आर्किटेक्चर (आईएसए) कंप्यूटर का सार मॉडल है, जिसे कंप्यूटर आर्किटेक्चर भी कहा जाता है। आईएसए की प्राप्ति को कार्यान्वयन कहा जाता है। आईएसए कई कार्यान्वयनों की अनुमति देता है जो कंप्यूटर के प्रदर्शन, भौतिक आकार और मौद्रिक लागत (अन्य बातों के अलावा) में भिन्न हो सकते हैं; क्योंकि आईएसए सॉफ़्टवेयर और कंप्यूटर हार्डवेयर के बीच इंटरफेस (कम्प्यूटिंग ) के रूप में कार्य करता है। आईएसए के लिए लिखा गया सॉफ्टवेयर एक ही आईएसए के विभिन्न कार्यान्वयन पर चल सकता है। इसने कंप्यूटर की विभिन्न पीढ़ियों के बीच द्वयाधारी संगतता को आसानी से प्राप्त करने और कंप्यूटर वर्ग के विकास को सक्षम किया है। इन दोनों विकासों ने कंप्यूटरों की लागत कम करने और उनकी प्रयोज्यता बढ़ाने में मदद की है। इन कारणों से, आईएसए आज कंप्यूटिंग में सबसे महत्वपूर्ण अमूर्तताओं में से एक है।

आईएसए कंप्यूटर प्रोग्राम करने के लिए मशीन भाषा प्रोग्रामर को जानने के लिए आवश्यक सब कुछ परिभाषित करता है। आईएसए क्या परिभाषित करता है आईएसए के बीच भिन्न होता है; सामान्य तौर पर, आईएसए समर्थित डेटा प्रकार को परिभाषित करता है, वहां क्या स्थिति है (जैसे कि मुख्य मेमोरी और प्रोसेसर रजिस्टर) और उनके शब्दार्थ (मेमोरी स्थिरता और एड्रेसिंग मोड), अनुदेश समुच्चय (मशीन का सेट निर्देश जिसमें कंप्यूटर की मशीन भाषा शामिल है), और इनपुट/आउटपुट मॉडल शामिल हैं।

आधार

कंप्यूटिंग के प्रारंभिक दशकों में, ऐसे कंप्यूटर थे जो द्वयाधारी संख्या, दशमलव कंप्यूटर [1] और यहां तक ​​कि टर्नरी कंप्यूटर का उपयोग करते थे।[2][3] समकालीन कंप्यूटर लगभग अनन्य रूप से द्वयाधारी हैं।

बिट

कंप्यूटर आर्किटेक्चर को अक्सर n-बिट आर्किटेक्चर के रूप में वर्णित किया जाता है। आज n अक्सर 8, 16, 32, या 64 होता है, लेकिन अन्य आकारों का उपयोग किया गया है (6, 12, 18, 24, 30, 36, 39, 48, 60 सहित)। यह वास्तव में सरलीकरण है क्योंकि कंप्यूटर आर्किटेक्चर में अक्सर अनुदेश समुच्चय में कुछ अधिक या कम "प्राकृतिक" डेटा आकार होते हैं, लेकिन इनका हार्डवेयर कार्यान्वयन बहुत भिन्न हो सकता है। कई निर्देश समुच्चय आर्किटेक्चर में निर्देश होते हैं, जो उस निर्देश सेट आर्किटेक्चर के कुछ कार्यान्वयन पर, प्रोसेसर के प्रमुख आंतरिक डेटापथ के आधे और/या दोगुने आकार पर काम करते हैं। इसके उदाहरण Z80, MC68000, और आईबीएम सिस्टम/360 हैं। इस प्रकार के कार्यान्वयन पर, दो बार विस्तृत ऑपरेशन आमतौर पर लगभग दो गुना अधिक क्लॉक साइकिल ( सी पी यू का क्षमता मापक) लेता है (जो उच्च प्रदर्शन कार्यान्वयन पर मामला नहीं है)। उदाहरण के लिए, 68000 पर, इसका मतलब 4 क्लॉक टिक के बजाय 8 है, और इस विशेष चिप को16-बिट कंप्यूटिंग के साथ 32-बिट आर्किटेक्चर के रूप में वर्णित किया जा सकता है। आईबीएम सिस्टम/360 अनुदेश समुच्चय आर्किटेक्चर 32-बिट है, लेकिन सिस्टम/360 श्रृंखला के कई मॉडल, जैसे आईबीएम सिस्टम/360 मॉडल 30, में छोटे आंतरिक डेटा पथ हैं, जबकि अन्य, जैसे 360/195, में छोटे आंतरिक डेटा पथ हैं। बड़े आंतरिक डेटा पथ आर्किटेक्चर की चौड़ाई निर्धारित करने के लिए बाहरी डेटाबस चौड़ाई का उपयोग नहीं किया जाता है; NS32008, NS32016 और NS32032 मूल रूप से अलग-अलग बाहरी डेटा बसों के साथ समान 32-बिट चिप थे; NS32764 में 64-बिट बस थी, और 32-बिट रजिस्टर का उपयोग किया गया था।प्रारंभिक 32-बिट माइक्रोप्रोसेसरों में अक्सर 24-बिट का एड्रेस होता था, जैसा कि सिस्टम/360 प्रोसेसर में होता था।

संचालन

Main article: निर्देश सेट § ऑपरेंड की संख्या

ऑपरेंड की संख्या उन कारकों में से एक है जो अनुदेश समुच्चय के प्रदर्शन के बारे में संकेत दे सकती है। तीन-ऑपरेंड आर्किटेक्चर (2-इन, 1-आउट) की अनुमति देगा 

A := B + C

निर्देश में गणना की जानी है

दो-ऑपरेंड आर्किटेक्चर (1-इन, 1-इन-एंड-आउट) की अनुमति देगा 

A := A + B

निर्देश में गणना करने के लिए, तीन-ऑपरेंड निर्देश को अनुकरण करने के लिए दो निर्देशों को निष्पादित करने की आवश्यकता होगी। 

A:= A * C
A�:= A + C

एन्कोडिंग लंबाई

जैसा कि नीचे दी गई तालिका में देखा जा सकता है कि कुछ अनुदेश समुच्चय एक बहुत ही सरल निश्चित एन्कोडिंग लंबाई रखते हैं, और अन्य में चर-लंबाई होती है। आम तौर पर यह अल्प निर्देश सेट कंप्यूटर (आरआईएससी) आर्किटेक्चर है जिसमें निश्चित एन्कोडिंग लंबाई होती है और जटिल अनुदेश समुच्चय कंप्यूटर (सीआईएससी) आर्किटेक्चर होते हैं जिनमें परिवर्तनीय लंबाई होती है, लेकिन हमेशा नहीं होती है।

एंडियननेस

आर्किटेक्चर "बड़े" या "छोटे" अंतराल या दोनों का उपयोग कर सकता है, या दोनों का उपयोग करने के लिए समनुरूप करने योग्य हो सकता है। लिटिल-एंडियन प्रोसेसर सबसे कम संख्या वाले मेमोरी लोकेशन में मल्टी-बाइट मान के कम से कम महत्वपूर्ण बाइट के साथ मेमोरी में बाइट्स ऑर्डर करते हैं। बिग-एंडियन आर्किटेक्चर इसके बजाय बाइट्स को सबसे कम संख्या वाले एड्रेस पर सबसे महत्वपूर्ण बाइट के साथ व्यवस्थित करते हैं। x86 आर्किटेक्चर के साथ-साथ कई 8-बिट आर्किटेक्चर लिट-एंडियन हैं। अधिकांश आरआईएससी आर्किटेक्चर (एसपीएआरसी, पावर, पावरपीसी, एमआईपीएस) मूल रूप से बिग-एंडियन थे (एआरएम छोटे-एंडियन थे), लेकिन कई (एआरएम सहित) अब या तो समनुरूप करने योग्य हैं।

एंडियननेस केवल उन प्रोसेसरों पर लागू होता है जो डेटा की इकाइयों (जैसे बाइट्स) के व्यक्तिगत एड्रेस की अनुमति देते हैं जो मूल एड्रेस योग्य मशीन शब्द से छोटे होते हैं।

अनुदेश समुच्चय

नीचे दी गई तालिका अनुदेश समुच्चय आर्किटेक्चर के बारे में मूलभूत जानकारी की तुलना करती है।

टिप्पणियाँ:

  • आमतौर पर रजिस्टरों की संख्या दो की घात होती है, उदाहरण 8, 16, 32 है। कुछ मामलों में आर्किटेक्चर की रजिस्टर फ़ाइल के "हिस्से" के रूप में हार्डवार्ड-टू-जीरो सूडो-रजिस्टर शामिल है, ज्यादातर इंडेक्सिंग मोड को सरल बनाने के लिए है। कॉलम रजिस्टर केवल किसी भी समय सामान्य निर्देशों द्वारा प्रयोग करने योग्य पूर्णांक रजिस्टरों की गणना करता है। आर्किटेक्चर में हमेशा विशेष-उद्देश्य रजिस्टर जैसे प्रोग्राम काउंटर (पीसी) शामिल होते हैं। जब तक उल्लेख नहीं किया जाता तब तक उनकी गिनती नहीं की जाती है। ध्यान दें कि कुछ आर्किटेक्चर, जैसे स्पार्क, में रजिस्टर विंडो होती हैं; उन आर्किटेक्चर के लिए, गिनती इंगित करती है कि रजिस्टर विंडो में कितने रजिस्टर उपलब्ध हैं। इसके अलावा, रजिस्टर नाम बदलने के लिए गैर-आर्किटेक्टेड रजिस्टरों की गणना नहीं की जाती है।
  • "टाइप" कॉलम में, "रजिस्टर-रजिस्टर" एक सामान्य प्रकार के आर्किटेक्चर का पर्याय है, "लोड-स्टोर", जिसका अर्थ है कि कोई भी निर्देश सीधे मेमोरी तक नहीं पहुंच सकता है, सिवाय कुछ विशेष के, यानी रजिस्टर से लोड या स्टोर करें ), परमाणु संचालन के लिए मेमोरी लॉकिंग निर्देशों के संभावित अपवादों के साथ है।
  • एंडियननेस कॉलम में, Bi का अर्थ है कि एंडियननेस विन्यास योग्य है।
आर्किटेक्चर बिट संस्करण परिचय अधिकतम #
ऑपरेंड 		प्रकार डिज़ाइन रजिस्टर

(एफपी/वेक्टर को छोड़कर)

निर्देश एन्कोडिंग शाखा मूल्यांकन एंडियननेस एक्सटेंशन खुला हुआ रॉयल्टी

मुक्त

6502 8 1975 1 रजिस्टर-मेमोरी सीआईएससी 3 वेरिएबल (8- से 24-बिट) स्थिति रजिस्टर थोड़ा
6800 8 1974 1 रजिस्टर-मेमोरी सीआईएससी 3 चर (8- से 32-बिट) स्थिति रजिस्टर बड़ा
6809 8 1978 1 रजिस्टर-मेमोरी सीआईएससी 3 चर (8- से 32-बिट) स्थिति रजिस्टर बड़ा
680x0 32 1979 2 रजिस्टर-मेमोरी सीआईएससी 8 डेटा और 8 एड्रेस चर स्थिति रजिस्टर बड़ा
8080 8 1974 2 रजिस्टर-मेमोरी सीआईएससी 7 वेरिएबल (8- से 24-बिट) स्थिति रजिस्टर थोड़ा
8051 32 (8→32) 1977? 1 रजिस्टर-रजिस्टर सीआईएससी 4-बिट में 32

8-बिट में 16

16-बिट में 8

32-बिट में 4

चर(8-bit to 128 bytes) तुलना और शाखा थोड़ा
x86 16, 32, 64
(16→32→64) 		1978 2 (पूर्णांक)
3 (एवीएक्स)
4 (FMA4 and VPBLENDVPx)[4]
 रजिस्टर-मेमोरी सीआईएससी 8 (+4 या 6 खंड रेग.) (16/32-बिट)

16 (+ 2 खंड रेग. जीएस/सीएस) (64-बिट)

32 एवीएक्स-512 के साथ

चर (8086 ~ 80386: 1 और 6 बाइट्स के बीच /डब्ल्यू एमएमयू + इंटेल एसडीके, 80486: उपसर्ग के साथ 2 से 5 बाइट्स, पेंटियम और आगे: उपसर्ग के साथ 2 से 4 बाइट्स, x64: 4 बाइट्स उपसर्ग, तृतीय पक्ष x86 अनुकरण: 1 15 बाइट्स बिना उपसर्ग और एमएमयू के। एसएसई/एमएमएक्स: 4 बाइट्स/डब्ल्यू उपसर्ग एवीएक्स: 8 बाइट्स/डब्ल्यू उपसर्ग) स्थिति कोड थोड़ा x87, IA-32, MMX, 3DNow!, SSE,

एसएसई2, पीएई, x86-64, एसएसई3, एसएसएसई3, एसएसई4,

बीएमआई, एवीएक्स, एईएस, एफएमए, एक्सओपी, एफ16सी

No No
अल्फा 64 1992 3 रजिस्टर-रजिस्टर आरआईएससी 32 ("शून्य" सहित) फिक्स्ड (32-बिट) स्थिति रजिस्टर Bi एमवीआई, बीडब्ल्यूएक्स, फिक्स, सीआईएक्स No
एआरसी 16/32/64 (32→64) एआरसीवी3[5] 1996 3 रजिस्टर-रजिस्टर आरआईएससी एसपी समेत 16 या 32

उपयोगकर्ता 60 तक बढ़ सकता है

चर(16- or 32-bit) तुलना और शाखा Bi एपेक्स उपयोगकर्ता-परिभाषित निर्देश
एआरएम/ए32 32 एआरसीवी1–v9 1983 3 रजिस्टर-रजिस्टर आरआईएससी
  • 15
 फिक्स्ड (32-बिट) स्थिति कोड Bi नियॉन, जैज़ेल, वीएफपी,

ट्रस्टज़ोन, एलपीएई

No
थंब/टी32 32 एआरएमवी4टी-एआरएमवी8 1994 3 रजिस्टर-रजिस्टर आरआईएससी 7 16-बिट थंब निर्देशों के साथ

15 32-बिट थंब-2 निर्देशों के साथ

Thumb: फिक्स्ड (16-bit), Thumb-2:
चर(16- or 32-bit) 		स्थिति कोड Bi नियॉन, जैज़ेल, वीएफपी,

ट्रस्टज़ोन, एलपीएई

No
आर्म64/ए64 64 एआरएमवी8-ए[6] 2011[7] 3 रजिस्टर-रजिस्टर आरआईएससी 32 (स्टैक पॉइंटर/"शून्य" रजिस्टर सहित) फिक्स्ड (32-बिट), चर(32-bit or 64-bit for FMA4 with 32-bit prefix[8]) स्थिति कोड Bi एसवीई और एसवीई2 No
ए.वी.आर 8 1997 2 रजिस्टर-रजिस्टर आरआईएससी 32

16 "कम वास्तुकला" पर

चर(mostly 16-bit, four instructions are 32-bit) स्थिति रजिस्टर,

वातानुकूलित छोड़ें

I/O पर या

सामान्य उद्देश्य

रजिस्टर बिट,

तुलना करें और छोड़ें

थोड़ा
एवीआर32 32 रेव 2 2006 2–3 आरआईएससी 15 चर[9] बड़ा जावा वर्चुअल मशीन
ब्लैकफ़िन 32 2000 3[10] रजिस्टर-रजिस्टर आरआईएससी[11] 2 संचायक

8 डेटा रजिस्टर

8 सूचक रजिस्टर

4 सूचकांक रजिस्टर

4 बफ़र रजिस्टर

चर(16- or 32-bit) स्थिति कोड थोड़ा[12]
सीडीसी अपर 3000 श्रृंखला 48 1963 3 रजिस्टर-मेमोरी सीआईएससी 48-बिट ए रेग., 48-बिट क्यू रेग., 6 15-बिट बी रजिस्टर, विविध चर(24- or 48-bit) कई प्रकार की छलांग और स्किप बड़ा
सीडीसी 6000

सेंट्रल प्रोसेसर (सीपी)

60 1964 3 रजिस्टर-रजिस्टर n/a[lower-alpha 1] 24 (8 18-बिट एड्रेस रेग.,

8 18-बिट इंडेक्स रेग.,

8 60-बिट ऑपरेंड reg.)

चर(15-, 30-, or 60-bit) तुलना और शाखा n/a[lower-alpha 2] इकाई की तुलना/स्थानांतरण करें No No
सीडीसी 6000

परिधीय प्रोसेसर (पीपी)

12 1964 1 or 2 रजिस्टर-मेमोरी सीआईएससी 1 18-बिट ए रजिस्टर, स्थान 1-63 कुछ निर्देशों के लिए इंडेक्स रजिस्टर के रूप में कार्य करते हैं चर(12- or 24-bit) टेस्ट ए रजिस्टर, टेस्ट चैनल n/a[lower-alpha 3] अतिरिक्त परिधीय प्रसंस्करण इकाइयाँ No No
क्रूसो

(मूल वीएलआईडब्ल्यू)

32[13] 2000 1 रजिस्टर-रजिस्टर VLIW[13][14]
  • 1 in native push stack mode
  • 6 in x86 emulation +
    8 in x87/MMX mode +
    50 in rename status
  • 12 integer + 48 shadow +
    4 debug in native VLIW
  • mode[13][14]
 चर(64- or 128-bit in native mode, 15 bytes in x86 emulation)[14] स्थिति कोड[13] थोड़ा
Elbrus [ru]
(मूल वीएलआईडब्ल्यू)(एल्ब्रस) 		64 एल्ब्रस-4एस 2014 1 रजिस्टर-रजिस्टर[13] VLIW 8–64 64 स्थिति कोड थोड़ा बिल्कुल सही समय पर गतिशील अनुवाद: x87, IA-32, MMX, SSE,

एसएसई2, x86-64, एसएसई3, एवीएक्स

No No
डीएलएक्स 32 1990 3 आरआईएससी 32 फिक्स्ड (32-बिट) बड़ा Yes ?
ईएसआई-आरआईएससी 16/32 2009 3 रजिस्टर-रजिस्टर आरआईएससी 8–72 चर(16- or 32-bit) तुलना और शाखा
and स्थिति रजिस्टर 		Bi उपयोगकर्ता-परिभाषित निर्देश No No
आईएपीएक्स 432[15] 32 1981 3 Stack machine सीआईएससी 0 चर(6 to 321 bits) No No
इटेनियम

(आईए-64)

64 2001 रजिस्टर-रजिस्टर EPIC 128 फिक्स्ड (5-बिट टेम्पलेट टैग और 3 निर्देशों के साथ 128-बिट बंडल, प्रत्येक 41-बिट लंबा) स्थिति रजिस्टर Bi
(selectable) 		इंटेल वर्चुअलाइजेशन टेक्नोलॉजी No No
लूंगआर्क 32, 64 2021 4 रजिस्टर-रजिस्टर आरआईएससी 32 (including "zero") फिक्स्ड (32-बिट) थोड़ा No No
M32R 32 1997 3 रजिस्टर-रजिस्टर आरआईएससी 16 चर(16- or 32-bit) स्थिति रजिस्टर Bi
m88k 32 1988 3 रजिस्टर-रजिस्टर आरआईएससी फिक्स्ड (32-बिट) बड़ा
माइक्रो32 32 ? 2006 3 रजिस्टर-रजिस्टर आरआईएससी 32[16] फिक्स्ड (32-बिट) तुलना और शाखा बड़ा उपयोगकर्ता-परिभाषित निर्देश Yes[17] Yes
एमआईपीएस 64 (32→64) 6[18][19] 1981 1–3 रजिस्टर-रजिस्टर आरआईएससी 4–32 (including "zero") फिक्स्ड (32-बिट) स्थिति रजिस्टर Bi एमडीएमएक्स, एमआईपीएस-3डी No No[20][21]
एमएमआईएक्स 64 ? 1999 3 रजिस्टर-रजिस्टर आरआईएससी 256 फिक्स्ड (32-बिट) ? बड़ा ? Yes Yes
एनआईओएस II 32 2000 3 रजिस्टर-रजिस्टर आरआईएससी 32 फिक्स्ड (32-बिट) स्थिति रजिस्टर थोड़ा सॉफ्ट प्रोसेसर जिसे अल्टेरा एफपीजीए डिवाइस पर इंस्टेंट किया जा सकता है No On Altera/Intel FPGA only
NS320xx 32 1982 5 स्मृति-स्मृति सीआईएससी 8 चारहफ़मैन कोडित, 23 बाइट्स तक लंबा स्थिति कोड थोड़ा बिटब्ल्ट निर्देश
ओपनआरआईएससी 32, 64 1.3[22] 2000 3 रजिस्टर-रजिस्टर आरआईएससी 16 or 32 फिक्स्ड ? ? ? Yes Yes
पीए-आरआईएससी

(एचपी/पीए)

64 (32→64) 2.0 1986 3 रजिस्टर-रजिस्टर आरआईएससी 32 फिक्स्ड (32-बिट) तुलना और शाखा बीआई-अनुग्रह मैक्स No
पीडीपी-8[23] 12 1966 रजिस्टर-मेमोरी सीआईएससी 1 संचायक

1 गुणक भागफल रजिस्टर

फिक्स्ड (12-bit) स्थिति पंजी

परीक्षण और शाखा

ईएई (विस्तारित अंकगणितीय तत्व)
पीडीपी-11 16 1970 2 स्मृति-स्मृति सीआईएससी 8 (प्रोग्राम काउंटर और स्टैक पॉइंटर शामिल है, हालांकि कोई भी रजिस्टर स्टैक पॉइंटर के रूप में कार्य कर सकता है) चर(16-, 32-, or 48-bit) स्थिति कोड थोड़ा फ़्लोटिंग पॉइंट,

वाणिज्यिक अनुदेश सेट

No No
पॉवर, पॉवरपीसी, पॉवर आई.एस.ए 32/64 (32→64) 3.1[24] 1990 3 (ज्यादातर). एफएमए, एलडी/एसटी-अपडेट रजिस्टर-रजिस्टर आरआईएससी 32 जीपीआर, 8 4-बिट कंडीशन फील्ड, लिंक रजिस्टर, काउंटर रजिस्टर फिक्स्ड (32-बिट), चर(32- or 64-bit with the 32-bit prefix[24]) स्थिति कोड, शाखा-काउंटर ऑटो-कमी बीआई-अनुग्रह AltiVec, APU, VSX, सेल, फ़्लोटिंग-पॉइंट, मैट्रिक्स मल्टीप्लाई असिस्ट Yes Yes
आरआईएससी-वी 32, 64, 128 20191213[25] 2010 3 रजिस्टर-रजिस्टर आरआईएससी 32 ("शून्य" सहित) चर तुलना और शाखा थोड़ा ? Yes Yes
आरएक्स 64/32/16 2000 3 स्मृति-स्मृति सीआईएससी 4 पूर्णांक + 4 पता चर तुलना और शाखा थोड़ा No
एस+कोर 16/32 2005 आरआईएससी थोड़ा
स्पार्क 64 (32→64) ओएसए2017[26] 1985 3 रजिस्टर-रजिस्टर आरआईएससी 32 ("शून्य" सहित) फिक्स्ड (32-बिट) स्थिति कोड बड़ा → Bi विस Yes Yes[27]
सुपरएच (एसएच) 32 1994 2 रजिस्टर-रजिस्टर
रजिस्टर-मेमोरी 		आरआईएससी 16 फिक्स्ड (16- or 32-bit), चर स्थिति कोड
(single bit) 		Bi Yes Yes
सिस्टम/360

सिस्टम/370

z/आर्किटेक्चर

64 (32→64) 1964 2 (अधिकांश)

3 (एफएमए, विशिष्ट

संकार्य सुविधा)

4 (कुछ वेक्टर उदाहरण)

रजिस्टर-मेमोरी
स्मृति-स्मृति
रजिस्टर-रजिस्टर 		सीआईएससी 16 सामान्य

16 नियंत्रण (एस/370 और बाद का)

16 एक्सेस (ईएसए/370 और बाद में)

चर(16-, 32-, या 48-बिट) स्थिति कोड, तुलना और शाखा ऑटो वृद्धि, शाखा-काउंटर ऑटो-कमी बड़ा No No
ट्रांसप्यूटर 32 (4→64) 1987 1 स्टैक मशीन एमआईएससी 3 (ढेर के रूप में) चर(8 ~ 120 बाइट्स) तुलना और शाखा थोड़ा
वैक्स 32 1977 6 स्मृति-स्मृति सीआईएससी 16 चर स्थिति कोड, तुलना और शाखा थोड़ा No
Z80 8 1976 2 रजिस्टर-मेमोरी सीआईएससी 17 चर(8 से 32 बिट) स्थिति रजिस्टर थोड़ा
आर्किटेक्चर बिट्स संस्करण परिचय अधिकतम #

ऑपरेंड

प्रकार डिज़ाइन रजिस्टर

(एफपी/वेक्टर को छोड़कर)

निर्देश एन्कोडिंग शाखा मूल्यांकन एंडियननेस एक्सटेंशन खुला रॉयल्टी

मुक्त


यह भी देखें

टिप्पणियाँ

  1. ↑ partly RISC: load/store architecture and simple addressing modes, partly CISC: three instruction lengths and no single instruction timing
  2. ↑ Since memory is an array of 60-bit words with no means to access sub-units, big endian vs. little endian makes no sense. The optional CMU unit uses big-endian semantics.
  3. ↑ Since memory is an array of 12-bit words with no means to access sub-units, big endian vs. little endian makes no sense.


संदर्भ

  1. ↑ da Cruz, Frank (October 18, 2004). "आईबीएम नौसेना आयुध अनुसंधान कैलकुलेटर". Columbia University Computing History. Retrieved January 28, 2019.
  2. ↑ "Russian Virtual Computer Museum – Hall of Fame – Nikolay Petrovich Brusentsov".
  3. ↑ Trogemann, Georg; Nitussov, Alexander Y.; Ernst, Wolfgang (2001). Computing in Russia: the history of computer devices and information technology revealed. Vieweg+Teubner Verlag. pp. 19, 55, 57, 91, 104–107. ISBN 978-3-528-05757-2..
  4. ↑ "AMD64 Architecture Programmer's Manual Volume 6: 128-Bit and 256-Bit XOP and FMA4 Instructions" (PDF). AMD. November 2009.
  5. ↑ "Synopsys Introduces New 64-bit ARC Processor IP Delivering up to 3x Performance Increase for High-End Embedded Applications".
  6. ↑ "ARMv8 Technology Preview" (PDF). Archived from the original (PDF) on 2018-06-10. Retrieved 2011-10-28.
  7. ↑ "ARM goes 64-bit with new ARMv8 chip architecture". 27 October 2011. Retrieved 26 May 2012.
  8. ↑ "Hot Chips 30 conference; Fujitsu briefing" (PDF). Toshio Yoshida. Archived from the original (PDF) on 2020-12-05.
  9. ↑ "AVR32 Architecture Document" (PDF). Atmel. Retrieved 2008-06-15.
  10. ↑ "Blackfin manual" (PDF). analog.com.
  11. ↑ "Blackfin Processor Architecture Overview". Analog Devices. Retrieved 2009-05-10.
  12. ↑ "Blackfin memory architecture". Analog Devices. Archived from the original on 2011-06-16. Retrieved 2009-12-18.
  13. ↑ 13.0 13.1 13.2 13.3 13.4 "Crusoe Exposed: Transmeta TM5xxx Architecture 2". Real World Technologies.
  14. ↑ 14.0 14.1 14.2 Alexander Klaiber (January 2000). "The Technology Behind Crusoe Processors" (PDF). Transmeta Corporation. Retrieved December 6, 2013.
  15. ↑ Intel Corporation (1981). Introduction to the iAPX 432 Architecture (PDF). pp. iii.
  16. ↑ "LatticeMico32 Architecture". Lattice Semiconductor. Archived from the original on 23 June 2010.
  17. ↑ "LatticeMico32 Open Source Licensing". Lattice Semiconductor. Archived from the original on 20 June 2010.
  18. ↑ MIPS64 Architecture for Programmers: Release 6
  19. ↑ MIPS32 Architecture for Programmers: Release 6
  20. ↑ MIPS Open
  21. ↑ "Wave Computing Closes Its MIPS Open Initiative with Immediate Effect, Zero Warning".
  22. ↑ OpenRISC Architecture Revisions
  23. ↑ "PDP-8 Users Handbook" (PDF). bitsavers.org. 2019-02-16.
  24. ↑ 24.0 24.1 "Power ISA Version 3.1". openpowerfoundation.org. 2020-05-01. Retrieved 2021-10-20.
  25. ↑ "RISC-V ISA Specifications". Retrieved 17 June 2019.
  26. ↑ Oracle SPARC Processor Documentation
  27. ↑ SPARC Architecture License
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