तरंगरूप प्रेक्षक: Difference between revisions

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Latest revision as of 10:19, 22 August 2023

तरंगरूप प्रेक्षक (वेवफ़ॉर्म व्यूअर) डिजिटल या एनालॉग परिपथ डिज़ाइन के संकेत स्तर को देखने के लिए एक सॉफ्टवेयर उपकरण है।[1]

तरंगरूप प्रेक्षक दो किस्मों में आते हैं:

  1. सिम्युलेटेड डिज़ाइन मॉडल के संकेत स्तर प्रदर्शित करने के लिए सिमुलेशन वेवफ़ॉर्म प्रेक्षक, और
  2. डिबगिंग या हार्डवेयर बोर्ड का परीक्षण करते समय इन-सर्किट में कैप्चर किए गए संकेत स्तरों को प्रदर्शित करने के लिए इन-परिपथ वेवफ़ॉर्म प्रेक्षक (तरंगरूप मॉनिटर (वेवफ़ॉर्म मॉनिटर) भी देखें)

सिमुलेशन तरंगरूप प्रेक्षक

एकीकृत परिपथ डिजाइन में, तरंगरूप प्रेक्षक का उपयोग साधारणतया सिमुलेशन के साथ संयोजन में किया जाता है। एक तरंगरूप दृश्य एक आईसी डिजाइनर को समय के साथ संकेत के बदलाव और आईसी डिजाइन में अन्य संकेतों के साथ उन संकेतों के संबंध को देखने की अनुमति देता है, जो साधारणतया एक हार्डवेयर विवरण भाषा में लिखा जाता है। तरंगरूप प्रेक्षक पर तत्काल देखने के लिए तरंग डेटा को अंतःक्रियात्मक रूप से कैप्चर करने के लिए सिम्युलेटर का उपयोग किया जा सकता है; हालाँकि, एकीकृत परिपथ डिज़ाइन के लिए उपयोग मॉडल साधारणतया बैच जॉब्स को चलाकर सिमुलेशन रन के आउटपुट को बचाने और तरंगों को एक स्थिर डेटाबेस के रूप में ऑफ-लाइन देखने के लिए होता है।[1]


तरंगरूप प्रेक्षक आपको समय अनुक्रम में ज़ूम इन और ज़ूम आउट करने और दो कर्सर बिंदुओं के बीच माप लेने की अनुमति देते हैं। इसके अतिरिक्त, तरंगरूप दृश्य में संकेत सूचना प्रदर्शित करने के कई तरीके होते हैं, जैसे हेक्साडेसिमल, बाइनरी कोड या प्रतीकात्मक मान में है।[1]


अधिकांश तरंगरूप प्रेक्षक एक औद्योगिक मानक तरंगरूप डेटाबेस को पढ़ सकते हैं जिसे वैल्यू चेंज डंप (वीसीडी) या एक स्वामित्व तरंग प्रारूप के रूप में जाना जाता है। स्वामित्व तरंग प्रारूपों में साधारणतया तेज़ रिकॉर्ड और प्लेबैक गति होती है या छोटे मेमोरी स्टोर स्थान की आवश्यकता होती है, या बस लेनदेन जैसे देखने के लिए अतिरिक्त संकेत सूचना सहेजते हैं।[1]


अंतः-परिपथ तरंगरूप प्रेक्षक

ये अधिकांश तर्क विश्लेषक, डेटा अधिग्रहण कार्ड और स्वचालित परीक्षण उपकरण में निर्मित होते हैं। अंतः-परिपथ तरंगरूपप्रेक्षक्स को निम्नलिखित उत्पादों के साथ शामिल किया गया है:

यह भी देखें

संदर्भ

  1. 1.0 1.1 1.2 1.3 Janick Bergeron, Writing Testbenches: Functional verification of HDL Models, Kluwer Academic Publishers, 2000