साउथब्रिज (कंप्यूटिंग): Difference between revisions
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साउथब्रिज [[ निजी कंप्यूटर ]] (पीसी) [[मदरबोर्ड]] पर कोर लॉजिक [[चिपसेट]] में दो चिप्स में से | साउथब्रिज [[ निजी कंप्यूटर ]] (पीसी) [[मदरबोर्ड]] पर कोर लॉजिक [[चिपसेट]] में दो चिप्स में से है, दूसरा [[नॉर्थब्रिज (कंप्यूटिंग)]] है। साउथब्रिज आमतौर पर नॉर्थब्रिज/साउथब्रिज चिपसेट कंप्यूटर आर्किटेक्चर में मदरबोर्ड की धीमी क्षमताओं को लागू करता है। [[इंटेल]] चिपसेट वाले सिस्टम में, साउथब्रिज को I/O कंट्रोलर हब (ICH) नाम दिया गया है, जबकि AMD ने अपने फ़्यूज़न [[[[एएमडी]] त्वरित प्रसंस्करण इकाई]] (APU) के कार्यों को आगे बढ़ाते हुए इसकी शुरुआत के बाद से इसे साउथब्रिज [[फ्यूजन कंट्रोलर हब]] (FCH) नाम दिया है। सीपीयू [[डाई (एकीकृत सर्किट)|डाई (ीकृत सर्किट)]] पर नॉर्थब्रिज, जिससे यह प्लेटफ़ॉर्म हब नियंत्रक के कार्य के समान हो जाता है। | ||
[[सेंट्रल प्रोसेसिंग यूनिट]] से सीधे जुड़े न होने के कारण साउथब्रिज को आमतौर पर नॉर्थब्रिज से अलग किया जा सकता है। बल्कि, नॉर्थब्रिज साउथब्रिज को सीपीयू से जोड़ता है। नियंत्रक | [[सेंट्रल प्रोसेसिंग यूनिट]] से सीधे जुड़े न होने के कारण साउथब्रिज को आमतौर पर नॉर्थब्रिज से अलग किया जा सकता है। बल्कि, नॉर्थब्रिज साउथब्रिज को सीपीयू से जोड़ता है। नियंत्रक ीकृत चैनल सर्किटरी के उपयोग के माध्यम से, नॉर्थब्रिज डेटा नियंत्रण और पहुंच के लिए I/O इकाइयों से सिग्नल को सीधे सीपीयू से जोड़ सकता है। | ||
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[[एक चिप पर सिस्टम]]|सिस्टम-ऑन-चिप (एसओसी) प्रोसेसर पर जोर देने के कारण, आधुनिक उपकरणों में तेजी से नॉर्थब्रिज को सीपीयू डाई ( | [[एक चिप पर सिस्टम|चिप पर सिस्टम]]|सिस्टम-ऑन-चिप (एसओसी) प्रोसेसर पर जोर देने के कारण, आधुनिक उपकरणों में तेजी से नॉर्थब्रिज को सीपीयू डाई (ीकृत सर्किट) में ही ीकृत किया जा रहा है; उदाहरण इंटेल के [[सैंडी ब्रिज]] हैं<ref>{{cite web|last =Vatto|first =Kristian|title=Why Ivy Bridge is still Quad-core?|url= http://www.anandtech.com/show/5174/why-ivy-bridge-is-still-quad-core | website = Anandtech |access-date= September 27, 2015}}</ref> और एएमडी के [[एएमडी फ्यूजन]] प्रोसेसर,<ref>{{cite web|last =Stokes|first = Jon |title= फ़्यूज़न के साथ, एएमडी की शैतानियाँ विवरण में हैं|url= https://arstechnica.com/business/2010/11/with-fusion-amds-devils-are-in-the-details/ | website =Arstechnica|date = 11 November 2010 |access-date=September 27, 2015}}</ref> दोनों को 2011 में रिलीज़ किया गया। साउथब्रिज बेकार हो गया और इसे 2008 में [[इंटेल 5 सीरीज]]़ चिपसेट के साथ पेश किए गए [[प्लेटफार्म नियंत्रक हब]] (पीसीएच) आर्किटेक्चर द्वारा प्रतिस्थापित किया गया, जबकि एएमडी ने 2011 में अपने पहले एपीयू की रिलीज़ के साथ पीसीएच का नाम दिया। [[फ़्यूज़न नियंत्रक हब]] (FCH), जिसका उपयोग 2017 तक केवल AMD के APUs पर किया जाता था, जब FCH नाम को हटाते हुए इसे AMD के ज़ेन आर्किटेक्चर पर उपयोग किया जाने लगा। इंटेल प्लेटफ़ॉर्म पर, सभी साउथब्रिज सुविधाओं और शेष I/O फ़ंक्शंस को PCH द्वारा प्रबंधित किया जाता है जो [[प्रत्यक्ष मीडिया इंटरफ़ेस]] (डीएमआई) के माध्यम से सीधे सीपीयू से जुड़ा होता है।<ref>{{cite web|url= http://www.intel.com/content/www/us/en/chipsets/mainstream-chipsets/mobile-chipset-hm57.html |title=Mobile Intel HM57 Express Chipset |publisher=Intel | access-date= 2014-04-21}}</ref> इंटेल लो पावर प्रोसेसर (हैसवेल-यू और आगे) और अल्ट्रा लो पावर प्रोसेसर (हैसवेल-वाई और आगे) ने ऑन-पैकेज पीसीएच भी ीकृत किया। अपने [[चिपलेट]] डिज़ाइन के आधार पर, [[AMD Ryzen]] प्रोसेसर ने कुछ साउथब्रिज फ़ंक्शंस को भी ीकृत किया, जैसे कुछ [[USB]] इंटरफ़ेस और कुछ [[SATA]]/[[NVMe]] इंटरफ़ेस।<ref>{{Cite web|last=Hagedoorn|first=Hilbert|title=AMD Ryzen 3000: New Block diagram about PCIe 4.0 on Matisse and X570 chipset|url=https://www.guru3d.com/news-story/amd-ryzen-3000-new-block-diagram-about-pcie-4-on-matisse-and-x570-chipset.html|access-date=2020-06-12|website=Guru3D.com|language=en-us}}</ref> | ||
== सिंहावलोकन == | == सिंहावलोकन == | ||
साउथब्रिज चिपसेट कंप्यूटर के कई I/O कार्यों को संभालता है, जैसे USB, ऑडियो, सिस्टम BIOS, ISA बस या LPC बस, कम गति वाली PCI/PCIe बस, IOAPIC इंटरप्ट कंट्रोलर, SATA स्टोरेज, ऐतिहासिक PATA स्टोरेज, और NVMe स्टोरेज।<ref>{{Citation | url = http://www.webopedia.com/TERM/S/Southbridge.html | title = What is Southbridge? | type = word definition | website = Webopedia Computer Dictionary| date = 4 November 2002 }}.</ref><ref name="Mujtaba">{{Cite web|last=Mujtaba|first=Hassan|date=2019-09-13|title=Intel Z490, H470 Motherboards For 10th Gen Comet Lake-S CPUs Leaked|url=https://wccftech.com/intel-z490-h470-b460-h410-chipset-motherboards-10th-gen-comet-lake-s-cpu-leak/|access-date=2020-10-30|website=Wccftech|language=en-US}}</ref> साउथब्रिज और नॉर्थब्रिज चिप्स के विभिन्न संयोजन संभव हैं,<ref>{{Citation | url = http://www.rigacci.org/wiki/doku.php/doc/appunti/hardware/chipset | title = Chipset: Northbridge and Southbridge | publisher = Rigacci}}.</ref> लेकिन इन दो प्रकार के चिप्स को साथ काम करने के लिए डिज़ाइन किया जाना चाहिए;<ref>{{Citation | url = http://www.edusoftmax.com/northbridge_southbridge.html | title = What is northbridge, southbridge, how northbridge, southbridge works | publisher = Edu soft max}}.</ref><ref name=southbridge>{{Citation | url = http://www.misco.co.uk/content/MODULE/MOTHERBOARDS/WHAT-IS-CHIPSET.HTM | title = What is a chipset? | publisher = Misco | place = [[United Kingdom|UK]]}}.</ref> विभिन्न कोर लॉजिक चिपसेट डिज़ाइनों के बीच अंतरसंचालनीयता के लिए कोई उद्योग-व्यापी मानक नहीं है। 1990 और 2000 के दशक की शुरुआत में, नॉर्थब्रिज और साउथब्रिज के बीच का इंटरफ़ेस पीसीआई बस था। 2023 तक, उपयोग किए जाने वाले मुख्य ब्रिजिंग इंटरफेस [[इंटेल अल्ट्रा पाथ इंटरकनेक्ट]] (इंटेल) और [[पीसीआई एक्सप्रेस|पीसीआई ्सप्रेस]] (एएमडी) हैं। | |||
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यह नाम | यह नाम मानचित्र के रूप में वास्तुकला का प्रतिनिधित्व करने से लिया गया है और इसे पहली बार 1991 में [[पारंपरिक पीसीआई]] वास्तुकला की शुरुआत के साथ वर्णित किया गया था। इंटेल में, पीसीआई विनिर्देश के लेखकों ने पीसीआई स्थानीय बस को बिल्कुल सही माना। पीसी प्लेटफ़ॉर्म आर्किटेक्चर का केंद्र (यानी, [[भूमध्य रेखा]] पर)। | ||
नॉर्थब्रिज (कंप्यूटिंग) सीपीयू, मेमोरी/[[सीपीयू कैश]] और अन्य प्रदर्शन-महत्वपूर्ण क्षमताओं के समर्थन में पीसीआई बस बैकबोन के उत्तर तक फैला हुआ है। इसी तरह साउथब्रिज पीसीआई बस बैकबोन के दक्षिण तक फैला हुआ है और कम प्रदर्शन-महत्वपूर्ण I/O क्षमताओं जैसे डिस्क इंटरफ़ेस, ऑडियो इत्यादि को जोड़ता है। | नॉर्थब्रिज (कंप्यूटिंग) सीपीयू, मेमोरी/[[सीपीयू कैश]] और अन्य प्रदर्शन-महत्वपूर्ण क्षमताओं के समर्थन में पीसीआई बस बैकबोन के उत्तर तक फैला हुआ है। इसी तरह साउथब्रिज पीसीआई बस बैकबोन के दक्षिण तक फैला हुआ है और कम प्रदर्शन-महत्वपूर्ण I/O क्षमताओं जैसे डिस्क इंटरफ़ेस, ऑडियो इत्यादि को जोड़ता है। | ||
सीपीयू मानचित्र के शीर्ष पर उत्तर की ओर स्थित है। सीपीयू अन्य सिस्टम उपकरणों के उत्तर में स्थित | सीपीयू मानचित्र के शीर्ष पर उत्तर की ओर स्थित है। सीपीयू अन्य सिस्टम उपकरणों के उत्तर में स्थित फास्ट ब्रिज (नॉर्थब्रिज) के माध्यम से चिपसेट से जुड़ा हुआ है। नॉर्थब्रिज, खींचे गए अन्य सिस्टम उपकरणों के दक्षिण में स्थित धीमे ब्रिज (साउथब्रिज) के माध्यम से शेष चिपसेट से जुड़ा हुआ है। | ||
हालाँकि वर्तमान पीसी प्लेटफ़ॉर्म आर्किटेक्चर ने पीसीआई बस बैकबोन को तेज़ I/O बैकबोन से बदल दिया है, ब्रिज नामकरण परंपरा बनी हुई है। | हालाँकि वर्तमान पीसी प्लेटफ़ॉर्म आर्किटेक्चर ने पीसीआई बस बैकबोन को तेज़ I/O बैकबोन से बदल दिया है, ब्रिज नामकरण परंपरा बनी हुई है। | ||
== कार्यक्षमता == | == कार्यक्षमता == | ||
[[File:Motherboard diagram.svg|thumb|250px|मदरबोर्ड आरेख, 2007 में बनाया गया, जो कई ऑन-बोर्ड परिधीय कार्यों के साथ-साथ कई विस्तार स्लॉट का समर्थन करता है]]समकालीन साउथब्रिज में पाई जाने वाली कार्यक्षमता में शामिल हैं:<ref name=southbridge /><ref name="Mujtaba"/>* [[पीसीआई बस]]. | [[File:Motherboard diagram.svg|thumb|250px|मदरबोर्ड आरेख, 2007 में बनाया गया, जो कई ऑन-बोर्ड परिधीय कार्यों के साथ-साथ कई विस्तार स्लॉट का समर्थन करता है]]समकालीन साउथब्रिज में पाई जाने वाली कार्यक्षमता में शामिल हैं:<ref name=southbridge /><ref name="Mujtaba"/>* [[पीसीआई बस]]. दक्षिणी पुल में [[PCI-X]] के लिए समर्थन भी शामिल हो सकता है। | ||
* कम गति पीसीआई | * कम गति पीसीआई ्सप्रेस (पीसीआईई) इंटरफेस आमतौर पर [[ईथरनेट]] और एनवीएमई के लिए। | ||
* [[उद्योग मानक वास्तुकला]] या कम पिन गणना। नवीनतम मदरबोर्ड पर अब ISA स्लॉट प्रदान नहीं किए जाते हैं। एलपीसी ब्रिज सुपर आई/ओ (पीएस/2 पोर्ट|पीएस/2 कीबोर्ड और माउस, समानांतर पोर्ट, सीरियल पोर्ट, आईआर पोर्ट और फ्लॉपी कंट्रोलर के लिए सामान्य लगाव) के लिए | * [[उद्योग मानक वास्तुकला]] या कम पिन गणना। नवीनतम मदरबोर्ड पर अब ISA स्लॉट प्रदान नहीं किए जाते हैं। एलपीसी ब्रिज सुपर आई/ओ (पीएस/2 पोर्ट|पीएस/2 कीबोर्ड और माउस, समानांतर पोर्ट, सीरियल पोर्ट, आईआर पोर्ट और फ्लॉपी कंट्रोलर के लिए सामान्य लगाव) के लिए डेटा और नियंत्रण पथ प्रदान करता है। | ||
* [[क्रमानुसार बाह्य इंटरफ़ेस]]। एसपीआई बस | * [[क्रमानुसार बाह्य इंटरफ़ेस]]। एसपीआई बस साधारण सीरियल बस है जिसका उपयोग ज्यादातर [[फर्मवेयर]] (जैसे, [[BIOS]]/[[UEFI]]) [[फ्लैश मेमोरी]] स्टोरेज ्सेस के लिए किया जाता है। | ||
* [[एसएमबस]] नियंत्रक। | * [[एसएमबस]] नियंत्रक। | ||
* [[ प्रत्यक्ष मेमोरी एक्सेस ]] कंट्रोलर। [[8237]] डीएमए नियंत्रक आईएसए या एलपीसी उपकरणों को सीपीयू की मदद के बिना मुख्य मेमोरी तक सीधे पहुंच की अनुमति देता है। | * [[ प्रत्यक्ष मेमोरी एक्सेस | प्रत्यक्ष मेमोरी ्सेस]] कंट्रोलर। [[8237]] डीएमए नियंत्रक आईएसए या एलपीसी उपकरणों को सीपीयू की मदद के बिना मुख्य मेमोरी तक सीधे पहुंच की अनुमति देता है। | ||
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* [[ विपुल भंडारण ]] इंटरफेस जैसे [[सीरियल एटीए]], एम.2 और ऐतिहासिक पैरेलल एटीए। यह आमतौर पर [[हार्ड ड्राइव्ज़]] या [[एसएसडी]] को जोड़ने की अनुमति देता है। | * [[ विपुल भंडारण ]] इंटरफेस जैसे [[सीरियल एटीए]], एम.2 और ऐतिहासिक पैरेलल एटीए। यह आमतौर पर [[हार्ड ड्राइव्ज़]] या [[एसएसडी]] को जोड़ने की अनुमति देता है। | ||
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* [[उन्नत कॉन्फ़िगरेशन और पावर इंटरफ़ेस]] नियंत्रक या उन्नत पावर प्रबंधन नियंत्रक। | * [[उन्नत कॉन्फ़िगरेशन और पावर इंटरफ़ेस]] नियंत्रक या उन्नत पावर प्रबंधन नियंत्रक। | ||
* [[गैर-वाष्पशील BIOS मेमोरी]]। सिस्टम गैर-वाष्पशील BIOS मेमोरी (BIOS कॉन्फ़िगरेशन मेमोरी), बैटरी पूरक शक्ति द्वारा सहायता प्राप्त, BIOS कॉन्फ़िगरेशन डेटा के लिए | * [[गैर-वाष्पशील BIOS मेमोरी]]। सिस्टम गैर-वाष्पशील BIOS मेमोरी (BIOS कॉन्फ़िगरेशन मेमोरी), बैटरी पूरक शक्ति द्वारा सहायता प्राप्त, BIOS कॉन्फ़िगरेशन डेटा के लिए सीमित गैर-वाष्पशील भंडारण क्षेत्र बनाता है। | ||
* Intel HD ऑडियो या AC'97 ध्वनि इंटरफ़ेस। | * Intel HD ऑडियो या AC'97 ध्वनि इंटरफ़ेस। | ||
* यूएसबी इंटरफेस। | * यूएसबी इंटरफेस। | ||
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Revision as of 21:10, 4 October 2023
साउथब्रिज निजी कंप्यूटर (पीसी) मदरबोर्ड पर कोर लॉजिक चिपसेट में दो चिप्स में से है, दूसरा नॉर्थब्रिज (कंप्यूटिंग) है। साउथब्रिज आमतौर पर नॉर्थब्रिज/साउथब्रिज चिपसेट कंप्यूटर आर्किटेक्चर में मदरबोर्ड की धीमी क्षमताओं को लागू करता है। इंटेल चिपसेट वाले सिस्टम में, साउथब्रिज को I/O कंट्रोलर हब (ICH) नाम दिया गया है, जबकि AMD ने अपने फ़्यूज़न [[एएमडी त्वरित प्रसंस्करण इकाई]] (APU) के कार्यों को आगे बढ़ाते हुए इसकी शुरुआत के बाद से इसे साउथब्रिज फ्यूजन कंट्रोलर हब (FCH) नाम दिया है। सीपीयू डाई (ीकृत सर्किट) पर नॉर्थब्रिज, जिससे यह प्लेटफ़ॉर्म हब नियंत्रक के कार्य के समान हो जाता है।
सेंट्रल प्रोसेसिंग यूनिट से सीधे जुड़े न होने के कारण साउथब्रिज को आमतौर पर नॉर्थब्रिज से अलग किया जा सकता है। बल्कि, नॉर्थब्रिज साउथब्रिज को सीपीयू से जोड़ता है। नियंत्रक ीकृत चैनल सर्किटरी के उपयोग के माध्यम से, नॉर्थब्रिज डेटा नियंत्रण और पहुंच के लिए I/O इकाइयों से सिग्नल को सीधे सीपीयू से जोड़ सकता है।
वर्तमान स्थिति
चिप पर सिस्टम|सिस्टम-ऑन-चिप (एसओसी) प्रोसेसर पर जोर देने के कारण, आधुनिक उपकरणों में तेजी से नॉर्थब्रिज को सीपीयू डाई (ीकृत सर्किट) में ही ीकृत किया जा रहा है; उदाहरण इंटेल के सैंडी ब्रिज हैं[1] और एएमडी के एएमडी फ्यूजन प्रोसेसर,[2] दोनों को 2011 में रिलीज़ किया गया। साउथब्रिज बेकार हो गया और इसे 2008 में इंटेल 5 सीरीज़ चिपसेट के साथ पेश किए गए प्लेटफार्म नियंत्रक हब (पीसीएच) आर्किटेक्चर द्वारा प्रतिस्थापित किया गया, जबकि एएमडी ने 2011 में अपने पहले एपीयू की रिलीज़ के साथ पीसीएच का नाम दिया। फ़्यूज़न नियंत्रक हब (FCH), जिसका उपयोग 2017 तक केवल AMD के APUs पर किया जाता था, जब FCH नाम को हटाते हुए इसे AMD के ज़ेन आर्किटेक्चर पर उपयोग किया जाने लगा। इंटेल प्लेटफ़ॉर्म पर, सभी साउथब्रिज सुविधाओं और शेष I/O फ़ंक्शंस को PCH द्वारा प्रबंधित किया जाता है जो प्रत्यक्ष मीडिया इंटरफ़ेस (डीएमआई) के माध्यम से सीधे सीपीयू से जुड़ा होता है।[3] इंटेल लो पावर प्रोसेसर (हैसवेल-यू और आगे) और अल्ट्रा लो पावर प्रोसेसर (हैसवेल-वाई और आगे) ने ऑन-पैकेज पीसीएच भी ीकृत किया। अपने चिपलेट डिज़ाइन के आधार पर, AMD Ryzen प्रोसेसर ने कुछ साउथब्रिज फ़ंक्शंस को भी ीकृत किया, जैसे कुछ USB इंटरफ़ेस और कुछ SATA/NVMe इंटरफ़ेस।[4]
सिंहावलोकन
साउथब्रिज चिपसेट कंप्यूटर के कई I/O कार्यों को संभालता है, जैसे USB, ऑडियो, सिस्टम BIOS, ISA बस या LPC बस, कम गति वाली PCI/PCIe बस, IOAPIC इंटरप्ट कंट्रोलर, SATA स्टोरेज, ऐतिहासिक PATA स्टोरेज, और NVMe स्टोरेज।[5][6] साउथब्रिज और नॉर्थब्रिज चिप्स के विभिन्न संयोजन संभव हैं,[7] लेकिन इन दो प्रकार के चिप्स को साथ काम करने के लिए डिज़ाइन किया जाना चाहिए;[8][9] विभिन्न कोर लॉजिक चिपसेट डिज़ाइनों के बीच अंतरसंचालनीयता के लिए कोई उद्योग-व्यापी मानक नहीं है। 1990 और 2000 के दशक की शुरुआत में, नॉर्थब्रिज और साउथब्रिज के बीच का इंटरफ़ेस पीसीआई बस था। 2023 तक, उपयोग किए जाने वाले मुख्य ब्रिजिंग इंटरफेस इंटेल अल्ट्रा पाथ इंटरकनेक्ट (इंटेल) और पीसीआई ्सप्रेस (एएमडी) हैं।
व्युत्पत्ति
यह नाम मानचित्र के रूप में वास्तुकला का प्रतिनिधित्व करने से लिया गया है और इसे पहली बार 1991 में पारंपरिक पीसीआई वास्तुकला की शुरुआत के साथ वर्णित किया गया था। इंटेल में, पीसीआई विनिर्देश के लेखकों ने पीसीआई स्थानीय बस को बिल्कुल सही माना। पीसी प्लेटफ़ॉर्म आर्किटेक्चर का केंद्र (यानी, भूमध्य रेखा पर)।
नॉर्थब्रिज (कंप्यूटिंग) सीपीयू, मेमोरी/सीपीयू कैश और अन्य प्रदर्शन-महत्वपूर्ण क्षमताओं के समर्थन में पीसीआई बस बैकबोन के उत्तर तक फैला हुआ है। इसी तरह साउथब्रिज पीसीआई बस बैकबोन के दक्षिण तक फैला हुआ है और कम प्रदर्शन-महत्वपूर्ण I/O क्षमताओं जैसे डिस्क इंटरफ़ेस, ऑडियो इत्यादि को जोड़ता है।
सीपीयू मानचित्र के शीर्ष पर उत्तर की ओर स्थित है। सीपीयू अन्य सिस्टम उपकरणों के उत्तर में स्थित फास्ट ब्रिज (नॉर्थब्रिज) के माध्यम से चिपसेट से जुड़ा हुआ है। नॉर्थब्रिज, खींचे गए अन्य सिस्टम उपकरणों के दक्षिण में स्थित धीमे ब्रिज (साउथब्रिज) के माध्यम से शेष चिपसेट से जुड़ा हुआ है।
हालाँकि वर्तमान पीसी प्लेटफ़ॉर्म आर्किटेक्चर ने पीसीआई बस बैकबोन को तेज़ I/O बैकबोन से बदल दिया है, ब्रिज नामकरण परंपरा बनी हुई है।
कार्यक्षमता
समकालीन साउथब्रिज में पाई जाने वाली कार्यक्षमता में शामिल हैं:[9][6]* पीसीआई बस. दक्षिणी पुल में PCI-X के लिए समर्थन भी शामिल हो सकता है।
- कम गति पीसीआई ्सप्रेस (पीसीआईई) इंटरफेस आमतौर पर ईथरनेट और एनवीएमई के लिए।
- उद्योग मानक वास्तुकला या कम पिन गणना। नवीनतम मदरबोर्ड पर अब ISA स्लॉट प्रदान नहीं किए जाते हैं। एलपीसी ब्रिज सुपर आई/ओ (पीएस/2 पोर्ट|पीएस/2 कीबोर्ड और माउस, समानांतर पोर्ट, सीरियल पोर्ट, आईआर पोर्ट और फ्लॉपी कंट्रोलर के लिए सामान्य लगाव) के लिए डेटा और नियंत्रण पथ प्रदान करता है।
- क्रमानुसार बाह्य इंटरफ़ेस। एसपीआई बस साधारण सीरियल बस है जिसका उपयोग ज्यादातर फर्मवेयर (जैसे, BIOS/UEFI) फ्लैश मेमोरी स्टोरेज ्सेस के लिए किया जाता है।
- एसएमबस नियंत्रक।
- प्रत्यक्ष मेमोरी ्सेस कंट्रोलर। 8237 डीएमए नियंत्रक आईएसए या एलपीसी उपकरणों को सीपीयू की मदद के बिना मुख्य मेमोरी तक सीधे पहुंच की अनुमति देता है।
प्रोग्राम करने योग्य अंतराल टाइमर कंट्रोलर और I/O APIC।
- विपुल भंडारण इंटरफेस जैसे सीरियल एटीए, एम.2 और ऐतिहासिक पैरेलल एटीए। यह आमतौर पर हार्ड ड्राइव्ज़ या एसएसडी को जोड़ने की अनुमति देता है।
- वास्तविक समय घड़ी।
- प्रोग्रामयोग्य अंतराल टाइमर।
- उच्च परिशुद्धता इवेंट टाइमर।
- उन्नत कॉन्फ़िगरेशन और पावर इंटरफ़ेस नियंत्रक या उन्नत पावर प्रबंधन नियंत्रक।
- गैर-वाष्पशील BIOS मेमोरी। सिस्टम गैर-वाष्पशील BIOS मेमोरी (BIOS कॉन्फ़िगरेशन मेमोरी), बैटरी पूरक शक्ति द्वारा सहायता प्राप्त, BIOS कॉन्फ़िगरेशन डेटा के लिए सीमित गैर-वाष्पशील भंडारण क्षेत्र बनाता है।
- Intel HD ऑडियो या AC'97 ध्वनि इंटरफ़ेस।
- यूएसबी इंटरफेस।
वैकल्पिक रूप से, साउथब्रिज में ईथरनेट, वाई-फाई, RAID, थंडरबोल्ट (इंटरफ़ेस), और आउट-ऑफ़-बैंड प्रबंधन के लिए समर्थन (ऑनबोर्ड असतत चिप या साउथब्रिज-ीकृत) भी शामिल है।
यह भी देखें
- मेमोरी नियंत्रक
- नॉर्थब्रिज (कंप्यूटिंग)
संदर्भ
- ↑ Vatto, Kristian. "Why Ivy Bridge is still Quad-core?". Anandtech. Retrieved September 27, 2015.
- ↑ Stokes, Jon (11 November 2010). "फ़्यूज़न के साथ, एएमडी की शैतानियाँ विवरण में हैं". Arstechnica. Retrieved September 27, 2015.
- ↑ "Mobile Intel HM57 Express Chipset". Intel. Retrieved 2014-04-21.
- ↑ Hagedoorn, Hilbert. "AMD Ryzen 3000: New Block diagram about PCIe 4.0 on Matisse and X570 chipset". Guru3D.com (in English). Retrieved 2020-06-12.
- ↑ "What is Southbridge?", Webopedia Computer Dictionary (word definition), 4 November 2002.
- ↑ 6.0 6.1 Mujtaba, Hassan (2019-09-13). "Intel Z490, H470 Motherboards For 10th Gen Comet Lake-S CPUs Leaked". Wccftech (in English). Retrieved 2020-10-30.
- ↑ Chipset: Northbridge and Southbridge, Rigacci.
- ↑ What is northbridge, southbridge, how northbridge, southbridge works, Edu soft max.
- ↑ 9.0 9.1 What is a chipset?, UK: Misco.
बाहरी संबंध
- "Motherboards & Core-Logic Chipsets: The Deep Stuff > What the North Bridge and South Bridge Do". InformIT. Retrieved November 18, 2010.
