डीडीआर5 एसडीआरएएम: Difference between revisions
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|+डीडीआर5 कमांड एन्कोडिंग<ref name="draft0.1">{{Cite web |title=DDR5 Full Spec Draft Rev0.1 |date=4 December 2017 |url=http://softnology.biz/pdf/JESD79-5%20Proposed%20Rev0.1.pdf |publisher=JEDEC committee JC42.3 |access-date=2020-07-19}}</ref>{{Verify source|date=July 2020|type=final standard}} | |+डीडीआर5 कमांड एन्कोडिंग<ref name="draft0.1">{{Cite web |title=DDR5 Full Spec Draft Rev0.1 |date=4 December 2017 |url=http://softnology.biz/pdf/JESD79-5%20Proposed%20Rev0.1.pdf |publisher=JEDEC committee JC42.3 |access-date=2020-07-19}}</ref>{{Verify source|date=July 2020|type=final standard}} | ||
!rowspan=2| कमांड !! rowspan="2" | {{overline|CS}} !!colspan=14| | !rowspan=2| कमांड !! rowspan="2" | {{overline|CS}} !!colspan=14| कमांड/aडीडीआरess (CA) bits | ||
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Apple के Apple M1 Pro, M1 Max, M1 Ultra और Apple M2 सभी LPडीडीआर5 को सपोर्ट करते हैं। | Apple के Apple M1 Pro, M1 Max, M1 Ultra और Apple M2 सभी LPडीडीआर5 को सपोर्ट करते हैं। | ||
Revision as of 21:12, 28 December 2022
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| Type of RAM | |
 | |
| Developer | JEDEC |
|---|---|
| Type | Synchronous dynamic random-access memory |
| Generation | 5th generation |
| Release date | July 14, 2020[2] |
| Standards |
|
| Clock rate | 2200–3800 MHz |
| Transfer rate | in the magnitude of 5 gigatransfers/second |
| Voltage | 1.1 V nominal (actual levels are regulated by on-the-module regulators) |
| Predecessor | DDR4 SDRAM (2014) |
| Successor | DDR6 SDRAM (2024+) |
डबल डेटा रेट 5 सिंक्रोनस डायनेमिक रैंडम-एक्सेस मेमोरी (डीडीआर5 एसडीआरएएम) एक प्रकार की सिंक्रोनस डायनेमिक रैंडम-एक्सेस मेमोरी है। अपने पूर्ववर्ती डीडीआर4 एसडीआरएएम की तुलना में, डीडीआर5 को बैंडविड्थ (कंप्यूटिंग) को दोगुना करते हुए, बिजली की उपयोग को कम करने की योजना बनाई गई थी।[4] मूल रूप से 2018 के लिए लक्षित मानक,[5] 14 जुलाई 2020 को जारी किया गया था।[2]
डिसीजन फीडबैक इक्वलाइजेशन (डीएफई) नामक एक नई सुविधा उच्च बैंडविड्थ और प्रदर्शन में सुधार के लिए आई/ओ स्पीड स्केलेबिलिटी को सक्षम बनाती है। डीडीआर5 अपने पूर्ववर्ती, डीडीआर4 एसडीआरएएम की तुलना में अधिक बैंडविड्थ (कंप्यूटिंग) का समर्थन करता है, जिसमें 4.8 गीगाबिट्स प्रति सेकंड संभव है, लेकिन लॉन्च के समय शिपिंग नहीं।[6] डीडीआर5 में डीडीआर4 और डीडीआर3 के समान मेमोरी टाइमिंग है।[7] डीडीआर5 अधिकतम डीआईएमएम क्षमता को 64 GB से 512 GB तक ऑक्टूप करता है।Cite error: Closing </ref> missing for <ref> tag[8]15 नवंबर, 2018 को, SK Hynix ने अपनी पहली डीडीआर5 RAM चिप को पूरा करने की घोषणा की; यह 5200 ट्रांसफर (कंप्यूटिंग) | एमटी/एस पर 1.1 वी पर चलता है।[9] फरवरी 2019 में, SK Hynix ने 6400 MT/s चिप की घोषणा की, जो प्रारंभिक डीडीआर5 मानक द्वारा निर्दिष्ट उच्चतम गति है।[10] कुछ कंपनियां 2019 के अंत तक पहला उत्पाद बाजार में लाने की योजना बना रही थीं।[11] दुनिया की पहली डीडीआर5 DRAM चिप को आधिकारिक तौर पर SK Hynix द्वारा 6 अक्टूबर, 2020 को लॉन्च किया गया था।[12][13] लैपटॉप और स्मार्टफोन के लिए अलग JEDEC मानक LPडीडीआर5 (लो पावर डबल डेटा रेट 5), फरवरी 2019 में जारी किया गया था।[14]
डीडीआर4 की तुलना में, डीडीआर5 मेमोरी वोल्टेज को 1.1 V तक कम कर देता है, जिससे बिजली की उपयोग कम हो जाती है। डीडीआर5 मॉड्यूल उच्च गति तक पहुँचने के लिए ऑन-बोर्ड वोल्टेज नियामकों को सम्मिलित करते हैं।[8] डीडीआर5 प्रति मॉड्यूल 51.2 GB/s की गति का समर्थन करता है[15] और प्रति मॉड्यूल 2 मेमोरी चैनल।[16][17]
एक सामान्य अपेक्षा है कि वर्तमान में डीडीआर4 का उपयोग करने वाले अधिकांश उपयोग-मामले अंततः डीडीआर5 में माइग्रेट हो जाएंगे।
अगस्त 2021 में, सैमसंग ने 512 जीबी 7200 ट्रांसफर (कंप्यूटिंग) | एमटी/एस रैम डीआईएमएम का खुलासा किया।
डीआईएमएम बनाम मेमोरी चिप्स
जबकि पिछली एसडीआरएएम पीढ़ियों ने असंबद्ध डीआईएमएम की अनुमति दी थी जिसमें मेमोरी चिप्स और पैसिव वायरिंग (प्लस एक छोटी सीरियल उपस्थिति का पता लगाने वाली रोम) सम्मिलित थी, डीडीआर5 डीआईएमएम को अतिरिक्त सक्रिय सर्किटरी की आवश्यकता होती है, जिससे डीआईएमएम के लिए इंटरफ़ेस स्वयं रैम चिप्स के इंटरफ़ेस से अलग हो जाता है।
डीडीआर5 (L) RDIMMs 12V का उपयोग करते हैं और UDIMMs 5V इनपुट का उपयोग करते हैं। डीडीआर5 डीआईएमएम को 3.3V पर प्रबंधन इंटरफ़ेस शक्ति प्रदान की जाती है,[18][19] और ऑन-बोर्ड सर्किटरी (एक पावर मैनेजमेंट इंटीग्रेटेड सर्किट) का उपयोग करें[20] और संबंधित निष्क्रिय घटक) मेमोरी चिप्स द्वारा आवश्यक कम वोल्टेज में परिवर्तित करने के लिए। उपयोग के बिंदु के करीब अंतिम वोल्टेज विनियमन अधिक स्थिर शक्ति प्रदान करता है, और सीपीयू बिजली की आपूर्ति के लिए वोल्टेज नियामक मॉड्यूल के विकास को दर्शाता है।
डीडीआर4 के विपरीत, सभी डीडीआर5 चिप्स में ऑन-डाई एरर-करेक्शन कोड होता है, जहां सीपीयू को डेटा भेजने से पहले त्रुटियों का पता लगाया जाता है और उन्हें ठीक किया जाता है। चूंकि, यह मेमोरी मॉड्यूल पर अतिरिक्त डेटा सुधार चिप के साथ वास्तविक ईसीसी मेमोरी के समान नहीं है। डीडीआर5 का ऑन-डाई त्रुटि सुधार विश्वसनीयता में सुधार करने और सघन रैम चिप्स की अनुमति देने के लिए है जो प्रति-चिप दोष दर को कम करता है। अभी भी गैर-ईसीसी और ईसीसी डीडीआर5 डीआईएमएम संस्करण उपस्थित हैं; ECC वेरिएंट में त्रुटि-पहचान डेटा भेजने के लिए CPU में अतिरिक्त डेटा लाइनें होती हैं, जिससे CPU को पारगमन में होने वाली त्रुटियों का पता लगाने और उन्हें ठीक करने में मदद मिलती है।[21] प्रत्येक डीआईएमएम में दो स्वतंत्र चैनल होते हैं। जबकि पहले एसडीआरएएम पीढ़ियों में 64 (गैर-ईसीसी के लिए) या 72 (ईसीसी के लिए) डेटा लाइनों को नियंत्रित करने वाली एक सीए (कमांड/एड्रेस) बस थी, प्रत्येक डीडीआर5 डीआईएमएम में 32 (गैर-ईसीसी) या 40 (ईसीसी) डेटा को नियंत्रित करने वाली दो सीए बसें हैं। कुल 64 या 80 डेटा लाइनों के लिए प्रत्येक लाइन। यह चार-बाइट बस चौड़ाई 16 की दोगुनी न्यूनतम फट लंबाई 64 बाइट्स के न्यूनतम पहुंच आकार को संरक्षित करती है, जो x86 माइक्रोप्रोसेसरों द्वारा उपयोग किए जाने वाले कैश लाइन आकार से मेल खाती है।[citation needed]
ऑपरेशन
मानक डीडीआर5 मेमोरी स्पीड 4400 से 7600 मिलियन ट्रांसफर प्रति सेकंड (PC5-35200 से PC5-60800) तक होती है।[3]उच्च गति बाद में जोड़ी जा सकती है, जैसा कि पिछली पीढ़ियों के साथ हुआ था।
डीडीआर4 एसडीआरएएम की तुलना में, न्यूनतम बर्स्ट लंबाई को दोगुना करके 16 कर दिया गया, जिसमें आठ ट्रांसफर के बाद बर्स्ट चॉप का विकल्प था। एड्रेसिंग रेंज को भी थोड़ा बढ़ाया गया है:
- चिप आईडी बिट्स की संख्या तीन बनी रहती है, जिससे आठ स्टैक्ड चिप्स तक की अनुमति मिलती है।
- एक तीसरा बैंक समूह बिट (BG2) जोड़ा गया, जिससे आठ बैंक समूहों तक की अनुमति मिल सके।
- प्रति बैंक समूह में बैंकों की अधिकतम संख्या चार बनी हुई है।
- अधिकतम 128K पंक्तियों के लिए पंक्ति पता बिट्स की संख्या 17 पर बनी हुई है।
- एक और कॉलम एड्रेस बिट (C10) जोड़ा गया है, जिससे ×4 चिप्स में 8192 कॉलम (1 KB पेज) तक की अनुमति मिलती है।
- न्यूनतम-महत्वपूर्ण तीन कॉलम पता बिट्स (C0, C1, C2) हटा दिए जाते हैं; सभी पठन और लेखन एक कॉलम पते से शुरू होना चाहिए जो कि आठ का एक गुणक है।
- एक बिट चौथी चिप आईडी बिट (CID3) या एक अतिरिक्त पंक्ति पता बिट (R17) के रूप में विस्तार को संबोधित करने के लिए आरक्षित है।
कमांड एन्कोडिंग
| कमांड | CS | कमांड/aडीडीआरess (CA) bits | |||||||||||||
|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
| 0 | 1 | 2 | 3 | 4 | 5 | 6 | 7 | 8 | 9 | 10 | 11 | 12 | 13 | ||
| सक्रिय (सक्रिय) एक पंक्ति खोलें |
L | L | L | Row R0–3 | Bank | Bank group | Chip CID0–2 | ||||||||
| H | Row R4–16 | R17/ CID3 | |||||||||||||
| असाइन नहीं किया गया, आरक्षित | L | L | H | V | |||||||||||
| H | V | ||||||||||||||
| असाइन नहीं किया गया, आरक्षित | L | H | L | L | L | V | |||||||||
| H | V | ||||||||||||||
| पैटर्न लिखें | L | H | L | L | H | L | H | Bank | Bank group | Chip CID0–2 | |||||
| H | V | Column C3–10 | V | AP | H | V | CID3 | ||||||||
| असाइन नहीं किया गया, आरक्षित | L | H | L | L | H | H | V | ||||||||
| H | V | ||||||||||||||
| मोड रजिस्टर लिखें | L | H | L | H | L | L | Aडीडीआरess MRA0–7 | V | |||||||
| H | Data MRD0–7 | V | CW | V | |||||||||||
| मोड रजिस्टर लिखें | L | H | L | H | L | H | Aडीडीआरess MRA0–7 | V | |||||||
| H | V | CW | V | ||||||||||||
| लिखें | L | H | L | H | H | L | BL | Bank | Bank group | Chip CID0–2 | |||||
| H | V | Column C3–10 | V | AP | WRP | V | CID3 | ||||||||
| पढ़ना | L | H | L | H | H | H | BL | Bank | Bank group | Chip CID0–2 | |||||
| H | V | Column C3–10 | V | AP | V | CID3 | |||||||||
| वीआरएफ सीए | L | H | H | L | L | L | Data | V | |||||||
| सभी को रीफ्रेश करें | L | H | H | L | L | H | CID3 | V | L | Chip CID0–2 | |||||
| उसी बैंक को रिफ्रेश करें | L | H | H | L | L | H | CID3 | Bank | V | H | Chip CID0–2 | ||||
| सभी को प्रीचार्ज करें | L | H | H | L | H | L | CID3 | V | L | Chip CID0–2 | |||||
| उसी बैंक को प्रीचार्ज करें | L | H | H | L | H | L | CID3 | Bank | V | H | Chip CID0–2 | ||||
| प्रीचार्ज | L | H | H | L | H | H | CID3 | Bank | Bank group | Chip CID0–2 | |||||
| असाइन नहीं किया गया, आरक्षित | L | H | H | H | L | L | V | ||||||||
| कार्य नहीं किया गया, खाता | L | H | H | H | L | H | V | L | V | ||||||
| पावर-डाउन प्रविष्टि | L | H | H | H | L | H | V | H | ODT | V | |||||
| बहुउद्देश्यीय कमान | L | H | H | H | H | L | Command CMD0–7 | V | |||||||
| पावर-डाउन निकास,
कोई ऑपरेशन नहीं |
L | H | H | H | H | H | V | ||||||||
| अचयनित (कोई ऑपरेशन नहीं) | H | X | |||||||||||||
| |||||||||||||||
कमांड एन्कोडिंग को महत्वपूर्ण रूप से पुनर्व्यवस्थित किया गया था और यह LPडीडीआर#LPडीडीआर4 से प्रेरणा लेता है; आदेश 14-बिट बस के साथ या तो एक या दो चक्रों का उपयोग करके भेजे जाते हैं। कुछ सरल आदेश (जैसे प्रीचार्ज) एक चक्र लेते हैं, जबकि कोई भी जिसमें एक पता सम्मिलित होता है (सक्रिय करें, पढ़ें, लिखें) जानकारी के 28 बिट्स को सम्मिलित करने के लिए दो चक्रों का उपयोग करें।
एलपीडीडीआर की तरह, आठ 13-बिट रजिस्टरों के बजाय अब 256 आठ-बिट मोड रजिस्टर हैं। साथ ही, पंजीकृत क्लॉक ड्राइवर चिप द्वारा उपयोग के लिए आरक्षित एक रजिस्टर (MR7) के बजाय, मोड रजिस्टरों का एक पूरा दूसरा बैंक परिभाषित किया गया है (CW बिट का उपयोग करके चुना गया)।
डीडीआर5 के लिए राइट पैटर्न कमांड नया है; यह एक राइट कमांड के समान है, लेकिन रेंज अलग-अलग डेटा के अतिरिक्त एक-बाइट मोड रजिस्टर (जो सभी-शून्य के लिए डिफ़ॉल्ट है) की प्रतियों से भरी हुई है। चूंकि इसमें सामान्य रूप से लिखने में उतना ही समय लगता है, जितना समय लगता है, डेटा लाइनों को न चलाने से ऊर्जा की बचत होती है। इसके अतिरिक्त, कई बैंकों को लिखा जा सकता है कि कमांड बस पहले से मुक्त हो जाने के कारण अधिक बारीकी से लिखा जा सकता है।
बहुउद्देश्यीय कमांड में डेटा बस के प्रशिक्षण और अंशांकन के लिए विभिन्न उप-आदेश सम्मिलित हैं।
समर्थन
इंटेल
12वीं पीढ़ी की एल्डर झील और 13वीं पीढ़ी के रैप्टर झील सीपीयू डीडीआर5 और डीडीआर4 दोनों का समर्थन करते हैं, लेकिन आमतौर पर, मदरबोर्ड पर एक या दूसरे के लिए केवल डीआईएमएम सॉकेट होते हैं। इंटेल के H610 चिपसेट के साथ कुछ मेनबोर्ड जो डीडीआर4 और डीडीआर5 दोनों का समर्थन करते हैं, लेकिन एक साथ नहीं।[23] एक लीक स्लाइड इंटेल के 2022 नीलम रैपिड्स प्रोसेसर पर नियोजित डीडीआर5 समर्थन दिखाती है।[24]
एएमडी
डीडीआर5 और LPडीडीआर5 को एएमडी के रायजेन लिस्ट के एएमडी रायजेन प्रोसेसर#Zen 3+ आधारित सीरीज मोबाइल APUs द्वारा समर्थित किया गया है, जो उनके Zen 3|Zen 3+ आर्किटेक्चर द्वारा संचालित है। एएमडी ने अब अपने एएमडी रायजेन 7000 सीरीज प्रोसेसर भी जारी किए हैं, जो सभी डीडीआर5 मेमोरी को मानक के रूप में सपोर्ट करते हैं।[25] सॉकेट SP5 सॉकेट पर 12-चैनल डीडीआर5 का समर्थन करने के लिए उन्नत माइक्रो डिवाइसेस द्वारा आगामी एपिक जेनोआ और बर्गमो सीपीयू की पुष्टि की गई है।[26] एएमडी ने यह भी पुष्टि की है कि Zen 4 कंज्यूमर सेंट्रल प्रोसेसिंग यूनिट नए सॉकेट AM5 पर डीडीआर5 को सपोर्ट करेगी।[27]
Apple
Apple के Apple M1 Pro, M1 Max, M1 Ultra और Apple M2 सभी LPडीडीआर5 को सपोर्ट करते हैं।
संदर्भ
- ↑ Here, K, M, G, or T refer to the binary prefixes based on powers of 1024.
- ↑ 2.0 2.1 Smith, Ryan (July 14, 2020). "DDR5 Memory Specification Released: Setting the Stage for DDR5-6400 And Beyond". AnandTech. Retrieved July 15, 2020.
- ↑ 3.0 3.1 https://www.gskill.com/product/165/374/1665644764/F5-7600J3646G16GX2-TZ5RK
- ↑ Manion, Wayne (March 31, 2017). "DDR5 बैंडविड्थ और कम बिजली की खपत को बढ़ावा देगा". Tech Report. Retrieved April 1, 2017.
- ↑ Cunningham, Andrew (March 31, 2017). "अगली पीढ़ी का DDR5 RAM 2018 में DDR4 की गति को दोगुना कर देगा". Ars Technica. Retrieved January 15, 2018.
- ↑ "नया DDR5 SDRAM मानक DDR4 की दोगुनी बैंडविड्थ का समर्थन करता है". AppleInsider (in English). Retrieved July 21, 2020.
- ↑ Dr. Ian Cutress. "DDR5 उप-समय और विलंबता में अंतर्दृष्टि". Anandtech.
- ↑ 8.0 8.1 Tyson, Mark (September 22, 2017). "Rambus उद्योग की पहली पूरी तरह कार्यात्मक DDR5 DIMM - RAM - समाचार की घोषणा की". hexus.net.
- ↑ Malakar, Abhishek (November 18, 2018). "एसके हाइनिक्स ने पहली 16 जीबी डीडीआर5-5200 मेमोरी चिप विकसित की". Archived from the original on March 31, 2019. Retrieved November 18, 2018.
- ↑ Shilov, Anton. "SK Hynix विवरण DDR5-6400". www.anandtech.com.
- ↑ "SK Hynix, Samsung ने इस वर्ष आने वाले DDR5 उत्पादों का विवरण दिया". Tom's Hardware. February 23, 2019.
- ↑ "SK हाइनिक्स ने दुनिया का पहला DDR5 DRAM लॉन्च किया". www.hpcwire.com.
- ↑ "एसके हाइनिक्स: डीडीआर5 डीआरएएम लॉन्च". businesskorea.co.kr. October 7, 2020.
- ↑ "JEDEC अद्यतन कम पावर मेमोरी उपकरणों के लिए मानक: LPDDR5" (Press release). JEDEC. February 19, 2019.
- ↑ Lilly, Paul (September 22, 2017). "DDR5 मेमोरी DDR4 से दोगुनी तेज़ है और 2019 के लिए निर्धारित है". PC Gamer.
- ↑ "DDR5 के बारे में अब तक हम जो जानते हैं". Tom's Hardware. June 7, 2019.
- ↑ "DDR5 - निश्चित गाइड!". April 27, 2019.
- ↑ "DDR5 RDIMM और LRDIMM के लिए P8900 PMIC". Renesas. Retrieved July 19, 2020.
"P8911 PMIC for Client DDR5 Memory Modules". Renesas. Retrieved July 19, 2020. - ↑ "DDR5 SDRAM RDIMM 16Gb M-die पर आधारित है" (PDF). SK Hynix. p. 7. Archived from the original (PDF) on October 29, 2021. Retrieved October 29, 2021.
VIN_BULK[:] PMIC को 12 V पावर इनपुट सप्लाई पिन। VIN_MGMT[:] VOUT_1.8V और VOUT_1.0V LDO आउटपुट के लिए PMIC को 3.3 V पावर इनपुट सप्लाई पिन, साइड बैंड मैनेजमेंट एक्सेस, इंटरनल मेमोरी रीड ऑपरेशन।
- ↑ US patent 10769082, Patel, Shwetal Arvind; Zhang, Andy & Meng, Wen Jie et al., "DDR5 PMIC इंटरफ़ेस प्रोटोकॉल और ऑपरेशन", published 2019-11-07, assigned to Integrated Device Technology, Inc.
- ↑ Cutress, Ian, Why DDR5 does NOT have ECC (by default) (in English), retrieved August 7, 2021
- ↑ "DDR5 Full Spec Draft Rev0.1" (PDF). JEDEC committee JC42.3. December 4, 2017. Retrieved July 19, 2020.
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- ↑ Verheyde 2019-05-22T16:50:03Z, Arne (May 22, 2019). "लीक हुआ इंटेल सर्वर रोडमैप 2021 में DDR5, PCIe 5.0, 2022 में ग्रेनाइट रैपिड्स दिखाता है". Tom's Hardware.
- ↑ Toby H (September 28, 2022). "एएमडी रेजेन 7000". Wikipedia (in English). Retrieved September 28, 2022.
- ↑ Anton Shilov (December 9, 2021). "एएमडी ने जेन 4 ईपीवाईसी सीपीयू के लिए बारह डीडीआर5 मेमोरी चैनल की पुष्टि की". Tom's Hardware (in English). Retrieved May 3, 2022.
- ↑ Killian, Zak (April 27, 2022). "AMD Ryzen 7000 Zen 4 ने लॉन्च के समय DDR5-5200 मेमोरी स्पीड को सपोर्ट करने की पुष्टि की". HotHardware (in English). Retrieved May 3, 2022.
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