सीरियल उपस्थिति अनुसंधान: Difference between revisions

Revision as of 05:24, 9 March 2023

कम्प्यूटिंग में, सीरियल प्रेजेंस डिटेक्ट (एसपीडी) एक मेमोरी मॉड्यूल के बारे में जानकारी को स्वचालित रूप से एक्सेस करने का एक मानकीकृत तरीका है। पहले 72-पिन SIMM में पाँच पिन शामिल थे जो 'समानांतर उपस्थिति का पता लगाने' (PPD) डेटा के पाँच बिट प्रदान करते थे, लेकिन 168-पिन DIMM मानक अधिक जानकारी को एनकोड करने के लिए सीरियल उपस्थिति पहचान में बदल गया।^[1] जब साधारण आधुनिक कंप्यूटर को चालू किया जाता है, तो यह पावर ऑन सेल्फ टेस्ट (POST) करके शुरू होता है। 1990 के दशक के मध्य से, इस प्रक्रिया में वर्तमान में मौजूद हार्डवेयर को स्वचालित रूप से कॉन्फ़िगर करना शामिल है। एसपीडी मेमोरी हार्डवेयर फीचर है जो कंप्यूटर के लिए यह जानना संभव बनाता है कि कौन सी मेमोरी मौजूद है, और मेमोरी तक पहुंचने के लिए किस स्मृति समय का उपयोग करना है।

कुछ कंप्यूटर पूरी तरह से स्वचालित रूप से हार्डवेयर परिवर्तनों के अनुकूल हो जाते हैं। ज्यादातर मामलों में, सेटिंग्स में परिवर्तन देखने और संभावित रूप से करने के लिए, BIOS मापदंडों तक पहुंचने के लिए विशेष वैकल्पिक प्रक्रिया है। यह नियंत्रित करना संभव हो सकता है कि कंप्यूटर मेमोरी एसपीडी डेटा का उपयोग कैसे करता है - सेटिंग्स चुनने के लिए, मेमोरी टाइमिंग को चुनिंदा रूप से संशोधित करने के लिए, या संभवतः एसपीडी डेटा को पूरी तरह से ओवरराइड करने के लिए (overclocking देखें)।

संग्रहीत जानकारी

एसपीडी का समर्थन करने के लिए मेमोरी मॉड्यूल के लिए, जेईडीईसी मानकों की आवश्यकता है कि कुछ पैरामीटर मेमोरी मॉड्यूल पर स्थित ईईपीरोम के निचले 128 बाइट्स में हों। इन बाइट्स में मॉड्यूल के बारे में टाइमिंग पैरामीटर, निर्माता, सीरियल नंबर और अन्य उपयोगी जानकारी होती है। मेमोरी का उपयोग करने वाले उपकरण इस जानकारी को पढ़कर स्वचालित रूप से मॉड्यूल के प्रमुख पैरामीटर निर्धारित करते हैं। उदाहरण के लिए, एसडीआरएएम मॉड्यूल पर एसपीडी डेटा सीएएस विलंबता के बारे में जानकारी प्रदान कर सकता है ताकि सिस्टम उपयोगकर्ता के हस्तक्षेप के बिना इसे सही ढंग से सेट कर सके।

SPD EEPROM फर्मवेयर को SMBus, I²C प्रोटोकॉल के एक प्रकार का उपयोग करके एक्सेस किया जाता है। यह मॉड्यूल पर संचार पिनों की संख्या को केवल दो तक कम कर देता है: एक घड़ी संकेत और एक डेटा संकेत। EEPROM RAM के साथ ग्राउंड पिन साझा करता है, इसका अपना पावर पिन होता है, और स्लॉट की पहचान करने के लिए तीन अतिरिक्त पिन (SA0–2) होते हैं, जिनका उपयोग EEPROM को 0x50–0x57 की सीमा में अद्वितीय पता देने के लिए किया जाता है। न केवल संचार लाइनों को 8 मेमोरी मॉड्यूल के बीच साझा किया जा सकता है, वही SMBus आमतौर पर मदरबोर्ड पर सिस्टम स्वास्थ्य निगरानी कार्यों जैसे बिजली आपूर्ति वोल्टेज, सेंट्रल प्रोसेसिंग यूनिट तापमान और पंखे की गति पढ़ने के लिए उपयोग किया जाता है।

एसपीडी ईईपीरोम भी आई²सी पतों का जवाब देते हैं 0x30–0x37 अगर उन्हें सुरक्षित नहीं लिखा गया है, और एक्सटेंशन (टीएसई श्रृंखला) एक वैकल्पिक ऑन-चिप तापमान सेंसर तक पहुंचने के लिए पते 0x18–0x1F का उपयोग करता है। वे सभी मान हैं I²C#7-बिट एड्रेसिंग | SA0-2 के साथ डिवाइस टाइप आइडेंटिफ़ायर कोड प्रीफ़िक्स (DTIC) द्वारा गठित सात-बिट I²C पते: स्लॉट 3 से (1100) पढ़ने के लिए, उपयोग करता है 110 0011 = 0x33. अंतिम R/W बिट के साथ यह 8-बिट डिवाइस सेलेक्ट कोड बनाता है।^[2] ध्यान दें कि स्लॉट-आईडी का सिमेंटिक्स राइट-प्रोटेक्शन ऑपरेशंस के लिए अलग है: उनके लिए उन्हें SA पिन द्वारा बिल्कुल भी पास नहीं किया जा सकता है।^[3] एसपीडी से पहले, मेमोरी चिप्स को समानांतर उपस्थिति का पता लगाने (पीपीडी) के साथ देखा गया था। PPD ने सूचना के प्रत्येक बिट के लिए एक अलग पिन का उपयोग किया, जिसका अर्थ था कि पिन के लिए सीमित स्थान के कारण केवल मेमोरी मॉड्यूल की गति और घनत्व को संग्रहीत किया जा सकता है।

छाती छाती

एसडीआरएएम मॉड्यूल पर मेमोरी डिवाइस, जिसमें एसपीडी डेटा होता है (लाल घेरा)

पहला SPD विनिर्देश JEDEC द्वारा जारी किया गया था और Intel द्वारा इसके PC100 मेमोरी विनिर्देशन के हिस्से के रूप में कड़ा किया गया था।^[4] निर्दिष्ट अधिकांश मान बाइनरी-कोडित दशमलव रूप में हैं। सबसे महत्वपूर्ण कुतरना में 10 से 15 तक मान हो सकते हैं, और कुछ मामलों में यह अधिक होता है। ऐसे मामलों में, 1, 2 और 3 के लिए एनकोडिंग का उपयोग इसके बजाय 16, 17 और 18 को एनकोड करने के लिए किया जाता है। 0 का सबसे महत्वपूर्ण निबल अपरिभाषित का प्रतिनिधित्व करने के लिए आरक्षित है।

SPD ROM बाइट 18 में सेट बिट्स द्वारा निर्दिष्ट तीन CAS विलंबता के लिए तीन DRAM समय तक परिभाषित करता है। सबसे पहले उच्चतम CAS विलंबता (सबसे तेज़ घड़ी) आती है, फिर उत्तरोत्तर कम गति वाली दो निम्न CAS विलंबताएँ आती हैं।

SPD contents for SDR SDRAM^[5]
Byte		Bit								Notes
(dec.)	(hex.)	7	6	5	4	3	2	1	0	Notes
0	0x00	Number of bytes present								Typically 128
1	0x01	log₂(size of SPD EEPROM)								Typically 8 (256 bytes)
2	0x02	Basic memory type (4: SPD SDRAM)
3	0x03	Bank 2 row address bits (0–15)				Bank 1 row address bits (1–15)				Bank 2 is 0 if same as bank 1
4	0x04	Bank 2 column address bits (0–15)				Bank 1 column address bits (1–15)				Bank 2 is 0 if same as bank 1
5	0x05	Number of RAM banks on module (1–255)								Commonly 1 or 2
6	0x06	Module data width low byte								Commonly 64, or 72 for ECC DIMMs
7	0x07	Module data width high byte								0, unless width ≥ 256 bits
8	0x08	Interface voltage level of this assembly (not the same as V_cc supply voltage) (0–4)								Decoded by table lookup
9	0x09	Nanoseconds (0–15)				Tenths of nanoseconds (0.0–0.9)				Clock cycle time at highest CAS latency
10	0x0a	Nanoseconds (0–15)				Tenths of nanoseconds (0.0–0.9)				SDRAM access time from clock (t_AC)
11	0x0b	DIMM configuration type (0–2): non-ECC, parity, ECC								Table lookup
12	0x0c	Self	Refresh period (0–5): 64, 256, 128, 32, 16, 8 kHz							Refresh requirements
13	0x0d	Bank 2 2×	Bank 1 primary SDRAM width (1–127, usually 8)							Width of bank 1 data SDRAM devices. Bank 2 may be same width, or 2× width if bit 7 is set.
14	0x0e	Bank 2 2×	Bank 1 ECC SDRAM width (0–127)							Width of bank 1 ECC/parity SDRAM devices. Bank 2 may be same width, or 2× width if bit 7 is set.
15	0x0f	Clock delay for random column reads								Typically 1
16	0x10	Page	—	—	—	8	4	2	1	Burst lengths supported (bitmap)
17	0x11	Banks per SDRAM device (1–255)								Typically 2 or 4
18	0x12	—	7	6	5	4	3	2	1	CAS latencies supported (bitmap)
19	0x13	—	6	5	4	3	2	1	0	CS latencies supported (bitmap)
20	0x14	—	6	5	4	3	2	1	0	WE latencies supported (bitmap)
21	0x15	—	Redundant	Diff. clock	Registered data	Buffered data	On-card PLL	Registered addr.	Buffered addr.	Memory module feature bitmap
22	0x16	—	—	Upper V_cc (supply voltage) tolerance	Lower V_cc (supply voltage) tolerance	Write/1 read burst	Precharge all	Auto-precharge	Early RAS precharge	Memory chip feature support bitmap
23	0x17	Nanoseconds (4–18)				Tenths of nanoseconds (0–9: 0.0–0.9)				Clock cycle time at medium CAS latency
24	0x18	Nanoseconds (4–18)				Tenths of nanoseconds (0–9: 0.0–0.9)				Data access time from clock (t_AC)
25	0x19	Nanoseconds (1–63)						0.25 ns (0–3: 0.00–0.75)		Clock cycle time at short CAS latency.
26	0x1a	Nanoseconds (1–63)						0.25 ns (0–3: 0.00–0.75)		Data access time from clock (t_AC)
27	0x1b	Nanoseconds (1–255)								Minimum row precharge time (t_RP)
28	0x1c	Nanoseconds (1–255)								Minimum row active–row active delay (t_RRD)
29	0x1d	Nanoseconds (1–255)								Minimum RAS to CAS delay (t_RCD)
30	0x1e	Nanoseconds (1–255)								Minimum active to precharge time (t_RAS)
31	0x1f	512 MiB	256 MiB	128 MiB	64 MiB	32 MiB	16 MiB	8 MiB	4 MiB	Module bank density (bitmap). Two bits set if different size banks.
32	0x20	Sign (1: −)	Nanoseconds (0–7)			Tenths of nanoseconds (0–9: 0.0–0.9)				Address/command setup time from clock
33	0x21	Sign (1: −)	Nanoseconds (0–7)			Tenths of nanoseconds (0–9: 0.0–0.9)				Address/command hold time after clock
34	0x22	Sign (1: −)	Nanoseconds (0–7)			Tenths of nanoseconds (0–9: 0.0–0.9)				Data input setup time from clock
35	0x23	Sign (1: −)	Nanoseconds (0–7)			Tenths of nanoseconds (0–9: 0.0–0.9)				Data input hold time after clock
36–61	0x24–0x3d	Reserved								For future standardization
62	0x3e	Major revision (0–9)				Minor revision (0–9)				SPD revision level; e.g., 1.2
63	0x3f	Checksum								Sum of bytes 0–62, not then negated
64–71	0x40–47	Manufacturer JEDEC id.								Stored little-endian, trailing zero-padded
72	0x48	Module manufacturing location								Vendor-specific code
73–90	0x49–0x5a	Module part number								ASCII, space-padded
91–92	0x5b–0x5c	Module revision code								Vendor-specific code
93	0x5d	Tens of years (0–9: 0–90)				Years (0–9)				Manufacturing date (YYWW)
94	0x5e	Tens of weeks (0–5: 0–50)				Weeks (0–9)				Manufacturing date (YYWW)
95–98	0x5f–0x62	Module serial number								Vendor-specific code
99–125	0x63–0x7f	Manufacturer-specific data								Could be enhanced performance profile
126	0x7e	0x66 [sic] for 66 MHz, 0x64 for 100 MHz								Intel frequency support
127	0x7f	CLK0	CLK1	CLK3	CLK3	90/100 °C	CL3	CL2	Concurrent AP	Intel feature bitmap

डीडीआर एसडीआरएएम

डीडीआर डीआईएमएम एसपीडी प्रारूप एसडीआर एसडीआरएएम प्रारूप का विस्तार है। ज्यादातर, उच्च गति को समायोजित करने के लिए पैरामीटर रेंज को फिर से बढ़ाया जाता है।

SPD contents for DDR SDRAM^[6]
Byte		Bit								Notes
(dec.)	(hex.)	7	6	5	4	3	2	1	0	Notes
0	0x00	Number of bytes written								Typically 128
1	0x01	log₂(size of SPD EEPROM)								Typically 8 (256 bytes)
2	0x02	Basic memory type (7 = DDR SDRAM)
3	0x03	Bank 2 row address bits (0–15)				Bank 1 row address bits (1–15)				Bank 2 is 0 if same as bank 1.
4	0x04	Bank 2 column address bits (0–15)				Bank 1 column address bits (1–15)				Bank 2 is 0 if same as bank 1.
5	0x05	Number of RAM banks on module (1–255)								Commonly 1 or 2
6	0x06	Module data width low byte								Commonly 64, or 72 for ECC DIMMs
7	0x07	Module data width high byte								0, unless width ≥ 256 bits
8	0x08	Interface voltage level of this assembly (not the same as V_cc supply voltage) (0–5)								Decoded by table lookup
9	0x09	Nanoseconds (0–15)				Tenths of nanoseconds (0.0–0.9)				Clock cycle time at highest CAS latency.
10	0x0a	Tenths of nanoseconds (0.0–0.9)				Hundredths of nanoseconds (0.00–0.09)				SDRAM access time from clock (t_AC)
11	0x0b	DIMM configuration type (0–2): non-ECC, parity, ECC								Table lookup
12	0x0c	Self	Refresh period (0–5): 64, 256, 128, 32, 16, 8 kHz							Refresh requirements
13	0x0d	Bank 2 2×	Bank 1 primary SDRAM width (1–127)							Width of bank 1 data SDRAM devices. Bank 2 may be same width, or 2× width if bit 7 is set.
14	0x0e	Bank 2 2×	Bank 1 ECC SDRAM width (0–127)							Width of bank 1 ECC/parity SDRAM devices. Bank 2 may be same width, or 2× width if bit 7 is set.
15	0x0f	Clock delay for random column reads								Typically 1
16	0x10	Page	—	—	—	8	4	2	1	Burst lengths supported (bitmap)
17	0x11	Banks per SDRAM device (1–255)								Typically 4
18	0x12	—	4	3.5	3	2.5	2	1.5	1	CAS latencies supported (bitmap)
19	0x13	—	6	5	4	3	2	1	0	CS latencies supported (bitmap)
20	0x14	—	6	5	4	3	2	1	0	WE latencies supported (bitmap)
21	0x15	—	x	Diff clock	FET switch external enable	FET switch on-board enable	On-card PLL	Registered	Buffered	Memory module feature bitmap
22	0x16	Fast AP	Concurrent auto precharge	Upper V_cc (supply voltage) tolerance	Lower V_cc (supply voltage) tolerance	—	—	—	Includes weak driver	Memory chip feature bitmap
23	0x17	Nanoseconds (0–15)				Tenths of nanoseconds (0.0–0.9)				Clock cycle time at medium CAS latency.
24	0x18	Tenths of nanoseconds (0.0–0.9)				Hundredths of nanoseconds (0.00–0.09)				Data access time from clock (t_AC)
25	0x19	Nanoseconds (0–15)				Tenths of nanoseconds (0.0–0.9)				Clock cycle time at short CAS latency.
26	0x1a	Tenths of nanoseconds (0.0–0.9)				Hundredths of nanoseconds (0.00–0.09)				Data access time from clock (t_AC)
27	0x1b	Nanoseconds (1–63)						0.25 ns (0–0.75)		Minimum row precharge time (t_RP)
28	0x1c	Nanoseconds (1–63)						0.25 ns (0–0.75)		Minimum row active–row active delay (t_RRD)
29	0x1d	Nanoseconds (1–63)						0.25 ns (0–0.75)		Minimum RAS to CAS delay (t_RCD)
30	0x1e	Nanoseconds (1–255)								Minimum active to precharge time (t_RAS)
31	0x1f	512 MiB	256 MiB	128 MiB	64 MiB	32 MiB	16 MiB/ 4 GiB	8 MiB/ 2 GiB	4 MiB/ 1 GiB	Module bank density (bitmap). Two bits set if different size banks.
32	0x20	Tenths of nanoseconds (0.0–0.9)				Hundredths of nanoseconds (0.00–0.09)				Address/command setup time from clock
33	0x21	Tenths of nanoseconds (0.0–0.9)				Hundredths of nanoseconds (0.00–0.09)				Address/command hold time after clock
34	0x22	Tenths of nanoseconds (0.0–0.9)				Hundredths of nanoseconds (0.00–0.09)				Data input setup time from clock
35	0x23	Tenths of nanoseconds (0.0–0.9)				Hundredths of nanoseconds (0.00–0.09)				Data input hold time after clock
36–40	0x24–0x28	Reserved								Superset information
41	0x29	Nanoseconds (1–255)								Minimum active to active/refresh time (t_RC)
42	0x2a	Nanoseconds (1–255)								Minimum refresh to active/refresh time (t_RFC)
43	0x2b	Nanoseconds (1–63, or 255: no maximum)						0.25 ns (0–0.75)		Maximum clock cycle time (t_CK max.)
44	0x2c	Hundredths of nanoseconds (0.01–2.55)								Maximum skew, DQS to any DQ. (t_DQSQ max.)
45	0x2d	Tenths of nanoseconds (0.0–1.2)				Hundredths of nanoseconds (0.00–0.09)				Read data hold skew factor (t_QHS)
46	0x2e	Reserved								For future standardization
47	0x2f	—						Height		Height of DIMM module, table lookup
48–61	0x30–0x3d	Reserved								For future standardization
62	0x3e	Major revision (0–9)				Minor revision (0–9)				SPD revision level, 0.0 or 1.0
63	0x3f	Checksum								Sum of bytes 0–62, not then negated
64–71	0x40–47	Manufacturer JEDEC id.								Stored little-endian, trailing zero-padded
72	0x48	Module manufacturing location								Vendor-specific code
73–90	0x49–0x5a	Module part number								ASCII, space-padded
91–92	0x5b–0x5c	Module revision code								Vendor-specific code
93	0x5d	Tens of years (0–90)				Years (0–9)				Manufacturing date (YYWW)
94	0x5e	Tens of weeks (0–50)				Weeks (0–9)				Manufacturing date (YYWW)
95–98	0x5f–0x62	Module serial number								Vendor-specific code
99–127	0x63–0x7f	Manufacturer-specific data								Could be enhanced performance profile

डीडीआर2 एसडीआरएएम

DDR2 SPD मानक में कई बदलाव किए गए हैं, लेकिन मोटे तौर पर उपरोक्त के समान है। एक उल्लेखनीय विलोपन डीआईएमएम के लिए विभिन्न आकारों के दो रैंकों के साथ भ्रामक और अल्प-प्रयुक्त समर्थन है।

चक्र समय क्षेत्रों (बाइट्स 9, 23, 25 और 49) के लिए, जो बाइनरी-कोडेड दशमलव में एन्कोड किए गए हैं, कुछ अतिरिक्त एन्कोडिंग को दसवें अंक के लिए कुछ सामान्य समय का प्रतिनिधित्व करने के लिए परिभाषित किया गया है:

DDR2 BCD extensions
Hex	Binary	Significance
A	1010	0.25 (¼)
B	1011	0.33 (⅓)
C	1100	0.66 (⅔)
D	1101	0.75 (¾)
E	1110	0.875 (⅞, Nvidia XMP extension)
F	1111	Reserved

SPD contents for DDR2 SDRAM^[7]
Byte		Bit								Notes
Dec	Hex	7	6	5	4	3	2	1	0	Notes
0	0x00	Number of bytes written								Typically 128
1	0x01	log₂(size of SPD EEPROM)								Typically 8 (256 bytes)
2	0x02	Basic memory type (8 = DDR2 SDRAM)
3	0x03	Reserved				Row address bits (1–15)
4	0x04	Reserved				Column address bits (1–15)
5	0x05	Vertical height			Stack?	ConC?	Ranks−1 (1–8)			Commonly 0 or 1, meaning 1 or 2
6	0x06	Module data width								Commonly 64, or 72 for ECC DIMMs
7	0x07	Reserved
8	0x08	Interface voltage level of this assembly (not the same as V_cc supply voltage) (0–5)								Decoded by table lookup. Commonly 5 = SSTL 1.8 V
9	0x09	Nanoseconds (0–15)				Tenths of nanoseconds (0.0–0.9)				Clock cycle time at highest CAS latency.
10	0x0a	Tenths of nanoseconds (0.0–0.9)				Hundredths of nanoseconds (0.00–0.09)				SDRAM access time from clock (t_AC)
11	0x0b	DIMM configuration type (0–2): non-ECC, parity, ECC								Table lookup
12	0x0c	Self	Refresh period (0–5): 64, 256, 128, 32, 16, 8 kHz							Refresh requirements
13	0x0d	Primary SDRAM width (1–255)								Commonly 8 (module built from ×8 parts) or 16
14	0x0e	ECC SDRAM width (0–255)								Width of bank ECC/parity SDRAM devices. Commonly 0 or 8.
15	0x0f	Reserved
16	0x10	—	—	—	—	8	4	—	—	Burst lengths supported (bitmap)
17	0x11	Banks per SDRAM device (1–255)								Typically 4 or 8
18	0x12	7	6	5	4	3	2	—	—	CAS latencies supported (bitmap)
19	0x13	Reserved
20	0x14	—	—	Mini-UDIMM	Mini-RDIMM	Micro-DIMM	SO-DIMM	UDIMM	RDIMM	DIMM type of this assembly (bitmap)
21	0x15	—	Module is analysis probe	—	FET switch external enable	—	—	—	—	Memory module feature bitmap
22	0x16	—	—	—	—	—	—	—	Includes weak driver	Memory chip feature bitmap
23	0x17	Nanoseconds (0–15)				Tenths of nanoseconds (0.0–0.9)				Clock cycle time at medium CAS latency.
24	0x18	Tenths of nanoseconds (0.0–0.9)				Hundredths of nanoseconds (0.00–0.09)				Data access time from clock (t_AC)
25	0x19	Nanoseconds (0–15)				Tenths of nanoseconds (0.0–0.9)				Clock cycle time at short CAS latency.
26	0x1a	Tenths of nanoseconds (0.0–0.9)				Hundredths of nanoseconds (0.00–0.09)				Data access time from clock (t_AC)
27	0x1b	Nanoseconds (1–63)						1/4 ns (0–0.75)		Minimum row precharge time (t_RP)
28	0x1c	Nanoseconds (1–63)						1/4 ns (0–0.75)		Minimum row active–row active delay (t_RRD)
29	0x1d	Nanoseconds (1–63)						1/4 ns (0–0.75)		Minimum RAS to CAS delay (t_RCD)
30	0x1e	Nanoseconds (1–255)								Minimum active to precharge time (t_RAS)
31	0x1f	512 MiB	256 MiB	128 MiB	16 GiB	8 GiB	4 GiB	2 GiB	1 GiB	Size of each rank (bitmap).
32	0x20	Tenths of nanoseconds (0.0–1.2)				Hundredths of nanoseconds (0.00–0.09)				Address/command setup time from clock
33	0x21	Tenths of nanoseconds (0.0–1.2)				Hundredths of nanoseconds (0.00–0.09)				Address/command hold time after clock
34	0x22	Tenths of nanoseconds (0.0–0.9)				Hundredths of nanoseconds (0.00–0.09)				Data input setup time from strobe
35	0x23	Tenths of nanoseconds (0.0–0.9)				Hundredths of nanoseconds (0.00–0.09)				Data input hold time after strobe
36	0x24	Nanoseconds (1–63)						0.25 ns (0–0.75)		Minimum write recovery time (t_WR)
37	0x25	Nanoseconds (1–63)						0.25 ns (0–0.75)		Internal write to read command delay (t_WTR)
38	0x26	Nanoseconds (1–63)						0.25 ns (0–0.75)		Internal read to precharge command delay (t_RTP)
39	0x27	Reserved								Reserved for "memory analysis probe characteristics"
40	0x28	—	t_RC fractional ns (0–5): 0, 0.25, 0.33, 0.5, 0.66, 0.75			t_RFC fractional ns (0–5): 0, 0.25, 0.33, 0.5, 0.66, 0.75			t_RFC + 256 ns	Extension of bytes 41 and 42.
41	0x29	Nanoseconds (1–255)								Minimum active to active/refresh time (t_RC)
42	0x2a	Nanoseconds (1–255)								Minimum refresh to active/refresh time (t_RFC)
43	0x2b	Nanoseconds (0–15)				Tenths of nanoseconds (0.0–0.9)				Maximum clock cycle time (t_CK max)
44	0x2c	Hundredths of nanoseconds (0.01–2.55)								Maximum skew, DQS to any DQ. (t_DQSQ max)
45	0x2d	Hundredths of nanoseconds (0.01–2.55)								Read data hold skew factor (t_QHS)
46	0x2e	Microseconds (1–255)								PLL relock time
47–61	0x2f–0x3d	Reserved								For future standardization.
62	0x3e	Major revision (0–9)				Minor revision (0.0–0.9)				SPD revision level, usually 1.0
63	0x3f	Checksum								Sum of bytes 0–62, not negated
64–71	0x40–47	Manufacturer JEDEC ID								Stored little-endian, trailing zero-pad
72	0x48	Module manufacturing location								Vendor-specific code
73–90	0x49–0x5a	Module part number								ASCII, space-padded (limited to (,-,), A–Z, a–z, 0–9, space)
91–92	0x5b–0x5c	Module revision code								Vendor-specific code
93	0x5d	Years since 2000 (0–255)								Manufacturing date (YYWW)
94	0x5e	Weeks (1–52)								Manufacturing date (YYWW)
95–98	0x5f–0x62	Module serial number								Vendor-specific code
99–127	0x63–0x7f	Manufacturer-specific data								Could be enhanced performance profile

डीडीआर3 एसडीआरएएम

DDR3 SDRAM मानक महत्वपूर्ण रूप से SPD सामग्री लेआउट को ओवरहाल और सरल करता है। कई बीसीडी-एन्कोडेड नैनोसेकंद फ़ील्ड के बजाय, कुछ टाइमबेस इकाइयां उच्च परिशुद्धता के लिए निर्दिष्ट हैं, और विभिन्न समय पैरामीटर उस आधार इकाई के गुणकों के रूप में एन्कोड किए गए हैं।^[8] इसके अलावा, सीएएस विलंबता के आधार पर अलग-अलग समय मूल्यों को निर्दिष्ट करने की प्रथा को हटा दिया गया है; अब टाइमिंग पैरामीटर्स का सिर्फ एक सेट है।

संशोधन 1.1 कुछ मापदंडों को एक मध्यम समय आधार मूल्य और a (हस्ताक्षरित, -128 +127) ठीक समय आधार सुधार के रूप में व्यक्त करने देता है। आम तौर पर, मध्यम समय का आधार 1/8 एनएस (125 पीएस) होता है, और ठीक समय का आधार 1, 2.5 या 5 पीएस होता है। सुधार की कमी वाले पिछले संस्करणों के साथ संगतता के लिए, मध्यम समय आधार संख्या आमतौर पर गोल होती है और सुधार ऋणात्मक होता है। इस तरह काम करने वाले मान हैं:

DDR3 SPD two-part timing parameters
MTB byte	FTB byte	Value
12	34	t_CKmin, minimum clock period
16	35	t_AAmin, minimum CAS latency time
18	36	t_RCDmin, minimum RAS# to CAS# delay
20	37	t_RPmin, minimum row precharge delay
21, 23	38	t_RCmin, minimum active to active/precharge delay

SPD contents for DDR3 SDRAM^[9]^[10]
Byte		Bit								Notes
Dec	Hex	7	6	5	4	3	2	1	0	Notes
0	0x00	Exclude serial from CRC	SPD bytes total (undef/256)			SPD bytes used (undef/128/176/256)
1	0x01	SPD major revision				SPD minor revision				1.0, 1.1, 1.2 or 1.3
2	0x02	Basic memory type (11 = DDR3 SDRAM)								Type of RAM chips
3	0x03	Reserved				Module type				Type of module; e.g., 2 = Unbuffered DIMM, 3 = SO-DIMM, 11=LRDIMM
4	0x04	—	Bank address bits−3			log₂(bits per chip)−28				Zero means 8 banks, 256 Mibit.
5	0x05	—		Row address bits−12			Column address bits−9
6	0x06	Reserved					1.25 V	1.35 V	Not 1.5 V	Modules voltages supported. 1.5 V is default.
7	0x07	—		ranks−1			log₂(I/O bits/chip)−2			Module organization
8	0x08	—			ECC bits (001=8)		log₂(data bits)−3			0x03 for 64-bit, non-ECC DIMM.
9	0x09	Dividend, picoseconds (1–15)				Divisor, picoseconds (1–15)				Fine Time Base, dividend/divisor
10	0x0a	Dividend, nanoseconds (1–255)								Medium Time Base, dividend/divisor; commonly 1/8
11	0x0b	Divisor, nanoseconds (1–255)								Medium Time Base, dividend/divisor; commonly 1/8
12	0x0c	Minimum cycle time t_CKmin								In multiples of MTB
13	0x0d	Reserved
14	0x0e	11	10	9	8	7	6	5	4	CAS latencies supported (bitmap)
15	0x0f	—	18	17	16	15	14	13	12	CAS latencies supported (bitmap)
16	0x10	Minimum CAS latency time, t_AAmin								In multiples of MTB; e.g., 80/8 ns.
17	0x11	Minimum write recovery time, t_WRmin								In multiples of MTB; e.g., 120/8 ns.
18	0x12	Minimum RAS to CAS delay time, t_RCDmin								In multiples of MTB; e.g., 100/8 ns.
19	0x13	Minimum row to row active delay time, t_RRDmin								In multiples of MTB; e.g., 60/8 ns.
20	0x14	Minimum row precharge time, t_RPmin								In multiples of MTB; e.g., 100/8 ns.
21	0x15	t_RCmin, bits 11:8				t_RASmin, bits 11:8				Upper 4 bits of bytes 23 and 22
22	0x16	Minimum active to time, t_RASmin, bits 7:0								In multiples of MTB; e.g., 280/8 ns.
23	0x17	Minimum active to active/refresh, t_RCmin, bits 7:0								In multiples of MTB; e.g., 396/8 ns.
24	0x18	Minimum refresh recovery delay, t_RFCmin, bits 7:0								In multiples of MTB; e.g., 1280/8 ns.
25	0x19	Minimum refresh recovery delay, t_RFCmin, bits 15:8								In multiples of MTB; e.g., 1280/8 ns.
26	0x1a	Minimum internal write to read delay, t_WTRmin								In multiples of MTB; e.g., 60/8 ns.
27	0x1b	Minimum internal read to precharge delay, t_RTPmin								In multiples of MTB; e.g., 60/8 ns.
28	0x1c	Reserved				t_FAWmin, bits 11:8				In multiples of MTB; e.g., 240/8 ns.
29	0x1d	Minimum four activate window delay t_FAWmin, bits 7:0								In multiples of MTB; e.g., 240/8 ns.
30	0x1e	DLL-off	—					RZQ/7	RZQ/6	SDRAM optional features support bitmap
31	0x1f	PASR	—			ODTS	ASR	ETR 1×	ETR (95 °C)	SDRAM thermal and refresh options
32	0x20	Present	Accuracy (TBD; currently 0 = undefined)							DIMM thermal sensor present?
33	0x21	Nonstd.	Die count			—		Signal load		Nonstandard SDRAM device type (e.g., stacked die)
34	0x22	t_CKmin correction (new for 1.1)								Signed multiple of FTB, added to byte 12
35	0x23	t_AAmin correction (new for 1.1)								Signed multiple of FTB, added to byte 16
36	0x24	t_RCDmin correction (new for 1.1)								Signed multiple of FTB, added to byte 18
37	0x25	t_RPmin correction (new for 1.1)								Signed multiple of FTB, added to byte 20
38	0x26	t_RCmin correction (new for 1.1)								Signed multiple of FTB, added to byte 23
39–40	0x27–0x28	Reserved								For future standardization.
41	0x29	Vendor specific		t_MAW		Maximum Activate Count (MAC) (untested/700k/600k/.../200k/reserved/∞)				For row hammer mitigation
42–59	0x2a–0x3b	Reserved								For future standardization.
60	0x3c	—			Module height, mm (1–31, >45)					Module nominal height
61	0x3d	Back thickness, mm (1–16)				Front thickness, mm (1–16)				Module thickness, value = ceil(mm) − 1
62	0x3e	Design	Revision		JEDEC design number					JEDEC reference design used (11111=none)
63–116	0x3f–0x74	Module-specific section								Differs between registered/unbuffered
117	0x75	Module manufacturer ID, lsbyte								Assigned by JEP-106
118	0x76	Module manufacturer ID, msbyte								Assigned by JEP-106
119	0x77	Module manufacturing location								Vendor-specific code
120	0x78	Tens of years				Years				Manufacturing year (BCD)
121	0x79	Tens of weeks				Weeks				Manufacturing week (BCD)
122–125	0x7a–0x7d	Module serial number								Vendor-specific code
126–127	0x7e–0x7f	SPD CRC-16								Includes bytes 0–116 or 0–125; see byte 0 bit 7
128–145	0x80–0x91	Module part number								ASCII subset, space-padded
146–147	0x92–0x93	Module revision code								Vendor-defined
148–149	0x94–0x95	DRAM manufacturer ID								As distinct from module manufacturer
150–175	0x96–0xAF	Manufacturer-specific data
176–255	0xB0–0xFF	Available for customer use

मॉड्यूल की मेमोरी क्षमता की गणना बाइट्स 4, 7 और 8 से की जा सकती है। मॉड्यूल चौड़ाई (बाइट 8) प्रति चिप बिट्स की संख्या से विभाजित (बाइट 7) प्रति रैंक चिप्स की संख्या देती है। इसके बाद प्रति-चिप क्षमता (बाइट 4) और मॉड्यूल पर चिप्स के रैंक की संख्या (आमतौर पर 1 या 2, बाइट 7 से) से गुणा किया जा सकता है।

डीडीआर4 एसडीआरएएम

एसपीडी के लिए डीडीआर4 एसडीआरएएम एनेक्स एल मानक उपयोग किए गए ईईपीरोम मॉड्यूल को बदलता है। पुराने AT24C02-संगत 256-बाइट EEPROMs के बजाय, JEDEC अब नए गैर-मानक EE1004 प्रकार को SMBus स्तर पर दो पृष्ठों के साथ प्रत्येक 256 बाइट्स के साथ परिभाषित करता है। नई मेमोरी अभी भी पुराने 0x50–0x57 पतों का उपयोग करती है, लेकिन 0x36 (SPA0) और 0x37 (SPA1) पर दो अतिरिक्त पते अब बस के लिए वर्तमान-सक्रिय पृष्ठ का चयन करने के लिए कमांड प्राप्त करने के लिए उपयोग किए जाते हैं, जो बैंक स्विचिंग का रूप है।^[11] आंतरिक रूप से प्रत्येक तार्किक पृष्ठ को 128 बाइट्स के दो भौतिक ब्लॉकों में विभाजित किया जाता है, कुल चार ब्लॉक और 512 बाइट्स।^[12] विशेष पता श्रेणियों के लिए अन्य सिमेंटिक्स समान रहते हैं, हालांकि लेखन सुरक्षा को अब ब्लॉकों द्वारा संबोधित किया जाता है और SA0 पर उच्च वोल्टेज को अब इसकी स्थिति बदलने की आवश्यकता है। रेफरी नाम = TSE2004 >JEDEC. "EE1004 और TSE2004 डिवाइस विशिष्टता (ड्राफ्ट)" (PDF). Retrieved 7 November 2019.</ref>

अनुलग्नक एल मेमोरी मॉड्यूल के प्रकार के आधार पर कुछ अलग-अलग लेआउट को परिभाषित करता है जिन्हें 512-बाइट (जिनमें से अधिकतम 320 बाइट्स परिभाषित हैं) टेम्पलेट में प्लग किया जा सकता है। बिट परिभाषाएँ DDR3 के समान हैं।^[12]

SPD contents for DDR4 SDRAM^[13]
Byte		Bit								Notes
Dec	Hex	7	6	5	4	3	2	1	0	Notes
0	0x00	SPD bytes used
1	0x01	SPD revision n								Typically 0x10, 0x11, 0x12
2	0x02	Basic memory type (12 = DDR4 SDRAM)								Type of RAM chips
3	0x03	Reserved				Module type				Type of module; e.g., 2 = Unbuffered DIMM, 3 = SO-DIMM, 11=LRDIMM
4	0x04	Bank group bits		Bank address bits−2		Total SDRAM capacity per die in Gb				Zero means no bank groups, 4 banks, 256 Mibit.
5	0x05	Reserved		Row address bits−12			Column address bits−9
6	0x06	Primary SDRAM package type	Die count			Reserved		Signal loading
7	0x07	Reserved		Maximum activate window (tMAW)		Maximum activate count (MAC)				SDRAM optional features
8	0x08	Reserved								SDRAM thermal and refresh options
9	0x09	Post package repair (PPR)		Soft PPR	Reserved					Other SDRAM optional features
10	0x0a	SDRAM package type	Die count−1			DRAM density ratio		Signal loading		Secondary SDRAM package type
11	0x0b	Reserved						Endurant flag	Operable flag	Module nominal voltage, VDD
12	0x0c	Reserved	Rank mix	Package ranks per DIMM−1			SDRAM device width			Module organization
13	0x0d	Reserved			Bus width extension		Primary bus width			Module memory bus width in bits
14	0x0e	Thermal sensor	Reserved							Module thermal sensor
15	0x0f	Reserved				Extended base module type
16	0x10	Reserved
17	0x11	Reserved				Medium timebase (MTB)		Fine timebase (FTB)		Measured in ps.
18	0x12	Minimum SDRAM cycle time, t_CKAVGmin								In multiples of MTB; e.g., 100/8 ns.
19	0x13	Maximum SDRAM cycle time, t_CKAVGmax								In multiples of MTB; e.g., 60/8 ns.
20	0x14	14	13	12	11	10	9	8	7	CAS latencies supported bit-mask
21	0x15	22	21	20	19	18	17	16	15	CAS latencies supported bit-mask
22	0x16	30	29	28	27	26	25	24	23	CAS latencies supported bit-mask
23	0x17	Low CL range	Reserved	36	35	34	33	32	31	CAS latencies supported bit-mask
24	0x18	Minimum CAS latency time, t_AAmin								In multiples of MTB; e.g., 1280/8 ns.
25	0x19	Minimum RAS to CAS delay time, t_RCDmin								In multiples of MTB; e.g., 60/8 ns.
26	0x1a	Minimum row precharge delay time, t_RPmin								In multiples of MTB; e.g., 60/8 ns.
27	0x1b	Upper nibbles for t_RASmin and t_RCmin
28	0x1c	Minimum active to precharge delay time, t_RASmin least significant byte								In multiples of MTB
29	0x1d	Minimum active to active/refresh delay time, t_RCmin least significant byte								In multiples of MTB
30	0x1e	Minimum refresh recovery delay time, t_RFC1min least significant byte								In multiples of MTB
31	0x1f	Minimum refresh recovery delay time, t_RFC1min most significant byte								In multiples of MTB
32	0x20	Minimum refresh recovery delay time, t_RFC2min least significant byte								In multiples of MTB
33	0x21	Minimum refresh recovery delay time, t_RFC2min most significant byte								In multiples of MTB
34	0x22	Minimum refresh recovery delay time, t_RFC4min least significant byte								In multiples of MTB
35	0x23	Minimum refresh recovery delay time, t_RFC4min most significant byte								In multiples of MTB
36	0x24	Reserved				t_FAWmin most significant nibble
37	0x25	Minimum four activate window delay time, t_FAWmin least significant byte								In multiples of MTB
38	0x26	Minimum activate to activate delay time, t_{RRD_S}min, different bank group								In multiples of MTB
39	0x27	Minimum activate to activate delay time, t_{RRD_L}min, same bank group								In multiples of MTB
40	0x28	Minimum CAS to CAS delay time, t_{CCD_L}min, same bank group								In multiples of MTB
41	0x29	Upper nibble for t_WRmin
42	0x2a	Minimum write recovery time, t_WRmin								In multiples of MTB
43	0x2b	Upper nibbles for t_WTRmin
44	0x2c	Minimum write to read time, t_{WTR_S}min, different bank group								In multiples of MTB
45	0x2d	Minimum write to read time, t_{WTR_L}min, same bank group								In multiples of MTB
49–59	0x2e–0x3b	Reserved								Base configuration section
60–77	0x3c–0x4d	Connector to SDRAM bit mapping
78–116	0x4e–0x74	Reserved								Base configuration section
117	0x75	Fine offset for minimum CAS to CAS delay time, t_{CCD_L}min, same bank								Two's complement multiplier for FTB units
118	0x76	Fine offset for minimum activate to activate delay time, t_{RRD_L}min, same bank group								Two's complement multiplier for FTB units
119	0x77	Fine offset for minimum activate to activate delay time, t_{RRD_S}min, different bank group								Two's complement multiplier for FTB units
120	0x78	Fine offset for minimum active to active/refresh delay time, t_RCmin								Two's complement multiplier for FTB units
121	0x79	Fine offset for minimum row precharge delay time, t_RPmin								Two's complement multiplier for FTB units
122	0x7a	Fine offset for minimum RAS to CAS delay time, t_RCDmin								Two's complement multiplier for FTB units
123	0x7b	Fine offset for minimum CAS latency time, t_AAmin								Two's complement multiplier for FTB units
124	0x7c	Fine offset for SDRAM maximum cycle time, t_CKAVGmax								Two's complement multiplier for FTB units
125	0x7d	Fine offset for SDRAM minimum cycle time, t_CKAVGmin								Two's complement multiplier for FTB units
126	0x7e	Cyclic rendundancy code (CRC) for base config section, least significant byte								CRC16 algorithm
127	0x7f	Cyclic rendundancy code (CRC) for base config section, most significant byte								CRC16 algorithm
128–191	0x80–0xbf	Module-specific section								Dependent upon memory module family (UDIMM, RDIMM, LRDIMM)
192–255	0xc0–0xff	Hybrid memory architecture specific parameters
256–319	0x100–0x13f	Extended function parameter block
320–321	0x140–0x141	Module manufacturer								See JEP-106
322	0x142	Module manufacturing location								Manufacturer-defined manufacturing location code
323	0x143	Module manufacturing year								Represented in Binary Coded Decimal (BCD)
324	0x144	Module manufacturing week								Represented in Binary Coded Decimal (BCD)
325–328	0x145–0x148	Module serial number								Manufacturer-defined format for a unique serial number across part numbers
329–348	0x149–0x15c	Module part number								ASCII part number, unused digits should be set to 0x20
349	0x15d	Module revision code								Manufacturer-defined revision code
350–351	0x15e–0x15f	DRAM manufacturer ID code								See JEP-106
352	0x160	DRAM stepping								Manufacturer-defined stepping or 0xFF if not used
353–381	0x161–0x17d	Manufacturer's specific data
382–383	0x17e–0x17f	Reserved

डीडीआर5 एसडीआरएएम

JESD400-5 विनिर्देश के आधार पर DDR5 के लिए प्रारंभिक तालिका।

DDR5 SPD तालिका को 1024-बाइट तक विस्तृत करता है। DDR5 का SPD I3C (बस) बस का उपयोग कर रहा है।

SPD contents for DDR5 SDRAM
Byte		Bit								Notes
Dec	Hex	7	6	5	4	3	2	1	0	Notes
0	0x00	Number of bytes in SPD device
1	0x01	SPD revision for base configuration parameters
2	0x02	Key byte / host bus command protocol type
3	0x03	Key byte / module type
4	0x04	First SDRAM density and package
5	0x05	First SDRAM addressing
6	0x06	First SDRAM I/O width
7	0x07	First SDRAM bank groups & banks per bank group
8	0x08	Second SDRAM density and package
9	0x09	Second SDRAM addressing
10	0x0a	Second SDRAM I/O width
11	0x0b	Second SDRAM bank groups & banks per bank group
12	0x0c	SDRAM optional features
13	0x0d	Thermal and refresh options
14	0x0e	Reserved
15	0x0f	Reserved
16	0x10	SDRAM nominal voltage, VDD

एक्सटेंशन

जेईडीईसी मानक केवल कुछ एसपीडी बाइट्स निर्दिष्ट करता है। वास्तव में महत्वपूर्ण डेटा पहले 64 बाइट्स में फिट बैठता है,^[6]^[7]^[14]^[15]^[16] जबकि कुछ शेष निर्माता की पहचान के लिए निर्धारित हैं . हालाँकि, 256-बाइट EEPROM आमतौर पर प्रदान किया जाता है। शेष स्थान का अनेक उपयोग किया गया है।

उन्नत प्रदर्शन प्रोफाइल (ईपीपी)

सभी प्रणालियों पर बुनियादी कार्यक्षमता सुनिश्चित करने के लिए मेमोरी आम तौर पर एसपीडी रोम में रूढ़िवादी समय अनुशंसाओं के साथ आती है। उत्साही अक्सर उच्च गति के लिए स्मृति समय को मैन्युअल रूप से समायोजित करने में काफी समय व्यतीत करते हैं।

उन्नत प्रदर्शन प्रोफ़ाइल एसपीडी का विस्तार है, जिसे NVIDIA और कोर्सेर गेमिंग द्वारा विकसित किया गया है, जिसमें डीडीआर2 एसडीआरएएम के उच्च-प्रदर्शन संचालन के लिए अतिरिक्त जानकारी शामिल है, जिसमें आपूर्ति वोल्टेज और कमांड टाइमिंग जानकारी शामिल है जो जेईडीईसी एसपीडी स्पेक में शामिल नहीं है। EPP जानकारी उसी EEPROM में संग्रहीत होती है, लेकिन बाइट्स 99-127 में, जो मानक DDR2 SPD द्वारा उपयोग नहीं की जाती हैं।^[17]

EPP SPD ROM usage
Bytes	Size	Full profiles	Abbreviated profiles
99–103	5	EPP header
104–109	6	Profile FP1	Profile AP1
110–115	6	Profile FP1	Profile AP2
116–121	6	Profile FP2	Profile AP3
122–127	6	Profile FP2	Profile AP4

मापदंडों को विशेष रूप से NForce 500, NForce 600 और NForce 700 चिपसेट पर मेमोरी कंट्रोलर को फिट करने के लिए डिज़ाइन किया गया है। Nvidia अपने हाई-एंड मदरबोर्ड चिपसेट के लिए BIOS में EPP के लिए समर्थन को प्रोत्साहित करता है। इसका उद्देश्य न्यूनतम प्रयास के साथ बेहतर प्रदर्शन प्राप्त करने के लिए एक-क्लिक ओवरक्लॉकिंग प्रदान करना है।

ईपीपी मेमोरी के लिए एनवीडिया का नाम जो प्रदर्शन और स्थिरता के लिए योग्य है, एसएलआई-तैयार मेमोरी है।^[18] एसएलआई-रेडी-मेमोरी शब्द ने कुछ भ्रम पैदा किया है, क्योंकि इसका स्केलेबल लिंक इंटरफ़ेस से कोई लेना-देना नहीं है। कोई एकल वीडियो कार्ड (यहां तक कि गैर-एनवीडिया कार्ड) के साथ ईपीपी/एसएलआई मेमोरी का उपयोग कर सकता है, और कोई ईपीपी/एसएलआई मेमोरी के बिना मल्टी-कार्ड एसएलआई वीडियो सेटअप चला सकता है।

विस्तारित संस्करण, EPP 2.0, DDR3 मेमोरी को भी सपोर्ट करता है।^[19]

इंटेल एक्सट्रीम मेमोरी प्रोफाइल (एक्सएमपी)

समान, इंटेल द्वारा विकसित JEDEC SPD एक्सटेंशन DDR3 SDRAM DIMMs के लिए विकसित किया गया था, जिसे बाद में DDR3 SDRAM में भी इस्तेमाल किया गया। XMP बाइट 176–255 का उपयोग करता है, जो कि JEDEC द्वारा आवंटित नहीं हैं, उच्च-प्रदर्शन मेमोरी टाइमिंग को एनकोड करने के लिए।^[20] बाद में, एएमडी ने एएमपी विकसित किया, जो एक्सएमपी के समकक्ष तकनीक है, एएमडी प्लेटफॉर्म में उपयोग के लिए अनुकूलित मेमोरी मॉड्यूल की राडेन मेमोरी लाइन में उपयोग के लिए।^[21]^[22] इसके अलावा, मदरबोर्ड डेवलपर्स ने अपने एएमडी-आधारित मदरबोर्ड को एक्सएमपी प्रोफाइल पढ़ने की अनुमति देने के लिए अपनी खुद की तकनीकों को लागू किया: एमएसआई ए-एक्सएमपी प्रदान करता है,^[23] ASUS में DOCP (डायरेक्ट ओवर क्लॉक प्रोफाइल) है, और गीगाबाइट में EOCP (एक्सटेंडेड ओवर क्लॉक प्रोफाइल) है।^[24]

XMP SPD ROM usage^[25]
DDR3 Bytes	Size	Use
176–184	10	XMP header
185–219	33	XMP profile 1 ("enthusiast" settings)
220–254	36	XMP profile 2 ("extreme" settings)

हेडर में निम्न डेटा होता है। सबसे महत्वपूर्ण बात यह है कि इसमें नैनोसेकंड की तर्कसंगत संख्या के रूप में एक मध्यम टाइमबेस मान एमटीबी होता है (सामान्य मान 1/8, 1/12 और 1/16 एनएस हैं)। कई अन्य बाद के समय मूल्यों को एमटीबी इकाइयों की पूर्णांक संख्या के रूप में व्यक्त किया जाता है।

हेडर में प्रति मेमोरी चैनल डीआईएमएम की संख्या भी शामिल है जिसे प्रोफ़ाइल को समर्थन देने के लिए डिज़ाइन किया गया है; अधिक डीआईएमएम सहित अच्छी तरह से काम नहीं कर सकता है।

XMP Header bytes^[25]
DDR3 Byte	Bits	Use
176	7:0	XMP magic number byte 1 0x0C
177	7:0	XMP magic number byte 2 0x4A
178	0	Profile 1 enabled (if 0, disabled)
	1	Profile 2 enabled
	3:2	Profile 1 DIMMs per channel (1–4 encoded as 0–3)
	5:4	Profile 2 DIMMs per channel
	7:6	Reserved
179	3:0	XMP minor version number (x.0 or x.1)
179	7:4	XMP major version number (0.x or 1.x)
180	7:0	Medium timebase dividend for profile 1
181	7:0	Medium timebase divisor for profile 1 (MTB = dividend/divisor ns)
182	7:0	Medium timebase dividend for profile 2 (e.g. 8)
183	7:0	Medium timebase divisor for profile 2 (e.g. 1, giving MTB = 1/8 ns)
184	7:0	Reserved

XMP profile bytes^[25]
DDR3 Byte 1	DDR3 Byte 2	Bits	Use
185	220	0	Module Vdd voltage twentieths (0.00 or 0.05)
		4:1	Module Vdd voltage tenths (0.0–0.9)
		6:5	Module Vdd voltage units (0–2)
		7	Reserved
186	221	7:0	Minimum SDRAM clock period t_CKmin (MTB units)
187	222	7:0	Minimum CAS latency time t_AAmin (MTB units)
188	223	7:0	CAS latencies supported (bitmap, 4–11 encoded as bits 0–7)
189	224	6:0	CAS latencies supported (bitmap, 12–18 encoded as bits 0–6)
189	224	7	Reserved
190	225	7:0	Minimum CAS write latency time t_CWLmin (MTB units)
191	226	7:0	Minimum row precharge delay time t_RPmin (MTB units)
192	227	7:0	Minimum RAS to CAS delay time t_RCDmin (MTB units)
193	228	7:0	Minimum write recovery time t_WRmin (MTB units)
194	229	3:0	t_RASmin upper nibble (bits 11:8)
194	229	7:4	t_RCmin upper nibble (bits 11:8)
195	230	7:0	Minimum active to precharge delay time t_RASmin bits 7:0 (MTB units)
196	231	7:0	Minimum active to active/refresh delay time t_RCmin bits 7:0 (MTB units)
197	232	7:0	Maximum average refresh interval t_REFI lsbyte (MTB units)
198	233	7:0	Maximum average refresh interval t_REFI msbyte (MTB units)
199	234	7:0	Minimum refresh recovery delay time t_RFCmin lsbyte (MTB units)
200	235	7:0	Minimum refresh recovery delay time t_RFCmin msbyte (MTB units)
201	236	7:0	Minimum internal read to precharge command delay time t_RTPmin (MTB units)
202	237	7:0	Minimum row active to row active delay time t_RRDmin (MTB units)
203	238	3:0	t_FAWmin upper nibble (bits 11:8)
203	238	7:4	Reserved
204	239	7:0	Minimum four activate window delay time t_FAWmin bits 7:0 (MTB units)
205	240	7:0	Minimum internal write to read command delay time t_WTRmin (MTB units)
206	241	2:0	Write to read command turnaround time adjustment (0–7 clock cycles)
		3	Write to read command turnaround adjustment sign (0=pull-in, 1=push-out)
		6:4	Read to write command turnaround time adjustment (0–7 clock cycles)
		7	Read to write command turnaround adjustment sign (0=pull-in, 1=push-out)
207	242	2:0	Back-to-back command turnaround time adjustment (0–7 clock cycles)
		3	Back-to-back turnaround adjustment sign (0=pull-in, 1=push-out)
		7:4	Reserved
208	243	7:0	System CMD rate mode. 0=JTAG default, otherwise in peculiar units of MTB × t_CK/ns. E.g. if MTB is 1/8 ns, then this is in units of 1/8 clock cycle.
209	244	7:0	SDRAM auto self refresh performance. Standard version 1.1 says documentation is TBD.
210–218	245–253	7:0	Reserved
219	254	7:0	Reserved, vendor-specific personality code.

उपरोक्त सभी डेटा DDR3 (XMP 1.1) के लिए हैं; DDR4 विनिर्देश अभी तक उपलब्ध नहीं हैं।

{{Anchor|EXPO}ओवरक्लॉकिंग के लिए एएमडी विस्तारित प्रोफाइल (एक्सपो)

एएमडी का ओवरक्लॉकिंग के लिए विस्तारित प्रोफाइल (एक्सपो) एक जेईडीईसी एसपीडी एक्सटेंशन है जिसे दर सदराम डीआईएमएम के लिए विकसित किया गया है ताकि सिस्टम मेमोरी में एक-क्लिक स्वचालित ओवरक्लॉकिंग प्रोफाइल लागू किया जा सके।^[26]^[27] एएमडी एक्सपो-प्रमाणित डीआईएमएम में अनुकूलित समय शामिल है जो इसके यह 4 था प्रोसेसर के प्रदर्शन को अनुकूलित करता है।^[28] इंटेल के बंद मानक XMP के विपरीत, EXPO मानक खुला और रॉयल्टी-मुक्त है।^[27]इसे इंटेल प्लेटफॉर्म पर इस्तेमाल किया जा सकता है।^[27]सितंबर 2022 में लॉन्च होने पर, एक्सपो-सर्टिफिकेशन के साथ 15 पार्टनर रैम किट उपलब्ध हैं जो 6400 एमटी/एस तक पहुंचती हैं।^[29]

विक्रेता-विशिष्ट स्मृति

विशिष्ट प्रणाली के लिए विक्रेता-विशिष्ट मेमोरी मॉड्यूल को बाध्य करने के लिए कुछ स्मृति क्षेत्रों में जानकारी लिखना सामान्य दुरुपयोग है। Fujitsu Technology Solutions ऐसा करने के लिए जाने जाते हैं। सिस्टम में विभिन्न मेमोरी मॉड्यूल जोड़ने से आमतौर पर इनकार या अन्य काउंटर-उपाय होते हैं (जैसे प्रत्येक बूट पर एफ 1 दबाना)।

<पूर्व> 02 0E 00 01-00 00 00 EF-02 03 19 4D-BC 47 C3 46 ...........M.G.F 53 43 00 04-EF 4F 8D 1F-00 01 70 00-01 03 C1 CF SC...O....p..... </पूर्व>

FSC स्ट्रिंग पर ध्यान दें, यह Fujitsu-Siemens कंप्यूटर के लिए ब्रांडेड माइक्रोन टेक्नोलॉजीज के 512 एमबी मेमोरी मॉड्यूल का आउटपुट है। सिस्टम BIOS उन मेमोरी मॉड्यूल को अस्वीकार कर देता है जिनमें यह जानकारी ऑफ़सेट 128h से शुरू नहीं होती है।

कुछ पैकर्ड बेल एएमडी लैपटॉप भी इस विधि का उपयोग करते हैं, इस मामले में लक्षण भिन्न हो सकते हैं लेकिन यह बीप पैटर्न के बजाय फ्लैशिंग कर्सर का कारण बन सकता है। संयोग से यह BIOS भ्रष्टाचार का भी लक्षण हो सकता है।^[30] हालांकि 2GB को 4GB में अपग्रेड करने से भी समस्या हो सकती है।

एसपीडी जानकारी पढ़ना और लिखना

मेमोरी मॉड्यूल निर्माता मॉड्यूल पर EEPROM को SPD जानकारी लिखते हैं। मेमोरी नियंत्रक को कॉन्फ़िगर करने के लिए मदरबोर्ड BIOS एसपीडी जानकारी पढ़ता है। ऐसे कई प्रोग्राम मौजूद हैं जो एसपीडी जानकारी को पढ़ने और संशोधित करने में सक्षम हैं, लेकिन सभी मदरबोर्ड चिपसेट पर नहीं।

dmidecode प्रोग्राम जो मेमोरी (और अन्य चीजों) के बारे में जानकारी को डिकोड कर सकता है और Linux, FreeBSD, NetBSD, OpenBSD, BeOS, Cygwin और Solaris (ऑपरेटिंग सिस्टम) पर चलता है। dmidecode सीधे SPD जानकारी तक नहीं पहुँचता है; यह मेमोरी के बारे में SMBIOS डेटा की रिपोर्ट करता है।^[31] यह जानकारी सीमित या गलत हो सकती है।
Linux सिस्टम और FreeBSD पर, i2c-tools द्वारा प्रदान किया गया उपयोक्ता स्थान प्रोग्राम डिकोड-डिम कंप्यूटर में SPD जानकारी के साथ किसी भी मेमोरी पर जानकारी को डिकोड और प्रिंट करता है।^[32]^[33] इसके लिए कर्नेल, EEPROM कर्नेल ड्राइवर में सिस्टम प्रबंधन बस नियंत्रक समर्थन की आवश्यकता होती है, और यह भी कि SPD EEPROMs SMBus से जुड़े होते हैं। पुराने Linux वितरणों पर, decode-dimms.pl lm_sensors के भाग के रूप में उपलब्ध था।
OpenBSD में मेमोरी मॉड्यूल के बारे में जानकारी प्रदान करने के लिए वर्जन 4.3 से एक ड्राइवर (spdmem(4)) शामिल है। ड्राइवर को नेटबीएसडी से पोर्ट किया गया था, जहां यह रिलीज 5.0 के बाद से उपलब्ध है।
कोरबूट समय, आकार और अन्य गुणों के साथ कंप्यूटर में सभी मेमोरी नियंत्रकों को प्रारंभ करने के लिए एसपीडी जानकारी पढ़ता है और उसका उपयोग करता है।
माइक्रोसॉफ़्ट विंडोज़ सिस्टम HWiNFO जैसे प्रोग्राम का उपयोग करते हैं,^[34] CPU-Z और Speccy, जो SPD से DRAM मॉड्यूल की जानकारी को पढ़ और प्रदर्शित कर सकते हैं।

एसपीडी सूचना का चिपसेट-स्वतंत्र पठन और लेखन इप्रोम प्रोग्रामर हार्डवेयर और सॉफ्टवेयर के साथ सीधे मेमोरी के ईईपीरोम तक पहुंच कर किया जाता है।

पुराने लैपटॉप के लिए सामान्य SMBus पाठकों के रूप में इतना सामान्य उपयोग नहीं है, क्योंकि BIOS द्वारा इसे पढ़ने के बाद मॉड्यूल पर आंतरिक EEPROM को अक्षम किया जा सकता है, इसलिए बस अनिवार्य रूप से उपयोग के लिए उपलब्ध है। उपयोग की जाने वाली विधि A0, A1 लाइनों को कम करने के लिए है ताकि आंतरिक मेमोरी बंद हो जाए, बाहरी डिवाइस को SMBus तक पहुंचने की अनुमति मिल सके। एक बार यह हो जाने के बाद, कस्टम लिनक्स बिल्ड या डॉस एप्लिकेशन बाहरी डिवाइस तक पहुंच सकता है। सामान्य उपयोग एलसीडी पैनल मेमोरी चिप्स से सामान्य पैनल को मालिकाना लैपटॉप में फिर से फिट करने के लिए डेटा को पुनर्प्राप्त कर रहा है। कुछ चिप्स पर राइट प्रोटेक्ट लाइन को अलग करना भी अच्छा विचार है ताकि रीप्रोग्रामिंग के दौरान ऑनबोर्ड चिप्स साफ न हों। एक संबंधित तकनीक अक्सर कई लैपटॉप के साथ शामिल वेबकैम पर चिप को फिर से लिख रही है क्योंकि बस की गति काफी अधिक है और इसे संशोधित भी किया जा सकता है ताकि चिप विफलता की स्थिति में यूईएफआई के बाद के क्लोनिंग के लिए 25x संगत चिप्स को वापस पढ़ा जा सके।

यह दुर्भाग्य से केवल DDR3 और नीचे काम करता है, क्योंकि DDR4 विभिन्न सुरक्षा का उपयोग करता है और आमतौर पर केवल पढ़ा जा सकता है। एसपीडीटूल या इसी तरह के उपकरण का उपयोग करना संभव है और चिप को एक के साथ बदलें जिसकी डब्ल्यूपी लाइन मुक्त है ताकि इसे सीटू में बदला जा सके। कुछ चिपसेट पर संदेश असंगत SMBus ड्राइवर? देखा जा सकता है इसलिए पढ़ना भी रोका जाता है।

आरजीबी एलईडी नियंत्रण

कुछ मेमोरी मॉड्यूल (विशेषकर गेमिंग पीसी पर)^[35] आरजीबी एलईडी का समर्थन करें जो मालिकाना एसएमबीस कमांड द्वारा नियंत्रित होते हैं। यह अतिरिक्त कनेक्टर्स और केबलों के बिना एलईडी रंग नियंत्रण की अनुमति देता है। रोशनी को नियंत्रित करने के लिए आवश्यक कई निर्माताओं के कर्नेल ड्राइवरों का उपयोग अकेले 2020 में कई बार पूर्ण कर्नेल मेमोरी एक्सेस से लेकर MSR और I/O पोर्ट नियंत्रण तक पहुंच प्राप्त करने के लिए किया गया है।^[36]^[37]^[38]

पुराने उपकरणों पर

कुछ पुराने उपकरणों को समानांतर उपस्थिति का पता लगाने वाले SIMM के उपयोग की आवश्यकता होती है (आमतौर पर उपस्थिति का पता लगाने या पीडी कहा जाता है)। इनमें से कुछ उपकरण विशेष रूप से गैर-मानक पीडी कोडिंग, आईबीएम कंप्यूटर और हेवलेट पैकर्ड लेज़र और अन्य प्रिंटर का उपयोग करते हैं।

यह भी देखें

ट्रांसड्यूसर इलेक्ट्रॉनिक डाटा शीट

संदर्भ

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बाहरी संबंध

Serial Presence Detect Standard, General Standard
SPD Rev1.0 for DDR SDRAM
SPD Rev1.2 for DDR2 SDRAM
SPD Rev1.3 for DDR2 SDRAM
SPECIALITY DDR2-1066 SDRAM
Linux package i2c-tools
Instructions on how to use lm-sensors or i2c-tools to read the data Archived 19 May 2007 at the Wayback Machine
Memory Performance: 16GB DDR3-1333 to DDR3-2400 on Ivy Bridge IGP with G.Skill – explanation of various timing values

[1] Thomas P. Koenig; Nathan John (1997-02-03), "Serial Presence Detection poised for limelight", Electronic News, 43 (2153)

[2] JEDEC Standard 21-C section 4.1.4 "Definition of the TSE2002av Serial Presence Detect (SPD) EEPROM with Temperature Sensor (TS) for Memory Module Applications"

[3] "TN-04-42: Memory Module Serial Presence-Detect Write Protection" (PDF). Micron.

[4] Application note INN-8668-APN3: SDRAM SPD Data Standards, memorytesters.com

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[spd_ddr3-14] JEDEC मानक 21-C खंड 4.1.2.11 DDR3 SDRAM मॉड्यूल के लिए सीरियल उपस्थिति का पता लगाने (SPD)

[spd_base-15] JEDEC मानक 21-C खंड 4.1.2 सीरियल उपस्थिति का पता लगाने का मानक, सामान्य मानक

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[36] ActiveCyber. वाइपर आरजीबी चालक स्थानीय विशेषाधिकार वृद्धि (Technical report). CVE-2019-18845 – via MITRE Corporation.

[37] ActiveCyber. CORSAIR iCUE Driver Local Privilege Escalation (CVE-2020-8808) (Technical report). CVE-2020-8808 – via MITRE Corporation.

[38] ActiveCyber. ACTIVE-2020-003: Trident Z Lighting Control Driver Local Privilege Escalation (Technical report). CVE-2020-12446 – via MITRE Corporation.

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@@ Line 1: / Line 1: @@
 {{Short description|Standardized way to automatically access information about a memory module}}
 [[ कम्प्यूटिंग |कम्प्यूटिंग]] में, सीरियल प्रेजेंस डिटेक्ट (एसपीडी) एक [[मेमोरी मॉड्यूल]] के बारे में जानकारी को स्वचालित रूप से एक्सेस करने का एक मानकीकृत तरीका है। पहले 72-पिन [[SIMM]] में पाँच पिन शामिल थे जो 'समानांतर उपस्थिति का पता लगाने' (PPD) डेटा के पाँच बिट प्रदान करते थे, लेकिन 168-पिन [[DIMM]] मानक अधिक जानकारी को एनकोड करने के लिए सीरियल उपस्थिति पहचान में बदल गया।<ref>{{Citation |url=http://findarticles.com/p/articles/mi_m0EKF/is_n2153_v43/ai_19102210/ |title=Serial Presence Detection poised for limelight |author1=Thomas P. Koenig |author2=Nathan John |journal=Electronic News |date=1997-02-03 |volume=43 |issue=2153}}</ref>
-जब एक साधारण आधुनिक कंप्यूटर को चालू किया जाता है, तो यह [[पावर ऑन सेल्फ टेस्ट]] (POST) करके शुरू होता है। 1990 के दशक के मध्य से, इस प्रक्रिया में वर्तमान में मौजूद हार्डवेयर को स्वचालित रूप से कॉन्फ़िगर करना शामिल है। एसपीडी एक मेमोरी हार्डवेयर फीचर है जो कंप्यूटर के लिए यह जानना संभव बनाता है कि कौन सी मेमोरी मौजूद है, और मेमोरी तक पहुंचने के लिए किस [[स्मृति समय]] का उपयोग करना है।
+जब साधारण आधुनिक कंप्यूटर को चालू किया जाता है, तो यह [[पावर ऑन सेल्फ टेस्ट]] (POST) करके शुरू होता है। 1990 के दशक के मध्य से, इस प्रक्रिया में वर्तमान में मौजूद हार्डवेयर को स्वचालित रूप से कॉन्फ़िगर करना शामिल है। एसपीडी मेमोरी हार्डवेयर फीचर है जो कंप्यूटर के लिए यह जानना संभव बनाता है कि कौन सी मेमोरी मौजूद है, और मेमोरी तक पहुंचने के लिए किस [[स्मृति समय]] का उपयोग करना है।
-कुछ कंप्यूटर पूरी तरह से स्वचालित रूप से हार्डवेयर परिवर्तनों के अनुकूल हो जाते हैं। ज्यादातर मामलों में, सेटिंग्स में परिवर्तन देखने और संभावित रूप से करने के लिए, [[BIOS]] मापदंडों तक पहुंचने के लिए एक विशेष वैकल्पिक प्रक्रिया है। यह नियंत्रित करना संभव हो सकता है कि कंप्यूटर मेमोरी एसपीडी डेटा का उपयोग कैसे करता है - सेटिंग्स चुनने के लिए, मेमोरी टाइमिंग को चुनिंदा रूप से संशोधित करने के लिए, या संभवतः एसपीडी डेटा को पूरी तरह से ओवरराइड करने के लिए ([[ overclocking ]] देखें)।
+कुछ कंप्यूटर पूरी तरह से स्वचालित रूप से हार्डवेयर परिवर्तनों के अनुकूल हो जाते हैं। ज्यादातर मामलों में, सेटिंग्स में परिवर्तन देखने और संभावित रूप से करने के लिए, [[BIOS]] मापदंडों तक पहुंचने के लिए विशेष वैकल्पिक प्रक्रिया है। यह नियंत्रित करना संभव हो सकता है कि कंप्यूटर मेमोरी एसपीडी डेटा का उपयोग कैसे करता है - सेटिंग्स चुनने के लिए, मेमोरी टाइमिंग को चुनिंदा रूप से संशोधित करने के लिए, या संभवतः एसपीडी डेटा को पूरी तरह से ओवरराइड करने के लिए ([[ overclocking ]] देखें)।
 == संग्रहीत जानकारी ==
 एसपीडी का समर्थन करने के लिए मेमोरी मॉड्यूल के लिए, जेईडीईसी मानकों की आवश्यकता है कि कुछ पैरामीटर मेमोरी मॉड्यूल पर स्थित ईईपीरोम के निचले 128 बाइट्स में हों। इन बाइट्स में मॉड्यूल के बारे में टाइमिंग पैरामीटर, निर्माता, सीरियल नंबर और अन्य उपयोगी जानकारी होती है। मेमोरी का उपयोग करने वाले उपकरण इस जानकारी को पढ़कर स्वचालित रूप से मॉड्यूल के प्रमुख पैरामीटर निर्धारित करते हैं। उदाहरण के लिए, [[एसडीआरएएम]] मॉड्यूल पर एसपीडी डेटा सीएएस विलंबता के बारे में जानकारी प्रदान कर सकता है ताकि सिस्टम उपयोगकर्ता के हस्तक्षेप के बिना इसे सही ढंग से सेट कर सके।
-SPD [[EEPROM]] फर्मवेयर को [[SMBus]], I²C प्रोटोकॉल के एक प्रकार का उपयोग करके एक्सेस किया जाता है। यह मॉड्यूल पर संचार पिनों की संख्या को केवल दो तक कम कर देता है: एक घड़ी संकेत और एक डेटा संकेत। EEPROM RAM के साथ ग्राउंड पिन साझा करता है, इसका अपना पावर पिन होता है, और स्लॉट की पहचान करने के लिए तीन अतिरिक्त पिन (SA0–2) होते हैं, जिनका उपयोग EEPROM को 0x50–0x57 की सीमा में एक अद्वितीय पता देने के लिए किया जाता है। न केवल संचार लाइनों को 8 मेमोरी मॉड्यूल के बीच साझा किया जा सकता है, वही SMBus आमतौर पर मदरबोर्ड पर सिस्टम स्वास्थ्य निगरानी कार्यों जैसे बिजली आपूर्ति वोल्टेज, [[सेंट्रल प्रोसेसिंग यूनिट]] तापमान और पंखे की गति पढ़ने के लिए उपयोग किया जाता है।
+SPD [[EEPROM]] फर्मवेयर को [[SMBus]], I²C प्रोटोकॉल के एक प्रकार का उपयोग करके एक्सेस किया जाता है। यह मॉड्यूल पर संचार पिनों की संख्या को केवल दो तक कम कर देता है: एक घड़ी संकेत और एक डेटा संकेत। EEPROM RAM के साथ ग्राउंड पिन साझा करता है, इसका अपना पावर पिन होता है, और स्लॉट की पहचान करने के लिए तीन अतिरिक्त पिन (SA0–2) होते हैं, जिनका उपयोग EEPROM को 0x50–0x57 की सीमा में अद्वितीय पता देने के लिए किया जाता है। न केवल संचार लाइनों को 8 मेमोरी मॉड्यूल के बीच साझा किया जा सकता है, वही SMBus आमतौर पर मदरबोर्ड पर सिस्टम स्वास्थ्य निगरानी कार्यों जैसे बिजली आपूर्ति वोल्टेज, [[सेंट्रल प्रोसेसिंग यूनिट]] तापमान और पंखे की गति पढ़ने के लिए उपयोग किया जाता है।
-एसपीडी ईईपीरोम भी आई²सी पतों का जवाब देते हैं 0x30–0x37 अगर उन्हें सुरक्षित नहीं लिखा गया है, और एक एक्सटेंशन (टीएसई श्रृंखला) एक वैकल्पिक ऑन-चिप तापमान सेंसर तक पहुंचने के लिए पते 0x18–0x1F का उपयोग करता है। वे सभी मान हैं I²C#7-बिट एड्रेसिंग | SA0-2 के साथ डिवाइस टाइप आइडेंटिफ़ायर कोड प्रीफ़िक्स (DTIC) द्वारा गठित सात-बिट I²C पते: स्लॉट 3 से (1100) पढ़ने के लिए, एक उपयोग करता है <code>'''110 0'''011 = 0x33</code>. अंतिम R/W बिट के साथ यह 8-बिट डिवाइस सेलेक्ट कोड बनाता है।<ref>[http://www.jedec.org/sites/default/files/docs/4_01_04R21.pdf JEDEC Standard 21-C section 4.1.4] "Definition of the TSE2002av Serial Presence Detect (SPD) EEPROM with Temperature Sensor (TS) for Memory Module Applications"</ref> ध्यान दें कि स्लॉट-आईडी का सिमेंटिक्स राइट-प्रोटेक्शन ऑपरेशंस के लिए अलग है: उनके लिए उन्हें SA पिन द्वारा बिल्कुल भी पास नहीं किया जा सकता है।<ref>{{cite web |title=TN-04-42: Memory Module Serial Presence-Detect Write Protection |url=https://www.micron.com/-/media/client/global/documents/products/technical-note/dram-modules/tn_04_42.pdf |website=Micron}}</ref>
+एसपीडी ईईपीरोम भी आई²सी पतों का जवाब देते हैं 0x30–0x37 अगर उन्हें सुरक्षित नहीं लिखा गया है, और एक्सटेंशन (टीएसई श्रृंखला) एक वैकल्पिक ऑन-चिप तापमान सेंसर तक पहुंचने के लिए पते 0x18–0x1F का उपयोग करता है। वे सभी मान हैं I²C#7-बिट एड्रेसिंग | SA0-2 के साथ डिवाइस टाइप आइडेंटिफ़ायर कोड प्रीफ़िक्स (DTIC) द्वारा गठित सात-बिट I²C पते: स्लॉट 3 से (1100) पढ़ने के लिए, उपयोग करता है <code>'''110 0'''011 = 0x33</code>. अंतिम R/W बिट के साथ यह 8-बिट डिवाइस सेलेक्ट कोड बनाता है।<ref>[http://www.jedec.org/sites/default/files/docs/4_01_04R21.pdf JEDEC Standard 21-C section 4.1.4] "Definition of the TSE2002av Serial Presence Detect (SPD) EEPROM with Temperature Sensor (TS) for Memory Module Applications"</ref> ध्यान दें कि स्लॉट-आईडी का सिमेंटिक्स राइट-प्रोटेक्शन ऑपरेशंस के लिए अलग है: उनके लिए उन्हें SA पिन द्वारा बिल्कुल भी पास नहीं किया जा सकता है।<ref>{{cite web |title=TN-04-42: Memory Module Serial Presence-Detect Write Protection |url=https://www.micron.com/-/media/client/global/documents/products/technical-note/dram-modules/tn_04_42.pdf |website=Micron}}</ref>
 एसपीडी से पहले, मेमोरी चिप्स को समानांतर उपस्थिति का पता लगाने (पीपीडी) के साथ देखा गया था। PPD ने सूचना के प्रत्येक बिट के लिए एक अलग पिन का उपयोग किया, जिसका अर्थ था कि पिन के लिए सीमित स्थान के कारण केवल मेमोरी मॉड्यूल की गति और घनत्व को संग्रहीत किया जा सकता है।
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 | 176–255 || 0xB0–0xFF ||colspan=8| Available for customer use
 |}
-एक मॉड्यूल की मेमोरी क्षमता की गणना बाइट्स 4, 7 और 8 से की जा सकती है। मॉड्यूल चौड़ाई (बाइट 8) प्रति चिप बिट्स की संख्या से विभाजित (बाइट 7) प्रति रैंक चिप्स की संख्या देती है। इसके बाद प्रति-चिप क्षमता (बाइट 4) और मॉड्यूल पर चिप्स के रैंक की संख्या (आमतौर पर 1 या 2, बाइट 7 से) से गुणा किया जा सकता है।
+मॉड्यूल की मेमोरी क्षमता की गणना बाइट्स 4, 7 और 8 से की जा सकती है। मॉड्यूल चौड़ाई (बाइट 8) प्रति चिप बिट्स की संख्या से विभाजित (बाइट 7) प्रति रैंक चिप्स की संख्या देती है। इसके बाद प्रति-चिप क्षमता (बाइट 4) और मॉड्यूल पर चिप्स के रैंक की संख्या (आमतौर पर 1 या 2, बाइट 7 से) से गुणा किया जा सकता है।
 === डीडीआर4 एसडीआरएएम ===
-एसपीडी के लिए डीडीआर4 एसडीआरएएम एनेक्स एल मानक उपयोग किए गए ईईपीरोम मॉड्यूल को बदलता है। पुराने AT24C02-संगत 256-बाइट EEPROMs के बजाय, JEDEC अब एक नए गैर-मानक EE1004 प्रकार को SMBus स्तर पर दो पृष्ठों के साथ प्रत्येक 256 बाइट्स के साथ परिभाषित करता है। नई मेमोरी अभी भी पुराने 0x50–0x57 पतों का उपयोग करती है, लेकिन 0x36 (SPA0) और 0x37 (SPA1) पर दो अतिरिक्त पते अब बस के लिए वर्तमान-सक्रिय पृष्ठ का चयन करने के लिए कमांड प्राप्त करने के लिए उपयोग किए जाते हैं, जो [[बैंक स्विचिंग]] का एक रूप है।<ref>{{cite web |last1=Delvare |first1=Jean |title=[PATCH] eeprom: New ee1004 driver for DDR4 memory |url=https://lkml.org/lkml/2017/11/20/131 |website=LKML |accessdate=7 November 2019}}</ref> आंतरिक रूप से प्रत्येक तार्किक पृष्ठ को 128 बाइट्स के दो भौतिक ब्लॉकों में विभाजित किया जाता है, कुल चार ब्लॉक और 512 बाइट्स।<ref name=annex_l>{{cite web |author1=JEDEC |title=अनुलग्नक L: DDR4 SDRAM मॉड्यूल के लिए सीरियल प्रेजेंस डिटेक्ट (SPD)।|url=http://www.softnology.biz/pdf/4_01_02_AnnexL-R25_SPD_for_DDR4_SDRAM_Release_3_Sep2015.pdf}</ref> विशेष पता श्रेणियों के लिए अन्य सिमेंटिक्स समान रहते हैं, हालांकि लेखन सुरक्षा को अब ब्लॉकों द्वारा संबोधित किया जाता है और SA0 पर एक उच्च वोल्टेज को अब इसकी स्थिति बदलने की आवश्यकता है। रेफरी नाम = TSE2004 >{{cite web |author1=JEDEC |title=EE1004 और TSE2004 डिवाइस विशिष्टता (ड्राफ्ट)|url=http://www.softnology.biz/pdf/ee1004_tse2004.pdf |accessdate=7 November 2019}}</ref>
+एसपीडी के लिए डीडीआर4 एसडीआरएएम एनेक्स एल मानक उपयोग किए गए ईईपीरोम मॉड्यूल को बदलता है। पुराने AT24C02-संगत 256-बाइट EEPROMs के बजाय, JEDEC अब नए गैर-मानक EE1004 प्रकार को SMBus स्तर पर दो पृष्ठों के साथ प्रत्येक 256 बाइट्स के साथ परिभाषित करता है। नई मेमोरी अभी भी पुराने 0x50–0x57 पतों का उपयोग करती है, लेकिन 0x36 (SPA0) और 0x37 (SPA1) पर दो अतिरिक्त पते अब बस के लिए वर्तमान-सक्रिय पृष्ठ का चयन करने के लिए कमांड प्राप्त करने के लिए उपयोग किए जाते हैं, जो [[बैंक स्विचिंग]] का रूप है।<ref>{{cite web |last1=Delvare |first1=Jean |title=[PATCH] eeprom: New ee1004 driver for DDR4 memory |url=https://lkml.org/lkml/2017/11/20/131 |website=LKML |accessdate=7 November 2019}}</ref> आंतरिक रूप से प्रत्येक तार्किक पृष्ठ को 128 बाइट्स के दो भौतिक ब्लॉकों में विभाजित किया जाता है, कुल चार ब्लॉक और 512 बाइट्स।<ref name=annex_l>{{cite web |author1=JEDEC |title=अनुलग्नक L: DDR4 SDRAM मॉड्यूल के लिए सीरियल प्रेजेंस डिटेक्ट (SPD)।|url=http://www.softnology.biz/pdf/4_01_02_AnnexL-R25_SPD_for_DDR4_SDRAM_Release_3_Sep2015.pdf}</ref> विशेष पता श्रेणियों के लिए अन्य सिमेंटिक्स समान रहते हैं, हालांकि लेखन सुरक्षा को अब ब्लॉकों द्वारा संबोधित किया जाता है और SA0 पर उच्च वोल्टेज को अब इसकी स्थिति बदलने की आवश्यकता है। रेफरी नाम = TSE2004 >{{cite web |author1=JEDEC |title=EE1004 और TSE2004 डिवाइस विशिष्टता (ड्राफ्ट)|url=http://www.softnology.biz/pdf/ee1004_tse2004.pdf |accessdate=7 November 2019}}</ref>
 अनुलग्नक एल मेमोरी मॉड्यूल के प्रकार के आधार पर कुछ अलग-अलग लेआउट को परिभाषित करता है जिन्हें 512-बाइट (जिनमें से अधिकतम 320 बाइट्स परिभाषित हैं) टेम्पलेट में प्लग किया जा सकता है। बिट परिभाषाएँ DDR3 के समान हैं।<ref name=annex_l/>
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 == एक्सटेंशन ==
-जेईडीईसी मानक केवल कुछ एसपीडी बाइट्स निर्दिष्ट करता है। वास्तव में महत्वपूर्ण डेटा पहले 64 बाइट्स में फिट बैठता है,<ref name=spd_ddr>[http://www.jedec.org/download/search/4_01_02_04R13.PDF JEDEC Standard 21-C section 4.1.2.4] DDR SDRAM के लिए SPDs </ref><ref name=spd_ddr2>[http://www.jedec.org/download/search/4_01_02_10R13.pdf JEDEC मानक 21-C खंड 4.1.2.10] DDR2 SDRAM के लिए विशिष्ट SPDs </ref><ref name=spd_ddr3>[http://www.jedec.org/download/search/4_01_02_11R18.pdf JEDEC मानक 21-C खंड 4.1.2.11] DDR3 SDRAM मॉड्यूल के लिए सीरियल उपस्थिति का पता लगाने (SPD) </ref><ref name=spd_base>[http://www.jedec.org/download/search/4_01_02_00r9.pdf JEDEC मानक 21-C खंड 4.1.2] सीरियल उपस्थिति का पता लगाने का मानक, सामान्य मानक </ref><ref name=spd_sdr>[http://www.jedec.org/download/search/4_01_02_05R12.PDF JEDEC Standard 21-C खंड 4.1.2.5] सिंक्रोनस DRAM (SDRAM) के लिए विशिष्ट PDs </ref> जबकि कुछ शेष निर्माता की पहचान के लिए निर्धारित हैं . हालाँकि, एक 256-बाइट EEPROM आमतौर पर प्रदान किया जाता है। शेष स्थान का अनेक उपयोग किया गया है।
+जेईडीईसी मानक केवल कुछ एसपीडी बाइट्स निर्दिष्ट करता है। वास्तव में महत्वपूर्ण डेटा पहले 64 बाइट्स में फिट बैठता है,<ref name=spd_ddr>[http://www.jedec.org/download/search/4_01_02_04R13.PDF JEDEC Standard 21-C section 4.1.2.4] DDR SDRAM के लिए SPDs </ref><ref name=spd_ddr2>[http://www.jedec.org/download/search/4_01_02_10R13.pdf JEDEC मानक 21-C खंड 4.1.2.10] DDR2 SDRAM के लिए विशिष्ट SPDs </ref><ref name=spd_ddr3>[http://www.jedec.org/download/search/4_01_02_11R18.pdf JEDEC मानक 21-C खंड 4.1.2.11] DDR3 SDRAM मॉड्यूल के लिए सीरियल उपस्थिति का पता लगाने (SPD) </ref><ref name=spd_base>[http://www.jedec.org/download/search/4_01_02_00r9.pdf JEDEC मानक 21-C खंड 4.1.2] सीरियल उपस्थिति का पता लगाने का मानक, सामान्य मानक </ref><ref name=spd_sdr>[http://www.jedec.org/download/search/4_01_02_05R12.PDF JEDEC Standard 21-C खंड 4.1.2.5] सिंक्रोनस DRAM (SDRAM) के लिए विशिष्ट PDs </ref> जबकि कुछ शेष निर्माता की पहचान के लिए निर्धारित हैं . हालाँकि, 256-बाइट EEPROM आमतौर पर प्रदान किया जाता है। शेष स्थान का अनेक उपयोग किया गया है।
 === उन्नत प्रदर्शन प्रोफाइल (ईपीपी) ===
 सभी प्रणालियों पर बुनियादी कार्यक्षमता सुनिश्चित करने के लिए मेमोरी आम तौर पर एसपीडी रोम में रूढ़िवादी समय अनुशंसाओं के साथ आती है। उत्साही अक्सर उच्च गति के लिए स्मृति समय को मैन्युअल रूप से समायोजित करने में काफी समय व्यतीत करते हैं।
-उन्नत प्रदर्शन प्रोफ़ाइल एसपीडी का एक विस्तार है, जिसे [[NVIDIA]] और [[कोर्सेर गेमिंग]] द्वारा विकसित किया गया है, जिसमें [[डीडीआर2 एसडीआरएएम]] के उच्च-प्रदर्शन संचालन के लिए अतिरिक्त जानकारी शामिल है, जिसमें आपूर्ति वोल्टेज और कमांड टाइमिंग जानकारी शामिल है जो जेईडीईसी एसपीडी स्पेक में शामिल नहीं है। EPP जानकारी उसी EEPROM में संग्रहीत होती है, लेकिन बाइट्स 99-127 में, जो मानक DDR2 SPD द्वारा उपयोग नहीं की जाती हैं।<ref>{{Citation |url=http://www.nvidia.com/content/epp/epp_specifications.pdf |title=DDR2 UDIMM Enhanced Performance Profiles Design Specification |publisher=[[Nvidia]] |date=2006-05-12 |accessdate=2009-05-05}}</ref>
+उन्नत प्रदर्शन प्रोफ़ाइल एसपीडी का विस्तार है, जिसे [[NVIDIA]] और [[कोर्सेर गेमिंग]] द्वारा विकसित किया गया है, जिसमें [[डीडीआर2 एसडीआरएएम]] के उच्च-प्रदर्शन संचालन के लिए अतिरिक्त जानकारी शामिल है, जिसमें आपूर्ति वोल्टेज और कमांड टाइमिंग जानकारी शामिल है जो जेईडीईसी एसपीडी स्पेक में शामिल नहीं है। EPP जानकारी उसी EEPROM में संग्रहीत होती है, लेकिन बाइट्स 99-127 में, जो मानक DDR2 SPD द्वारा उपयोग नहीं की जाती हैं।<ref>{{Citation |url=http://www.nvidia.com/content/epp/epp_specifications.pdf |title=DDR2 UDIMM Enhanced Performance Profiles Design Specification |publisher=[[Nvidia]] |date=2006-05-12 |accessdate=2009-05-05}}</ref>
 {|class=wikitable
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 मापदंडों को विशेष रूप से [[NForce 500]], [[NForce 600]] और [[NForce 700]] चिपसेट पर मेमोरी कंट्रोलर को फिट करने के लिए डिज़ाइन किया गया है। Nvidia अपने हाई-एंड मदरबोर्ड चिपसेट के लिए BIOS में EPP के लिए समर्थन को प्रोत्साहित करता है। इसका उद्देश्य न्यूनतम प्रयास के साथ बेहतर प्रदर्शन प्राप्त करने के लिए एक-क्लिक ओवरक्लॉकिंग प्रदान करना है।
-ईपीपी मेमोरी के लिए एनवीडिया का नाम जो प्रदर्शन और स्थिरता के लिए योग्य है, एसएलआई-तैयार मेमोरी है।<ref>http://www.nvidia.com/docs/CP/45121/sli_memory.pdf {{Bare URL PDF|date=March 2022}}</ref> एसएलआई-रेडी-मेमोरी शब्द ने कुछ भ्रम पैदा किया है, क्योंकि इसका [[ स्केलेबल लिंक इंटरफ़ेस ]] से कोई लेना-देना नहीं है। कोई एकल वीडियो कार्ड (यहां तक कि एक गैर-एनवीडिया कार्ड) के साथ ईपीपी/एसएलआई मेमोरी का उपयोग कर सकता है, और कोई ईपीपी/एसएलआई मेमोरी के बिना मल्टी-कार्ड एसएलआई वीडियो सेटअप चला सकता है।
+ईपीपी मेमोरी के लिए एनवीडिया का नाम जो प्रदर्शन और स्थिरता के लिए योग्य है, एसएलआई-तैयार मेमोरी है।<ref>http://www.nvidia.com/docs/CP/45121/sli_memory.pdf {{Bare URL PDF|date=March 2022}}</ref> एसएलआई-रेडी-मेमोरी शब्द ने कुछ भ्रम पैदा किया है, क्योंकि इसका [[ स्केलेबल लिंक इंटरफ़ेस ]] से कोई लेना-देना नहीं है। कोई एकल वीडियो कार्ड (यहां तक कि गैर-एनवीडिया कार्ड) के साथ ईपीपी/एसएलआई मेमोरी का उपयोग कर सकता है, और कोई ईपीपी/एसएलआई मेमोरी के बिना मल्टी-कार्ड एसएलआई वीडियो सेटअप चला सकता है।
-एक विस्तारित संस्करण, EPP 2.0, DDR3 मेमोरी को भी सपोर्ट करता है।<ref>[http://www.nvidia.com/docs/IO/52280/NVIDIA_EPP2_TB.pdf Enhanced Performance Profiles 2.0] (pp.  2–3)</ref>
+विस्तारित संस्करण, EPP 2.0, DDR3 मेमोरी को भी सपोर्ट करता है।<ref>[http://www.nvidia.com/docs/IO/52280/NVIDIA_EPP2_TB.pdf Enhanced Performance Profiles 2.0] (pp.  2–3)</ref>
 === [[इंटेल]] एक्सट्रीम मेमोरी प्रोफाइल (एक्सएमपी) ===
-एक समान, इंटेल द्वारा विकसित JEDEC SPD एक्सटेंशन [[DDR3 SDRAM]] DIMMs के लिए विकसित किया गया था, जिसे बाद में DDR3 SDRAM में भी इस्तेमाल किया गया। XMP बाइट 176–255 का उपयोग करता है, जो कि JEDEC द्वारा आवंटित नहीं हैं, उच्च-प्रदर्शन मेमोरी टाइमिंग को एनकोड करने के लिए।<ref>{{Cite web |title=What Is Intel® Extreme Memory Profile (Intel® XMP)? |url=https://www.intel.co.uk/content/www/uk/en/gaming/extreme-memory-profile-xmp.html |website=Intel |access-date=September 26, 2022}}</ref>
+समान, इंटेल द्वारा विकसित JEDEC SPD एक्सटेंशन [[DDR3 SDRAM]] DIMMs के लिए विकसित किया गया था, जिसे बाद में DDR3 SDRAM में भी इस्तेमाल किया गया। XMP बाइट 176–255 का उपयोग करता है, जो कि JEDEC द्वारा आवंटित नहीं हैं, उच्च-प्रदर्शन मेमोरी टाइमिंग को एनकोड करने के लिए।<ref>{{Cite web |title=What Is Intel® Extreme Memory Profile (Intel® XMP)? |url=https://www.intel.co.uk/content/www/uk/en/gaming/extreme-memory-profile-xmp.html |website=Intel |access-date=September 26, 2022}}</ref>
 बाद में, एएमडी ने एएमपी विकसित किया, जो एक्सएमपी के समकक्ष तकनीक है, एएमडी प्लेटफॉर्म में उपयोग के लिए अनुकूलित मेमोरी मॉड्यूल की राडेन मेमोरी लाइन में उपयोग के लिए।<ref>{{cite web |title=मेमोरी प्रोफाइल टेक्नोलॉजी - एएमपी अप योर रैम|url=https://www.amd.com/en/technologies/amp |website=AMD |date=2012 |access-date=January 8, 2018}}</ref><ref>{{cite web |last1=Martin |first1=Ryan |date=July 23, 2012 |title=AMD ने अपना XMP-समतुल्य AMP - eTeknix पेश किया|url=https://www.eteknix.com/amd-introduces-its-xmp-equivalent-amp/ |website=eTeknix |access-date=January 8, 2018}}</ref> इसके अलावा, मदरबोर्ड डेवलपर्स ने अपने एएमडी-आधारित मदरबोर्ड को एक्सएमपी प्रोफाइल पढ़ने की अनुमति देने के लिए अपनी खुद की तकनीकों को लागू किया: एमएसआई ए-एक्सएमपी प्रदान करता है,<ref>{{cite web |title=MSI is worlds first brand to enable A-XMP on Ryzen for best DDR4 performance, launches new models |url=https://www.msi.com/news/detail/0ec96be397dd6d3cf2fecb4a2d627c1c |website=MSI |date=March 21, 2017 |access-date=January 8, 2018}}</ref> ASUS में DOCP (डायरेक्ट ओवर क्लॉक प्रोफाइल) है, और गीगाबाइट में EOCP (एक्सटेंडेड ओवर क्लॉक प्रोफाइल) है।<ref>{{cite web |author=Tradesman1 |title=XMP, DOCP, EOCP का क्या मतलब है - सॉल्व्ड - मेमोरी|url=http://www.tomshardware.com/answers/id-3167421/xmp-docp-eocp.html#r18503260 |website=Tom's Hardware Forums |date=August 26, 2016 |access-date=January 8, 2018}}</ref>
 {|class=wikitable
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 === विक्रेता-विशिष्ट स्मृति ===
-विशिष्ट प्रणाली के लिए विक्रेता-विशिष्ट मेमोरी मॉड्यूल को बाध्य करने के लिए कुछ स्मृति क्षेत्रों में जानकारी लिखना एक सामान्य दुरुपयोग है। [[Fujitsu Technology Solutions]] ऐसा करने के लिए जाने जाते हैं। सिस्टम में विभिन्न मेमोरी मॉड्यूल जोड़ने से आमतौर पर इनकार या अन्य काउंटर-उपाय होते हैं (जैसे प्रत्येक बूट पर एफ 1 दबाना)।
+विशिष्ट प्रणाली के लिए विक्रेता-विशिष्ट मेमोरी मॉड्यूल को बाध्य करने के लिए कुछ स्मृति क्षेत्रों में जानकारी लिखना सामान्य दुरुपयोग है। [[Fujitsu Technology Solutions]] ऐसा करने के लिए जाने जाते हैं। सिस्टम में विभिन्न मेमोरी मॉड्यूल जोड़ने से आमतौर पर इनकार या अन्य काउंटर-उपाय होते हैं (जैसे प्रत्येक बूट पर एफ 1 दबाना)।
 <पूर्व>
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 सिस्टम BIOS उन मेमोरी मॉड्यूल को अस्वीकार कर देता है जिनमें यह जानकारी ऑफ़सेट 128h से शुरू नहीं होती है।
-कुछ पैकर्ड बेल एएमडी लैपटॉप भी इस विधि का उपयोग करते हैं, इस मामले में लक्षण भिन्न हो सकते हैं लेकिन यह बीप पैटर्न के बजाय एक फ्लैशिंग कर्सर का कारण बन सकता है। संयोग से यह BIOS भ्रष्टाचार का भी एक लक्षण हो सकता है।<ref>{{Cite web|url=https://forums.tomshardware.com/threads/packard-bell-lj65-ram-upgrade.1651388/|title=Packard Bell LJ65 RAM upgrade|website=Tom's Hardware Forum}}</ref> हालांकि 2GB को 4GB में अपग्रेड करने से भी समस्या हो सकती है।
+कुछ पैकर्ड बेल एएमडी लैपटॉप भी इस विधि का उपयोग करते हैं, इस मामले में लक्षण भिन्न हो सकते हैं लेकिन यह बीप पैटर्न के बजाय फ्लैशिंग कर्सर का कारण बन सकता है। संयोग से यह BIOS भ्रष्टाचार का भी लक्षण हो सकता है।<ref>{{Cite web|url=https://forums.tomshardware.com/threads/packard-bell-lj65-ram-upgrade.1651388/|title=Packard Bell LJ65 RAM upgrade|website=Tom's Hardware Forum}}</ref> हालांकि 2GB को 4GB में अपग्रेड करने से भी समस्या हो सकती है।
 == एसपीडी जानकारी पढ़ना और लिखना ==
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 एसपीडी सूचना का चिपसेट-स्वतंत्र पठन और लेखन इप्रोम प्रोग्रामर हार्डवेयर और सॉफ्टवेयर के साथ सीधे मेमोरी के ईईपीरोम तक पहुंच कर किया जाता है।
-पुराने लैपटॉप के लिए सामान्य SMBus पाठकों के रूप में इतना सामान्य उपयोग नहीं है, क्योंकि BIOS द्वारा इसे पढ़ने के बाद मॉड्यूल पर आंतरिक EEPROM को अक्षम किया जा सकता है, इसलिए बस अनिवार्य रूप से उपयोग के लिए उपलब्ध है। उपयोग की जाने वाली विधि A0, A1 लाइनों को कम करने के लिए है ताकि आंतरिक मेमोरी बंद हो जाए, बाहरी डिवाइस को SMBus तक पहुंचने की अनुमति मिल सके। एक बार यह हो जाने के बाद, एक कस्टम लिनक्स बिल्ड या डॉस एप्लिकेशन बाहरी डिवाइस तक पहुंच सकता है। एक सामान्य उपयोग एलसीडी पैनल मेमोरी चिप्स से एक सामान्य पैनल को मालिकाना लैपटॉप में फिर से फिट करने के लिए डेटा को पुनर्प्राप्त कर रहा है।
+पुराने लैपटॉप के लिए सामान्य SMBus पाठकों के रूप में इतना सामान्य उपयोग नहीं है, क्योंकि BIOS द्वारा इसे पढ़ने के बाद मॉड्यूल पर आंतरिक EEPROM को अक्षम किया जा सकता है, इसलिए बस अनिवार्य रूप से उपयोग के लिए उपलब्ध है। उपयोग की जाने वाली विधि A0, A1 लाइनों को कम करने के लिए है ताकि आंतरिक मेमोरी बंद हो जाए, बाहरी डिवाइस को SMBus तक पहुंचने की अनुमति मिल सके। एक बार यह हो जाने के बाद, कस्टम लिनक्स बिल्ड या डॉस एप्लिकेशन बाहरी डिवाइस तक पहुंच सकता है। सामान्य उपयोग एलसीडी पैनल मेमोरी चिप्स से सामान्य पैनल को मालिकाना लैपटॉप में फिर से फिट करने के लिए डेटा को पुनर्प्राप्त कर रहा है।
-कुछ चिप्स पर राइट प्रोटेक्ट लाइन को अलग करना भी एक अच्छा विचार है ताकि रीप्रोग्रामिंग के दौरान ऑनबोर्ड चिप्स साफ न हों।
+कुछ चिप्स पर राइट प्रोटेक्ट लाइन को अलग करना भी अच्छा विचार है ताकि रीप्रोग्रामिंग के दौरान ऑनबोर्ड चिप्स साफ न हों।
 एक संबंधित तकनीक अक्सर कई लैपटॉप के साथ शामिल वेबकैम पर चिप को फिर से लिख रही है क्योंकि बस की गति काफी अधिक है और इसे संशोधित भी किया जा सकता है ताकि चिप विफलता की स्थिति में यूईएफआई के बाद के क्लोनिंग के लिए 25x संगत चिप्स को वापस पढ़ा जा सके।
-यह दुर्भाग्य से केवल DDR3 और नीचे काम करता है, क्योंकि DDR4 विभिन्न सुरक्षा का उपयोग करता है और आमतौर पर केवल पढ़ा जा सकता है। एसपीडीटूल या इसी तरह के एक उपकरण का उपयोग करना संभव है और चिप को एक के साथ बदलें जिसकी डब्ल्यूपी लाइन मुक्त है ताकि इसे सीटू में बदला जा सके।
+यह दुर्भाग्य से केवल DDR3 और नीचे काम करता है, क्योंकि DDR4 विभिन्न सुरक्षा का उपयोग करता है और आमतौर पर केवल पढ़ा जा सकता है। एसपीडीटूल या इसी तरह के उपकरण का उपयोग करना संभव है और चिप को एक के साथ बदलें जिसकी डब्ल्यूपी लाइन मुक्त है ताकि इसे सीटू में बदला जा सके।
 कुछ चिपसेट पर संदेश असंगत SMBus ड्राइवर? देखा जा सकता है इसलिए पढ़ना भी रोका जाता है।

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