रेकॉन्फ़िगरेबल कंप्यूटिंग: Difference between revisions
No edit summary |
No edit summary |
||
| Line 3: | Line 3: | ||
{{Technical|date=May 2009}} | {{Technical|date=May 2009}} | ||
कॉन्फिगरेशन करने योग्य कंप्यूटिंग एक [[कंप्यूटर आर्किटेक्चर]] के रूप में होता है, जो फील्ड प्रोग्रामेबल गेट एरेज़ [[एफपीजीए]], जैसे बहुत लचीले हाई स्पीड कंप्यूटिंग फैब्रिक्स के साथ हार्डवेयर के उच्च प्रदर्शन के साथ सॉफ्टवेयर के कुछ लचीलेपन को जोड़ती है। सामान्य [[माइक्रोप्रोसेसर]] के प्रयोग से तुलना करने पर मुख्य अंतर यह है कि नियंत्रण प्रवाह के अतिरिक्त स्वयं डेटापथ में पर्याप्त परिवर्तन करने की क्षमता होती है। दूसरी ओर कस्टम हार्डवेयर अर्थात अनुप्रयोग विशिष्ट एकीकृत परिपथ (एएसआईसीएस) से मुख्य अंतर पुन: कॉन्फ़िगर करने योग्य संरचना पर एक नया परिपथ लोड करके रनटाइम के समय हार्डवेयर को अनुकूलित करने की घटना,के रूप में होती है। | |||
== इतिहास == | == इतिहास == | ||
कॉन्फिगरेशन योग्य कंप्यूटिंग की अवधारणा 1960 के दशक से अस्तित्व में है, जब [[गेराल्ड एस्ट्रिन]] के पेपर ने एक मानक प्रोसेसर से बने कंप्यूटर की अवधारणा और कॉन्फिगरेशन योग्य हार्डवेयर की एक सरणी का प्रस्ताव रखा था।<ref name="Estrin2002">{{cite journal | last1 = Estrin | first1 = G | year = 2002 | title = Reconfigurable computer origins: the UCLA fixed-plus-variable (F+V) structure computer | journal = IEEE Ann. Hist. Comput. | volume = 24 | issue = 4| pages = 3–9 | doi = 10.1109/MAHC.2002.1114865 }}</ref><ref> | |||
Estrin, G., "Organization of Computer Systems—The Fixed Plus Variable Structure Computer", | Estrin, G., "Organization of Computer Systems—The Fixed Plus Variable Structure Computer", | ||
''Proc. Western Joint Computer Conf.'', Western Joint Computer Conference, New York, 1960, pp. 33–40.</ref> मुख्य प्रोसेसर पुन: संयोजन योग्य हार्डवेयर के व्यवहार को नियंत्रित करता है। और बाद वाले को एक विशिष्ट कार्य करने के लिए अनुकूलित रूप में रखता है, जैसे कि [[इमेज प्रोसेसिंग]] या पैटर्न मिलान जितनी जल्दी हो सके हार्डवेयर का एक समर्पित भाग के रूप में होता है। एक बार कार्य पूरा हो जाने के बाद हार्डवेयर को किसी अन्य कार्य को करने के लिए समायोजित किया जा सकता है। इसके परिणामस्वरूप एक हाइब्रिड कंप्यूटर संरचना के रूप में हार्डवेयर की गति के साथ सॉफ्टवेयर के लचीलेपन के संयोजन से बनती है। | ''Proc. Western Joint Computer Conf.'', Western Joint Computer Conference, New York, 1960, pp. 33–40.</ref> मुख्य प्रोसेसर पुन: संयोजन योग्य हार्डवेयर के व्यवहार को नियंत्रित करता है। और बाद वाले को एक विशिष्ट कार्य करने के लिए अनुकूलित रूप में रखता है, जैसे कि [[इमेज प्रोसेसिंग]] या पैटर्न मिलान जितनी जल्दी हो सके हार्डवेयर का एक समर्पित भाग के रूप में होता है। एक बार कार्य पूरा हो जाने के बाद हार्डवेयर को किसी अन्य कार्य को करने के लिए समायोजित किया जा सकता है। इसके परिणामस्वरूप एक हाइब्रिड कंप्यूटर संरचना के रूप में हार्डवेयर की गति के साथ सॉफ्टवेयर के लचीलेपन के संयोजन से बनती है। | ||
1980 और 1990 के दशक में अनुसंधान के इस क्षेत्र में पुनर्जागरण हुआ, जिसमें उद्योग और अकादमियों में अनेक प्रस्तावित | 1980 और 1990 के दशक में अनुसंधान के इस क्षेत्र में पुनर्जागरण हुआ, जिसमें उद्योग और अकादमियों में अनेक प्रस्तावित कॉन्फिगरेशन योग्य आर्किटेक्चर का विकास हुआ,<ref name="Bobda2007">C. Bobda: Introduction to Reconfigurable Computing: Architectures; Springer, 2007</ref> जैसे: कोपाकोबाना, मैट्रिक्स, जीएआरपी,<ref>Hauser, John R. and Wawrzynek, John, | ||
"Garp: A MIPS Processor with a Reconfigurable Coprocessor", | "Garp: A MIPS Processor with a Reconfigurable Coprocessor", | ||
''Proceedings of the IEEE Symposium on Field-Programmable Custom Computing Machines'' | ''Proceedings of the IEEE Symposium on Field-Programmable Custom Computing Machines'' | ||
| Line 55: | Line 55: | ||
| [[Flowware]] (data streams) | | [[Flowware]] (data streams) | ||
|} | |} | ||
कॉन्फिगरेशन करने योग्य कंप्यूटिंग मशीन नमूनो का मूलभूत मॉडल डेटा स्ट्रीम आधारित एंटी मशीन को अन्य मशीन नमूनो के अंतरों द्वारा अच्छी तरह से चित्रित किया गया है जो कि पहले प्रस्तुत किए गए थे, जैसा कि [[निक ट्रेडेनिक]] की कंप्यूटिंग नमूनो की निम्नलिखित वर्गीकरण योजना द्वारा दिखाया गया है, तालिका1, निक ट्रेडेनिक की नमूनो के वर्गीकरण योजना देखें।<ref>N. Tredennick: The Case for Reconfigurable Computing; Microprocessor Report, Vol. 10 No. 10, 5 August 1996, pp 25–27.</ref> | |||
===हार्टनस्टीन का एक्सप्यूटर === | ===हार्टनस्टीन का एक्सप्यूटर === | ||
{{main|एक्सप्यूटर}} | {{main|एक्सप्यूटर}} | ||
कंप्यूटर वैज्ञानिक रेनर हार्टनस्टाइन एक एंटी-मशीन के संदर्भ में पुन: संयोजन योग्य कंप्यूटिंग का वर्णन करते हैं, जो उनके अनुसार अधिक परंपरागत [[वॉन न्यूमैन वास्तुकला]] से दूर एक मौलिक नमूना का प्रतिनिधित्व करता है।<ref>Hartenstein, R. 2001. A decade of reconfigurable computing: a visionary retrospective. In ''Proceedings of the Conference on Design, Automation and Test in Europe (DATE 2001)'' (Munich, Germany). W. Nebel and A. Jerraya, Eds. Design, Automation, and Test in Europe. IEEE Press, Piscataway, NJ, 642–649.</ref> हार्टनस्टीन इसे | कंप्यूटर वैज्ञानिक रेनर हार्टनस्टाइन एक एंटी-मशीन के संदर्भ में पुन: संयोजन योग्य कंप्यूटिंग का वर्णन करते हैं, जो उनके अनुसार अधिक परंपरागत [[वॉन न्यूमैन वास्तुकला]] से दूर एक मौलिक नमूना का प्रतिनिधित्व करता है।<ref>Hartenstein, R. 2001. A decade of reconfigurable computing: a visionary retrospective. In ''Proceedings of the Conference on Design, Automation and Test in Europe (DATE 2001)'' (Munich, Germany). W. Nebel and A. Jerraya, Eds. Design, Automation, and Test in Europe. IEEE Press, Piscataway, NJ, 642–649.</ref> हार्टनस्टीन इसे कॉन्फिगरेशन कम्प्यूटिंग पैराडॉक्स कहा है कि एफपीजीए माइग्रेशन के लिए सॉफ्टवेयर को कॉन्फ़िगर करने के लिए सॉफ़्टवेयर के परिणामों के चार से अधिक क्रमों तक के स्पीड अप कारकों के साथ-साथ बिजली की खपत में लगभग कमी हो जाती है। चूंकि, प्रोद्योगिकीय पैरामीटर परिमाण के लगभग चार क्रमों से एफपीजीए गॉर्डन मूर वक्र के पीछे होता है और घड़ी की आवृत्ति माइक्रोप्रोसेसरों की तुलना में काफी कम है। इस पैराडॉक्स को पार्शियल रूप से [[वॉन न्यूमैन टोंटी|वॉन न्यूमैन सिंड्रोम]] द्वारा समझाया गया है। | ||
== उच्च-प्रदर्शन कंप्यूटिंग == | == उच्च-प्रदर्शन कंप्यूटिंग == | ||
| Line 80: | Line 80: | ||
|access-date = 2014-12-14}} | |access-date = 2014-12-14}} | ||
</ref> | </ref> | ||
== | == पार्शियल कॉन्फिगरेशन == | ||
पार्शियल कॉन्फिगरेशन पुन: संयोजन योग्य हार्डवेयर [[सर्किट]]री के एक भाग को बदलने की प्रक्रिया होती है, जबकि दूसरा भाग अपने पूर्व विन्यास को बनाए रखता है। तथा [[क्षेत्र में प्रोग्राम की जा सकने वाली द्वार श्रंखला|क्षेत्र में प्रोग्राम की जा सकने वाली श्रंखला]] को अधिकांशतः पार्शियल पुनर्संरचना के समर्थन के रूप में उपयोग किया जाता है। | |||
[[इलेक्ट्रॉनिक हार्डवेयर]], [[ सॉफ़्टवेयर ]] की तरह, मॉड्यूलर रूप से डिज़ाइन किया | [[इलेक्ट्रॉनिक हार्डवेयर]], [[ सॉफ़्टवेयर ]] की तरह, मॉड्यूलर रूप से डिज़ाइन किया जाता है, उपघटक बनाकर और फिर उच्च-स्तरीय घटकों को तत्काल बनाने के लिए किया जाता है। कई स्थितियों में एफपीजीए अभी भी काम कर रहा है, जबकि इनमें से एक या कई उप-घटकों को स्वैप करने में सक्षम होना उपयोगी होता है। | ||
सामान्यतः , एक एफपीजीए को पुन: कॉन्फ़िगर करने के लिए इसे रीसेट में रखने की आवश्यकता होती है जबकि बाहरी नियंत्रक उस पर एक डिज़ाइन पुनः लोड करता है। | सामान्यतः, एक एफपीजीए को पुन: कॉन्फ़िगर करने के लिए इसे रीसेट में रखने की आवश्यकता होती है, जबकि बाहरी नियंत्रक उस पर एक डिज़ाइन पुनः लोड करता है। पार्शियल पुनर्विन्यास डिज़ाइन के महत्वपूर्ण भागों को संचालन रखने की अनुमति देता है जबकि एक नियंत्रक या तो एफपीजीए पर या इसके बाहर पार्शियल डिज़ाइन को पुन: कॉन्फ़िगर करने योग्य मॉड्यूल में लोड करता है। पार्शियल पुनर्संरचना का उपयोग सिर्फ उन पार्शियल डिज़ाइनों को संग्रहीत करके कई डिज़ाइनों के लिए स्थान बचाने के लिए किया जाता है, जो डिज़ाइनों के बीच बदलते रहते है।<ref>{{cite journal |first1=Damian |last1=Wanta |first2=Waldemar T. |last2=Smolik |first3=Jacek |last3=Kryszyn |first4=Przemysław |last4=Wróblewski |first5=Mateusz |last5=Midura |title=एक FPGA-आधारित विद्युत समाई टोमोग्राफी प्रणाली के लिए एक रन-टाइम पुन: विन्यास विधि|volume=11 |issue=4 |year=2022 |journal=Electronics |page=545 |doi=10.3390/electronics11040545|doi-access=free }}</ref> | ||
एक संचार उपकरण की स्थिति जब पार्शियल पुन: संयोजन उपयोगी रूप में होता है, इसके लिए एक सामान्य उदाहरण के रूप में है। यदि उपकरण कई कनेक्शनों को नियंत्रित कर रहा है, जिनमें से कुछ को [[ कूटलेखन | कूटलेखन]] की आवश्यकता होती है, तो पूरे नियंत्रक को नीचे लाए बिना विभिन्न एन्क्रिप्शन कोर लोड करने में सक्षम होना उपयोगी रूप में होता है। | |||
डिज़ाइन की कार्यक्षमता से | पार्शियल पुनर्विन्यास सभी एफपीजीए पर समर्थित नहीं होता है। मॉड्यूलर डिजाइन पर जोर देने के साथ एक विशेष सॉफ्टवेयर प्रवाह की आवश्यकता होती है। सामान्यतः डिज़ाइन मॉड्यूल एफपीजीए के अंदर अच्छी तरह से परिभाषित सीमाओं के साथ बनाए जाते हैं, जिनके लिए डिज़ाइन को आंतरिक हार्डवेयर के लिए विशेष रूप से मैप करने की आवश्यकता होती है। | ||
* डायनेमिक | |||
* स्थैतिक | डिज़ाइन की कार्यक्षमता से पार्शियल पुनर्संरचना को दो समूहों में विभाजित किया जा सकता है<ref>{{Cite book | last1 = Wiśniewski | first1 = Remigiusz | title = प्रोग्राम करने योग्य उपकरणों के लिए रचनात्मक माइक्रोप्रोग्राम नियंत्रण इकाइयों का संश्लेषण| year = 2009 | publisher = University of Zielona Góra | location = Zielona Góra | isbn = 978-83-7481-293-1 | pages = 153 }}</ref> | ||
* डायनेमिक पार्शियल कॉन्फिगरेशन - जिसे एक सक्रिय पार्शियल कॉन्फिगरेशन के रूप में भी जाना जाता है यह उपकरण के भाग को बदलने की अनुमति देता है जबकि बाकी एफपीजीए अभी भी यह सुचार रूप से चल रहा है | |||
* स्थैतिक पार्शियल कॉन्फिगरेशन - कॉन्फिगरेशन प्रक्रिया के समय उपकरण सक्रिय रूप में नहीं होते है। जबकि पार्शियल डेटा एफपीजीए में भेजा जाता है, शेष उपकरण को बंद कर दिया जाता है शटडाउन मोड में और कॉन्फ़िगरेशन पूर्ण होने के बाद ऊपर लाया जाता है। | |||
== उपस्थित ा सिस्टम == | == उपस्थित ा सिस्टम == | ||
=== कंप्यूटर अनुकरण === | === कंप्यूटर अनुकरण === | ||
[[File:FPGARetrocomputing.jpg|An | [[File:FPGARetrocomputing.jpg|An एफपीजीए board is being used to recreate the Vector-06C computer|thumb]]किफायती एफपीजीए बोर्डों के आगमन के साथ, छात्रों और शौकियों की परियोजनाएं पुराने कंप्यूटरों को फिर से बनाने या अधिक उपन्यास आर्किटेक्चर को लागू करने की तलाश करती हैं।<ref name="apple">{{cite web|url=https://www.cs.columbia.edu/~sedwards/apple2fpga/|title=Apple2 FPGA|access-date=6 Sep 2012 | ||
}}</ref><ref name="risc">{{cite web|url=http://www.inf.ethz.ch/personal/wirth/Articles/Miscellaneous/RISC.pdf |title=एक आरआईएससी वास्तुकला का डिजाइन और एक एफपीजीए के साथ इसका कार्यान्वयन|author=Niklaus Wirth |access-date=6 Sep 2012 }}{{dead link|date=June 2016|bot=medic}}{{cbignore|bot=medic}}</ref><ref name="soc">{{cite web|author=Jan Gray | }}</ref><ref name="risc">{{cite web|url=http://www.inf.ethz.ch/personal/wirth/Articles/Miscellaneous/RISC.pdf |title=एक आरआईएससी वास्तुकला का डिजाइन और एक एफपीजीए के साथ इसका कार्यान्वयन|author=Niklaus Wirth |access-date=6 Sep 2012 }}{{dead link|date=June 2016|bot=medic}}{{cbignore|bot=medic}}</ref><ref name="soc">{{cite web|author=Jan Gray | ||
|url=http://www.fpgacpu.org/papers/soc-gr0040-paper.pdf|title=एक साधारण एफपीजीए-अनुकूलित आरआईएससी सीपीयू और सिस्टम-ऑन-ए-चिप डिजाइन करना|access-date=6 Sep 2012 | |url=http://www.fpgacpu.org/papers/soc-gr0040-paper.pdf|title=एक साधारण एफपीजीए-अनुकूलित आरआईएससी सीपीयू और सिस्टम-ऑन-ए-चिप डिजाइन करना|access-date=6 Sep 2012 | ||
| Line 113: | Line 114: | ||
=== कोपाकोबाना === | === कोपाकोबाना === | ||
एक पूरी तरह से | एक पूरी तरह से एफपीजीए -आधारित कंप्यूटर COPACOBANA, कॉस्ट ऑप्टिमाइज्ड कोडब्रेकर और एनालाइजर और इसका उत्तराधिकारी RIVYERA है। जर्मनी में बोचुम और कील विश्वविद्यालयों के COPACOBANA-Project की एक स्पिन-ऑफ कंपनी [[SciEngines GmbH]] पूरी तरह से एफपीजीए - आधारित कंप्यूटरों का विकास जारी रखे हुए है। | ||
=== [[मिट्रियोनिक्स]] === | === [[मिट्रियोनिक्स]] === | ||
मित्रियोनिक्स ने एक एसडीके विकसित किया है जो एफपीजीए-आधारित कंप्यूटरों पर संकलित और निष्पादित होने के लिए [[एकल असाइनमेंट]] भाषा का उपयोग करके लिखे गए सॉफ़्टवेयर को सक्षम बनाता है। Mitrion-C सॉफ्टवेयर लैंग्वेज और Mitrion प्रोसेसर सॉफ्टवेयर डेवलपर्स को | मित्रियोनिक्स ने एक एसडीके विकसित किया है जो एफपीजीए-आधारित कंप्यूटरों पर संकलित और निष्पादित होने के लिए [[एकल असाइनमेंट]] भाषा का उपयोग करके लिखे गए सॉफ़्टवेयर को सक्षम बनाता है। Mitrion-C सॉफ्टवेयर लैंग्वेज और Mitrion प्रोसेसर सॉफ्टवेयर डेवलपर्स को एफपीजीए - आधारित कंप्यूटरों पर उसी तरह से अनुप्रयोग लिखने और निष्पादित करने में सक्षम बनाता है, जैसे अन्य कंप्यूटिंग तकनीकों के साथ, जैसे कि ग्राफिकल प्रोसेसिंग यूनिट ("GPUs"), सेल-आधारित प्रोसेसर, समानांतर प्रसंस्करण। इकाइयाँ ("पीपीयू"), मल्टी-कोर सीपीयू और पारंपरिक सिंगल-कोर सीपीयू क्लस्टर। (कारोबार से बाहर) | ||
=== [[राष्ट्रीय उपकरण]] === | === [[राष्ट्रीय उपकरण]] === | ||
नेशनल इंस्ट्रूमेंट्स ने [[कॉम्पैक्टरियो]] नामक एक हाइब्रिड एम्बेडेड कंप्यूटिंग प्रणाली विकसित किया है। इसमें यूजर-प्रोग्रामेबल | नेशनल इंस्ट्रूमेंट्स ने [[कॉम्पैक्टरियो]] नामक एक हाइब्रिड एम्बेडेड कंप्यूटिंग प्रणाली विकसित किया है। इसमें यूजर-प्रोग्रामेबल एफपीजीए , हॉट स्वैपेबल I/O मॉड्यूल, नियतात्मक संचार और प्रसंस्करण के लिए रीयल-टाइम कंट्रोलर, और रैपिड RT और एफपीजीए प्रोग्रामिंग के लिए ग्राफिकल लैबव्यू सॉफ्टवेयर को पुन: कॉन्फ़िगर करने योग्य चेसिस हाउसिंग सम्मलित है। | ||
=== Xilinx === | === Xilinx === | ||
Xilinx ने | Xilinx ने एफपीजीए उपकरणों के पार्शियल कॉन्फिगरेशन की दो शैलियाँ विकसित की हैं: मॉड्यूल-आधारित और अंतर-आधारित। मॉड्यूल-आधारित पार्शियल पुनर्विन्यास डिजाइन के भिन्न -भिन्न मॉड्यूलर भागों को फिर से कॉन्फ़िगर करने की अनुमति देता है, जबकि अंतर-आधारित पार्शियल पुनर्संरचना का उपयोग तब किया जा सकता है जब एक डिज़ाइन में एक छोटा परिवर्तन किया जाता है। | ||
=== [[इंटेल]] === | === [[इंटेल]] === | ||
इंटेल<ref name="intel_altera">{{cite web |url=https://newsroom.intel.com/news-releases/intel-completes-acquisition-of-altera/ |title=इंटेल ने Altera का अधिग्रहण पूरा किया|access-date=15 November 2016}}</ref> उनके | इंटेल<ref name="intel_altera">{{cite web |url=https://newsroom.intel.com/news-releases/intel-completes-acquisition-of-altera/ |title=इंटेल ने Altera का अधिग्रहण पूरा किया|access-date=15 November 2016}}</ref> उनके एफपीजीए उपकरणों के 28 एनएम उपकरणों जैसे कि Stratix V, पर पार्शियल कॉन्फिगरेशन का समर्थन करता है<ref name="stratixv_pr">{{cite web |url=https://www.altera.com/products/fpga/features/stxv-part-reconfig.html |title=स्ट्रैटिक्स वी एफपीजीए: आंशिक और गतिशील पुनर्संरचना के माध्यम से अंतिम लचीलापन|access-date=15 November 2016}}</ref> और 20 एनएम एरिया 10 उपकरण पर।<ref name="arria10_pr">{{cite web |url=https://www.altera.com/products/design-software/fpga-design/quartus-prime/features.html |title=इंटेल क्वार्टस प्राइम सॉफ्टवेयर उत्पादकता उपकरण और विशेषताएं|access-date=15 November 2016}</ref> Arria 10 के लिए Intel एफपीजीए पार्शियल पुनर्संरचना प्रवाह क्वार्टस प्राइम प्रो सॉफ़्टवेयर में पदानुक्रमित डिज़ाइन पद्धति पर आधारित है जहाँ उपयोगकर्ता एफपीजीए के भौतिक विभाजन बनाते हैं जिन्हें पुन: कॉन्फ़िगर किया जा सकता है<ref name="arria10_pr_docs">{{cite web |url=https://www.altera.com/en_US/pdfs/literature/hb/qts/qts-qps-5v1.pdf |title=क्वार्टस प्राइम स्टैंडर्ड एडिशन हैंडबुक वॉल्यूम 1: डिजाइन और संश्लेषण|publisher=Intel |access-date=15 November 2016 |pages=4–1}}</ref> रनटाइम पर जबकि शेष डिज़ाइन काम करना जारी रखता है। क्वार्टस प्राइम प्रो सॉफ्टवेयर भी पदानुक्रमित पार्शियल पुनर्विन्यास और पार्शियल पुनर्विन्यास के अनुकरण का समर्थन करता है। | ||
== प्रणाली का वर्गीकरण == | == प्रणाली का वर्गीकरण == | ||
| Line 136: | Line 137: | ||
=== ग्रेन्युलैरिटी === | === ग्रेन्युलैरिटी === | ||
रीकॉन्फिगरेबल लॉजिक की ग्रैन्युलैरिटी को सबसे छोटी फंक्शनल यूनिट (कॉन्फिगरेबल लॉजिक ब्लॉक, सीएलबी) के आकार के रूप में परिभाषित किया गया है जिसे मैपिंग टूल्स द्वारा संबोधित किया जाता है। उच्च ग्रैन्युलैरिटी, जिसे फाइन-ग्रेन्ड के रूप में भी जाना जा सकता है, अधिकांशतः हार्डवेयर में कलन विधि को लागू करते समय अधिक लचीलेपन का अर्थ होता है। चूंकि , प्रति गणना आवश्यक रूटिंग की अधिक मात्रा के कारण बढ़ी हुई शक्ति, क्षेत्र और देरी के स्थिति में इसके साथ जुर्माना जुड़ा हुआ है। फाइन-ग्रेन्ड आर्किटेक्चर बिट-लेवल मैनीपुलेशन लेवल पर काम करते हैं; जबकि मोटे दाने वाले प्रसंस्करण तत्व (पुन: कॉन्फ़िगर करने योग्य डेटापथ इकाई, rDPU) मानक डेटा पथ अनुप्रयोगों के लिए बेहतर अनुकूलित हैं। मोटे दाने वाले आर्किटेक्चर की कमियों में से एक यह है कि वे अपने कुछ उपयोग और प्रदर्शन को खो देते हैं यदि उन्हें अपनी ग्रैन्युलैरिटी प्रदान करने की तुलना में छोटी संगणना करने की आवश्यकता होती है, उदाहरण के लिए चार बिट चौड़ी कार्यात्मक इकाई पर एक बिट जोड़ने से तीन बिट बर्बाद हो जाएंगे। . एक ही चिप पर मोटे अनाज की सरणी ([[पुन: कॉन्फ़िगर करने योग्य डेटापथ सरणी]], rDPA) और एक | रीकॉन्फिगरेबल लॉजिक की ग्रैन्युलैरिटी को सबसे छोटी फंक्शनल यूनिट (कॉन्फिगरेबल लॉजिक ब्लॉक, सीएलबी) के आकार के रूप में परिभाषित किया गया है जिसे मैपिंग टूल्स द्वारा संबोधित किया जाता है। उच्च ग्रैन्युलैरिटी, जिसे फाइन-ग्रेन्ड के रूप में भी जाना जा सकता है, अधिकांशतः हार्डवेयर में कलन विधि को लागू करते समय अधिक लचीलेपन का अर्थ होता है। चूंकि , प्रति गणना आवश्यक रूटिंग की अधिक मात्रा के कारण बढ़ी हुई शक्ति, क्षेत्र और देरी के स्थिति में इसके साथ जुर्माना जुड़ा हुआ है। फाइन-ग्रेन्ड आर्किटेक्चर बिट-लेवल मैनीपुलेशन लेवल पर काम करते हैं; जबकि मोटे दाने वाले प्रसंस्करण तत्व (पुन: कॉन्फ़िगर करने योग्य डेटापथ इकाई, rDPU) मानक डेटा पथ अनुप्रयोगों के लिए बेहतर अनुकूलित हैं। मोटे दाने वाले आर्किटेक्चर की कमियों में से एक यह है कि वे अपने कुछ उपयोग और प्रदर्शन को खो देते हैं यदि उन्हें अपनी ग्रैन्युलैरिटी प्रदान करने की तुलना में छोटी संगणना करने की आवश्यकता होती है, उदाहरण के लिए चार बिट चौड़ी कार्यात्मक इकाई पर एक बिट जोड़ने से तीन बिट बर्बाद हो जाएंगे। . एक ही चिप पर मोटे अनाज की सरणी ([[पुन: कॉन्फ़िगर करने योग्य डेटापथ सरणी]], rDPA) और एक एफपीजीए होने से इस समस्या को हल किया जा सकता है। | ||
शब्द-चौड़ाई डेटा पथ (आरडीपीयू) की आवश्यकता वाले कलन विधि के कार्यान्वयन के लिए मोटे अनाज वाले आर्किटेक्चर ([[आरडीपीए]]) का इरादा है। चूंकि उनके कार्यात्मक ब्लॉक बड़ी संगणनाओं के लिए अनुकूलित हैं और सामान्यतः शब्द विस्तृत अंकगणितीय तर्क इकाइयां (एएलयू) सम्मलित हैं, वे इन संगणनाओं को अधिक तेज़ी से और अधिक शक्ति दक्षता के साथ परस्पर छोटी कार्यात्मक इकाइयों के सेट की तुलना में निष्पादित करेंगे; यह कनेक्टिंग वायर के छोटे होने के कारण होता है, जिसके परिणामस्वरूप वायर कैपेसिटेंस कम होता है और इसलिए तेज़ और कम पावर डिज़ाइन होता है। बड़े कम्प्यूटेशनल ब्लॉक होने का एक संभावित अवांछनीय परिणाम यह है कि जब ऑपरेंड का आकार एल्गोरिथम से मेल नहीं खा सकता है, तो संसाधनों का अक्षम उपयोग हो सकता है। चलाने के लिए अधिकांशतः अनुप्रयोगों के प्रकार पहले से ज्ञात होते हैं जिससे तर्क, मेमोरी और रूटिंग संसाधनों को उपकरण के प्रदर्शन को बढ़ाने के लिए तैयार किया जा सकता है, जबकि अभी भी भविष्य के अनुकूलन के लिए एक निश्चित स्तर का लचीलापन प्रदान करता है। इसके उदाहरण डोमेन विशिष्ट सरणियाँ हैं जिनका उद्देश्य उनके लचीलेपन को कम करके उनके अधिक सामान्य महीन दाने वाले | शब्द-चौड़ाई डेटा पथ (आरडीपीयू) की आवश्यकता वाले कलन विधि के कार्यान्वयन के लिए मोटे अनाज वाले आर्किटेक्चर ([[आरडीपीए]]) का इरादा है। चूंकि उनके कार्यात्मक ब्लॉक बड़ी संगणनाओं के लिए अनुकूलित हैं और सामान्यतः शब्द विस्तृत अंकगणितीय तर्क इकाइयां (एएलयू) सम्मलित हैं, वे इन संगणनाओं को अधिक तेज़ी से और अधिक शक्ति दक्षता के साथ परस्पर छोटी कार्यात्मक इकाइयों के सेट की तुलना में निष्पादित करेंगे; यह कनेक्टिंग वायर के छोटे होने के कारण होता है, जिसके परिणामस्वरूप वायर कैपेसिटेंस कम होता है और इसलिए तेज़ और कम पावर डिज़ाइन होता है। बड़े कम्प्यूटेशनल ब्लॉक होने का एक संभावित अवांछनीय परिणाम यह है कि जब ऑपरेंड का आकार एल्गोरिथम से मेल नहीं खा सकता है, तो संसाधनों का अक्षम उपयोग हो सकता है। चलाने के लिए अधिकांशतः अनुप्रयोगों के प्रकार पहले से ज्ञात होते हैं जिससे तर्क, मेमोरी और रूटिंग संसाधनों को उपकरण के प्रदर्शन को बढ़ाने के लिए तैयार किया जा सकता है, जबकि अभी भी भविष्य के अनुकूलन के लिए एक निश्चित स्तर का लचीलापन प्रदान करता है। इसके उदाहरण डोमेन विशिष्ट सरणियाँ हैं जिनका उद्देश्य उनके लचीलेपन को कम करके उनके अधिक सामान्य महीन दाने वाले एफपीजीए चचेरे भाइयों की तुलना में शक्ति, क्षेत्र, थ्रूपुट के स्थिति में बेहतर प्रदर्शन प्राप्त करना है। | ||
=== पुनर्विन्यास की दर === | === पुनर्विन्यास की दर === | ||
इन | इन कॉन्फिगरेशन योग्य प्रणालियों का विन्यास नियत ी के समय, निष्पादन चरणों के बीच या निष्पादन के समय हो सकता है। एक विशिष्ट पुनर्कॉन्फिगरबेल प्रणाली में, नियत ी के समय उपकरण को प्रोग्राम करने के लिए बिट स्ट्रीम का उपयोग किया जाता है। अधिक तत्वों को संबोधित करने और प्रोग्राम करने की आवश्यकता के कारण सूक्ष्म कणों वाले प्रणाली को अपने स्वयं के स्वभाव से अधिक मोटे अनाज वाले आर्किटेक्चर की तुलना में अधिक कॉन्फ़िगरेशन समय की आवश्यकता होती है। इसलिए, अधिक मोटे अनाज वाले आर्किटेक्चर संभावित कम ऊर्जा आवश्यकताओं से लाभान्वित होते हैं, क्योंकि कम जानकारी स्थानांतरित और उपयोग की जाती है। सहज रूप से, पुनर्संरचना की धीमी गति से बिजली की खपत कम होती है क्योंकि पुनर्संरचना की संबंधित ऊर्जा लागत समय की लंबी अवधि में परिशोधित होती है। पार्शियल पुन: कॉन्फ़िगरेशन का उद्देश्य उपकरण के भाग को फिर से प्रोग्राम करने की अनुमति देना है, जबकि दूसरा भाग अभी भी सक्रिय संगणना कर रहा है। पार्शियल पुन: कॉन्फ़िगरेशन छोटे पुन: कॉन्फ़िगर करने योग्य बिट स्ट्रीम की अनुमति देता है इस प्रकार बिट स्ट्रीम में अनावश्यक जानकारी प्रसारित करने पर ऊर्जा बर्बाद नहीं होती है। बिट स्ट्रीम का संपीड़न संभव है लेकिन यह सुनिश्चित करने के लिए सावधानीपूर्वक विश्लेषण किया जाना चाहिए कि छोटी बिट स्ट्रीम का उपयोग करके बचाई गई ऊर्जा डेटा को डीकंप्रेस करने के लिए आवश्यक गणना से अधिक न हो। | ||
=== मेजबान युग्मन === | === मेजबान युग्मन === | ||
| Line 179: | Line 180: | ||
== अग्रिम पठन == | == अग्रिम पठन == | ||
* Cardoso, João M. P.; Hübner, Michael (Eds.), [https://www.springer.com/engineering/circuits+%26+systems/book/978-1-4614-0060-8 ''Reconfigurable Computing: From एफपीजीए to Hardware/Software Codesign''], Springer, 2011. | * Cardoso, João M. P.; Hübner, Michael (Eds.), [https://www.springer.com/engineering/circuits+%26+systems/book/978-1-4614-0060-8 ''Reconfigurable Computing: From एफपीजीए to Hardware/Software Codesign''], Springer, 2011. | ||
* S. Hauck and A. DeHon, ''Reconfigurable Computing: The Theory and Practice of | * S. Hauck and A. DeHon, ''Reconfigurable Computing: The Theory and Practice of एफपीजीए -Based Computing'', [[Morgan Kaufmann]], 2008. | ||
* J. Henkel, S. Parameswaran (editors): Designing Embedded Processors. A Low Power Perspective; Springer Verlag, March 2007 | * J. Henkel, S. Parameswaran (editors): Designing Embedded Processors. A Low Power Perspective; Springer Verlag, March 2007 | ||
* J. Teich (editor) et al.: Reconfigurable Computing Systems. Special Topic Issue of Journal ''it — Information Technology'', Oldenbourg Verlag, Munich. [https://archive.today/20130101235837/http://www.atypon-link.com/OLD/toc/itit/49/3 Vol. 49(2007) Issue 3] | * J. Teich (editor) et al.: Reconfigurable Computing Systems. Special Topic Issue of Journal ''it — Information Technology'', Oldenbourg Verlag, Munich. [https://archive.today/20130101235837/http://www.atypon-link.com/OLD/toc/itit/49/3 Vol. 49(2007) Issue 3] | ||
Revision as of 00:30, 24 March 2023
 | This article may be too technical for most readers to understand. (May 2009) (Learn how and when to remove this template message) |
कॉन्फिगरेशन करने योग्य कंप्यूटिंग एक कंप्यूटर आर्किटेक्चर के रूप में होता है, जो फील्ड प्रोग्रामेबल गेट एरेज़ एफपीजीए, जैसे बहुत लचीले हाई स्पीड कंप्यूटिंग फैब्रिक्स के साथ हार्डवेयर के उच्च प्रदर्शन के साथ सॉफ्टवेयर के कुछ लचीलेपन को जोड़ती है। सामान्य माइक्रोप्रोसेसर के प्रयोग से तुलना करने पर मुख्य अंतर यह है कि नियंत्रण प्रवाह के अतिरिक्त स्वयं डेटापथ में पर्याप्त परिवर्तन करने की क्षमता होती है। दूसरी ओर कस्टम हार्डवेयर अर्थात अनुप्रयोग विशिष्ट एकीकृत परिपथ (एएसआईसीएस) से मुख्य अंतर पुन: कॉन्फ़िगर करने योग्य संरचना पर एक नया परिपथ लोड करके रनटाइम के समय हार्डवेयर को अनुकूलित करने की घटना,के रूप में होती है।
इतिहास
कॉन्फिगरेशन योग्य कंप्यूटिंग की अवधारणा 1960 के दशक से अस्तित्व में है, जब गेराल्ड एस्ट्रिन के पेपर ने एक मानक प्रोसेसर से बने कंप्यूटर की अवधारणा और कॉन्फिगरेशन योग्य हार्डवेयर की एक सरणी का प्रस्ताव रखा था।[1][2] मुख्य प्रोसेसर पुन: संयोजन योग्य हार्डवेयर के व्यवहार को नियंत्रित करता है। और बाद वाले को एक विशिष्ट कार्य करने के लिए अनुकूलित रूप में रखता है, जैसे कि इमेज प्रोसेसिंग या पैटर्न मिलान जितनी जल्दी हो सके हार्डवेयर का एक समर्पित भाग के रूप में होता है। एक बार कार्य पूरा हो जाने के बाद हार्डवेयर को किसी अन्य कार्य को करने के लिए समायोजित किया जा सकता है। इसके परिणामस्वरूप एक हाइब्रिड कंप्यूटर संरचना के रूप में हार्डवेयर की गति के साथ सॉफ्टवेयर के लचीलेपन के संयोजन से बनती है।
1980 और 1990 के दशक में अनुसंधान के इस क्षेत्र में पुनर्जागरण हुआ, जिसमें उद्योग और अकादमियों में अनेक प्रस्तावित कॉन्फिगरेशन योग्य आर्किटेक्चर का विकास हुआ,[3] जैसे: कोपाकोबाना, मैट्रिक्स, जीएआरपी,[4] एलिक्सेंट, एनजीईएन,[5] पोलिप,[6] मेरेजेन,[7] पैक्ट एक्सपीपी, सिलिकॉन हाइव, मोंटियम, प्लीएड्स, मॉर्फोसिस और पिकोगा के रूप में है।[8] सिलिकॉन प्रौद्योगिकी की निरंतर प्रगति के कारण इस तरह के डिजाइन संभव होते है, जिससे जटिल डिजाइनों को एक चिप पर लागू किया जा सकता है। इनमें से कुछ बड़े पैमाने पर समानांतर पुन: संयोजन योग्य कंप्यूटर मुख्य रूप से आणविक विकास तंत्रिका या छवि प्रसंस्करण जैसे विशेष उप डोमेन के लिए बनाए जाते है। दुनिया का पहला वाणिज्यिक पुनः कॉन्फ़िगर करने योग्य कंप्यूटर, अल्गोट्रोनिक्स सीएचएस2एक्स4, 1991 में पूरा हुआ था। यह एक व्यावसायिक सफलता के रूप में नहीं थी, लेकिन पर्याप्त रूप से आशाजनक था कि कि फील्ड प्रोग्रामेबल गेट ऐरे एफपीजीए के आविष्कारक एक्सइलिनएक्स ने प्रोद्योगिकीय खरीदी और एल्गोट्रोनिक्स के कर्मचारियों को काम पर रखा।[9] बाद की मशीनों ने वैज्ञानिक सिद्धांतों के पहले प्रदर्शनों को सक्षम रूप में बनाया, जैसे कि मेरजेन के साथ जेनेटिक कोडिंग का सहज स्थानिक स्व-संगठन के रूप में होता है।[10]
सिद्धांत
ट्रेडनिक का वर्गीकरण
| Early Historic Computers: | |
| Programming Source | |
|---|---|
| Resources fixed | none |
| Algorithms fixed | none |
| von Neumann Computer: | |
| Programming Source | |
| Resources fixed | none |
| Algorithms variable | Software (instruction streams) |
| Reconfigurable Computing Systems: | |
| Programming Source | |
| Resources variable | Configware (configuration) |
| Algorithms variable | Flowware (data streams) |
कॉन्फिगरेशन करने योग्य कंप्यूटिंग मशीन नमूनो का मूलभूत मॉडल डेटा स्ट्रीम आधारित एंटी मशीन को अन्य मशीन नमूनो के अंतरों द्वारा अच्छी तरह से चित्रित किया गया है जो कि पहले प्रस्तुत किए गए थे, जैसा कि निक ट्रेडेनिक की कंप्यूटिंग नमूनो की निम्नलिखित वर्गीकरण योजना द्वारा दिखाया गया है, तालिका1, निक ट्रेडेनिक की नमूनो के वर्गीकरण योजना देखें।[11]
हार्टनस्टीन का एक्सप्यूटर
कंप्यूटर वैज्ञानिक रेनर हार्टनस्टाइन एक एंटी-मशीन के संदर्भ में पुन: संयोजन योग्य कंप्यूटिंग का वर्णन करते हैं, जो उनके अनुसार अधिक परंपरागत वॉन न्यूमैन वास्तुकला से दूर एक मौलिक नमूना का प्रतिनिधित्व करता है।[12] हार्टनस्टीन इसे कॉन्फिगरेशन कम्प्यूटिंग पैराडॉक्स कहा है कि एफपीजीए माइग्रेशन के लिए सॉफ्टवेयर को कॉन्फ़िगर करने के लिए सॉफ़्टवेयर के परिणामों के चार से अधिक क्रमों तक के स्पीड अप कारकों के साथ-साथ बिजली की खपत में लगभग कमी हो जाती है। चूंकि, प्रोद्योगिकीय पैरामीटर परिमाण के लगभग चार क्रमों से एफपीजीए गॉर्डन मूर वक्र के पीछे होता है और घड़ी की आवृत्ति माइक्रोप्रोसेसरों की तुलना में काफी कम है। इस पैराडॉक्स को पार्शियल रूप से वॉन न्यूमैन सिंड्रोम द्वारा समझाया गया है।
उच्च-प्रदर्शन कंप्यूटिंग
हाई-परफॉर्मेंस रीकॉन्फिगरबेल कंप्यूटिंग एचपीआरसी एक कंप्यूटर आर्किटेक्चर के रूप में है, जो सीपीयू या मल्टी-कोर प्रोसेसर के साथ क्षेत्र में प्रोग्राम की जा सकने वाली श्रंखला के रूप में होती है, जैसे रीकॉन्फिगरेबल कंप्यूटिंग आधारित एक्सेलेरेटर का संयोजन करता है।
एफपीजीए में तर्क की वृद्धि ने बड़े और अधिक जटिल कलन विधि को एफपीजीए में प्रोग्राम करने में सक्षम बनाया है। पीसीआई एक्सप्रेस जैसी हाई स्पीड बस पर एक आधुनिक सीपीयू के लिए इस तरह के एफपीजीए के संयोजन ने कॉन्फिगरबेल तर्क को परिधीय के अतिरिक्त सह प्रोसेसर की तरह अधिक कार्य करने में सक्षम बनाया है। इसने पुन: कॉन्फ़िगर करने योग्य कंप्यूटिंग को उच्च प्रदर्शन के रूप में कंप्यूटिंग के क्षेत्र में लाया है।
इसके अतिरिक्त, एक एफपीजीए पर एक कलनविधि की नकल करके या एफपीजीए की बहुलता के उपयोग से पुन: कॉन्फ़िगर करने योग्य एसआईएमडी प्रणाली को सक्षम किया जा सकता है, जहां कई कम्प्यूटेशनल उपकरण भिन्न -भिन्न डेटा पर समवर्ती रूप से काम कर सकते हैं, जो अत्यधिक समानांतर कंप्यूटिंग के रूप में होते है।
इस विषम प्रणाली प्रोद्योगिकीय का उपयोग कंप्यूटिंग अनुसंधान और विशेष रूप से सुपर कम्प्यूटिंग में किया जाता है।[13] 2008 के एक पेपर ने परिमाण के 4 से अधिक क्रमो के गति अप कारकों और परिमाण के लगभग 4 क्रमो तक ऊर्जा बचत कारकों की सूचना के रूप में होते है।[14] कुछ सुपरकंप्यूटर कंपनियां त्वरक के रूप में एफपीजीए सहित विषम प्रसंस्करण ब्लॉकों को प्रस्तुत करती हैं।[citation needed] एक अनुसंधान क्षेत्र ऐसी विषम प्रणालियों के लिए प्राप्त दोहरा नमूना प्रोग्रामिंग टूल फ्लो उत्पादकता के रूप में होता है।[15]
यूएस राष्ट्रीय विज्ञान संस्था के पास उच्च प्रदर्शन पुन: उपयोग योग्य कंप्यूटिंग (सीएचआरईसी) के लिए एक केंद्र के रूप में है।[16] अप्रैल 2011 में यूरोप में चौथा बहु-कोर और पुन: संयोजन योग्य सुपरकंप्यूटिंग सम्मेलन आयोजित किया गया था।[17]
आईबीएम द्वारा अपने आईबीएम पावर माइक्रोप्रोसेसरों के साथ एफपीजीए को एकीकृत करने की घोषणा के साथ वाणिज्यिक उच्च-प्रदर्शन पुन र्कॉन्फिगरबेल कंप्यूटिंग प्रणाली के रूप में उभरने लगी हैं।[18]
पार्शियल कॉन्फिगरेशन
पार्शियल कॉन्फिगरेशन पुन: संयोजन योग्य हार्डवेयर सर्किटरी के एक भाग को बदलने की प्रक्रिया होती है, जबकि दूसरा भाग अपने पूर्व विन्यास को बनाए रखता है। तथा क्षेत्र में प्रोग्राम की जा सकने वाली श्रंखला को अधिकांशतः पार्शियल पुनर्संरचना के समर्थन के रूप में उपयोग किया जाता है।
इलेक्ट्रॉनिक हार्डवेयर, सॉफ़्टवेयर की तरह, मॉड्यूलर रूप से डिज़ाइन किया जाता है, उपघटक बनाकर और फिर उच्च-स्तरीय घटकों को तत्काल बनाने के लिए किया जाता है। कई स्थितियों में एफपीजीए अभी भी काम कर रहा है, जबकि इनमें से एक या कई उप-घटकों को स्वैप करने में सक्षम होना उपयोगी होता है।
सामान्यतः, एक एफपीजीए को पुन: कॉन्फ़िगर करने के लिए इसे रीसेट में रखने की आवश्यकता होती है, जबकि बाहरी नियंत्रक उस पर एक डिज़ाइन पुनः लोड करता है। पार्शियल पुनर्विन्यास डिज़ाइन के महत्वपूर्ण भागों को संचालन रखने की अनुमति देता है जबकि एक नियंत्रक या तो एफपीजीए पर या इसके बाहर पार्शियल डिज़ाइन को पुन: कॉन्फ़िगर करने योग्य मॉड्यूल में लोड करता है। पार्शियल पुनर्संरचना का उपयोग सिर्फ उन पार्शियल डिज़ाइनों को संग्रहीत करके कई डिज़ाइनों के लिए स्थान बचाने के लिए किया जाता है, जो डिज़ाइनों के बीच बदलते रहते है।[19]
एक संचार उपकरण की स्थिति जब पार्शियल पुन: संयोजन उपयोगी रूप में होता है, इसके लिए एक सामान्य उदाहरण के रूप में है। यदि उपकरण कई कनेक्शनों को नियंत्रित कर रहा है, जिनमें से कुछ को कूटलेखन की आवश्यकता होती है, तो पूरे नियंत्रक को नीचे लाए बिना विभिन्न एन्क्रिप्शन कोर लोड करने में सक्षम होना उपयोगी रूप में होता है।
पार्शियल पुनर्विन्यास सभी एफपीजीए पर समर्थित नहीं होता है। मॉड्यूलर डिजाइन पर जोर देने के साथ एक विशेष सॉफ्टवेयर प्रवाह की आवश्यकता होती है। सामान्यतः डिज़ाइन मॉड्यूल एफपीजीए के अंदर अच्छी तरह से परिभाषित सीमाओं के साथ बनाए जाते हैं, जिनके लिए डिज़ाइन को आंतरिक हार्डवेयर के लिए विशेष रूप से मैप करने की आवश्यकता होती है।
डिज़ाइन की कार्यक्षमता से पार्शियल पुनर्संरचना को दो समूहों में विभाजित किया जा सकता है[20]
- डायनेमिक पार्शियल कॉन्फिगरेशन - जिसे एक सक्रिय पार्शियल कॉन्फिगरेशन के रूप में भी जाना जाता है यह उपकरण के भाग को बदलने की अनुमति देता है जबकि बाकी एफपीजीए अभी भी यह सुचार रूप से चल रहा है
- स्थैतिक पार्शियल कॉन्फिगरेशन - कॉन्फिगरेशन प्रक्रिया के समय उपकरण सक्रिय रूप में नहीं होते है। जबकि पार्शियल डेटा एफपीजीए में भेजा जाता है, शेष उपकरण को बंद कर दिया जाता है शटडाउन मोड में और कॉन्फ़िगरेशन पूर्ण होने के बाद ऊपर लाया जाता है।
उपस्थित ा सिस्टम
कंप्यूटर अनुकरण
किफायती एफपीजीए बोर्डों के आगमन के साथ, छात्रों और शौकियों की परियोजनाएं पुराने कंप्यूटरों को फिर से बनाने या अधिक उपन्यास आर्किटेक्चर को लागू करने की तलाश करती हैं।[21][22][23] इस तरह की परियोजनाओं को पुनर्कॉन्फिगरबेल हार्डवेयर (एफपीजीए ) के साथ बनाया गया है, और कुछ उपकरण एकल पुनर्कॉन्फिगरबेल हार्डवेयर (C-One) का उपयोग करके कई पुराने कंप्यूटरों के अनुकरण का समर्थन करते हैं।
Reconfigurable Computing Reconfigurable Computing Reconfigurable Computing Reconfigurable Computing Reconfigurable Computing Reconfigurable Computing
कोपाकोबाना
एक पूरी तरह से एफपीजीए -आधारित कंप्यूटर COPACOBANA, कॉस्ट ऑप्टिमाइज्ड कोडब्रेकर और एनालाइजर और इसका उत्तराधिकारी RIVYERA है। जर्मनी में बोचुम और कील विश्वविद्यालयों के COPACOBANA-Project की एक स्पिन-ऑफ कंपनी SciEngines GmbH पूरी तरह से एफपीजीए - आधारित कंप्यूटरों का विकास जारी रखे हुए है।
मिट्रियोनिक्स
मित्रियोनिक्स ने एक एसडीके विकसित किया है जो एफपीजीए-आधारित कंप्यूटरों पर संकलित और निष्पादित होने के लिए एकल असाइनमेंट भाषा का उपयोग करके लिखे गए सॉफ़्टवेयर को सक्षम बनाता है। Mitrion-C सॉफ्टवेयर लैंग्वेज और Mitrion प्रोसेसर सॉफ्टवेयर डेवलपर्स को एफपीजीए - आधारित कंप्यूटरों पर उसी तरह से अनुप्रयोग लिखने और निष्पादित करने में सक्षम बनाता है, जैसे अन्य कंप्यूटिंग तकनीकों के साथ, जैसे कि ग्राफिकल प्रोसेसिंग यूनिट ("GPUs"), सेल-आधारित प्रोसेसर, समानांतर प्रसंस्करण। इकाइयाँ ("पीपीयू"), मल्टी-कोर सीपीयू और पारंपरिक सिंगल-कोर सीपीयू क्लस्टर। (कारोबार से बाहर)
राष्ट्रीय उपकरण
नेशनल इंस्ट्रूमेंट्स ने कॉम्पैक्टरियो नामक एक हाइब्रिड एम्बेडेड कंप्यूटिंग प्रणाली विकसित किया है। इसमें यूजर-प्रोग्रामेबल एफपीजीए , हॉट स्वैपेबल I/O मॉड्यूल, नियतात्मक संचार और प्रसंस्करण के लिए रीयल-टाइम कंट्रोलर, और रैपिड RT और एफपीजीए प्रोग्रामिंग के लिए ग्राफिकल लैबव्यू सॉफ्टवेयर को पुन: कॉन्फ़िगर करने योग्य चेसिस हाउसिंग सम्मलित है।
Xilinx
Xilinx ने एफपीजीए उपकरणों के पार्शियल कॉन्फिगरेशन की दो शैलियाँ विकसित की हैं: मॉड्यूल-आधारित और अंतर-आधारित। मॉड्यूल-आधारित पार्शियल पुनर्विन्यास डिजाइन के भिन्न -भिन्न मॉड्यूलर भागों को फिर से कॉन्फ़िगर करने की अनुमति देता है, जबकि अंतर-आधारित पार्शियल पुनर्संरचना का उपयोग तब किया जा सकता है जब एक डिज़ाइन में एक छोटा परिवर्तन किया जाता है।
इंटेल
इंटेल[24] उनके एफपीजीए उपकरणों के 28 एनएम उपकरणों जैसे कि Stratix V, पर पार्शियल कॉन्फिगरेशन का समर्थन करता है[25] और 20 एनएम एरिया 10 उपकरण पर।[26] Arria 10 के लिए Intel एफपीजीए पार्शियल पुनर्संरचना प्रवाह क्वार्टस प्राइम प्रो सॉफ़्टवेयर में पदानुक्रमित डिज़ाइन पद्धति पर आधारित है जहाँ उपयोगकर्ता एफपीजीए के भौतिक विभाजन बनाते हैं जिन्हें पुन: कॉन्फ़िगर किया जा सकता है[27] रनटाइम पर जबकि शेष डिज़ाइन काम करना जारी रखता है। क्वार्टस प्राइम प्रो सॉफ्टवेयर भी पदानुक्रमित पार्शियल पुनर्विन्यास और पार्शियल पुनर्विन्यास के अनुकरण का समर्थन करता है।
प्रणाली का वर्गीकरण
 | This section needs additional citations for verification. (January 2015) (Learn how and when to remove this template message) |
 | This section possibly contains original research. (January 2015) (Learn how and when to remove this template message) |
एक उभरते हुए क्षेत्र के रूप में, पुनः कॉन्फिगरबेल आर्किटेक्चर का वर्गीकरण अभी भी विकसित और परिष्कृत किया जा रहा है क्योंकि नए आर्किटेक्चर विकसित किए गए हैं; आज तक किसी एकीकृत वर्गीकरण का सुझाव नहीं दिया गया है। चूँकि , इन प्रणालियों को वर्गीकृत करने के लिए कई आवर्ती मापदंडों का उपयोग किया जा सकता है।
ग्रेन्युलैरिटी
रीकॉन्फिगरेबल लॉजिक की ग्रैन्युलैरिटी को सबसे छोटी फंक्शनल यूनिट (कॉन्फिगरेबल लॉजिक ब्लॉक, सीएलबी) के आकार के रूप में परिभाषित किया गया है जिसे मैपिंग टूल्स द्वारा संबोधित किया जाता है। उच्च ग्रैन्युलैरिटी, जिसे फाइन-ग्रेन्ड के रूप में भी जाना जा सकता है, अधिकांशतः हार्डवेयर में कलन विधि को लागू करते समय अधिक लचीलेपन का अर्थ होता है। चूंकि , प्रति गणना आवश्यक रूटिंग की अधिक मात्रा के कारण बढ़ी हुई शक्ति, क्षेत्र और देरी के स्थिति में इसके साथ जुर्माना जुड़ा हुआ है। फाइन-ग्रेन्ड आर्किटेक्चर बिट-लेवल मैनीपुलेशन लेवल पर काम करते हैं; जबकि मोटे दाने वाले प्रसंस्करण तत्व (पुन: कॉन्फ़िगर करने योग्य डेटापथ इकाई, rDPU) मानक डेटा पथ अनुप्रयोगों के लिए बेहतर अनुकूलित हैं। मोटे दाने वाले आर्किटेक्चर की कमियों में से एक यह है कि वे अपने कुछ उपयोग और प्रदर्शन को खो देते हैं यदि उन्हें अपनी ग्रैन्युलैरिटी प्रदान करने की तुलना में छोटी संगणना करने की आवश्यकता होती है, उदाहरण के लिए चार बिट चौड़ी कार्यात्मक इकाई पर एक बिट जोड़ने से तीन बिट बर्बाद हो जाएंगे। . एक ही चिप पर मोटे अनाज की सरणी (पुन: कॉन्फ़िगर करने योग्य डेटापथ सरणी, rDPA) और एक एफपीजीए होने से इस समस्या को हल किया जा सकता है।
शब्द-चौड़ाई डेटा पथ (आरडीपीयू) की आवश्यकता वाले कलन विधि के कार्यान्वयन के लिए मोटे अनाज वाले आर्किटेक्चर (आरडीपीए) का इरादा है। चूंकि उनके कार्यात्मक ब्लॉक बड़ी संगणनाओं के लिए अनुकूलित हैं और सामान्यतः शब्द विस्तृत अंकगणितीय तर्क इकाइयां (एएलयू) सम्मलित हैं, वे इन संगणनाओं को अधिक तेज़ी से और अधिक शक्ति दक्षता के साथ परस्पर छोटी कार्यात्मक इकाइयों के सेट की तुलना में निष्पादित करेंगे; यह कनेक्टिंग वायर के छोटे होने के कारण होता है, जिसके परिणामस्वरूप वायर कैपेसिटेंस कम होता है और इसलिए तेज़ और कम पावर डिज़ाइन होता है। बड़े कम्प्यूटेशनल ब्लॉक होने का एक संभावित अवांछनीय परिणाम यह है कि जब ऑपरेंड का आकार एल्गोरिथम से मेल नहीं खा सकता है, तो संसाधनों का अक्षम उपयोग हो सकता है। चलाने के लिए अधिकांशतः अनुप्रयोगों के प्रकार पहले से ज्ञात होते हैं जिससे तर्क, मेमोरी और रूटिंग संसाधनों को उपकरण के प्रदर्शन को बढ़ाने के लिए तैयार किया जा सकता है, जबकि अभी भी भविष्य के अनुकूलन के लिए एक निश्चित स्तर का लचीलापन प्रदान करता है। इसके उदाहरण डोमेन विशिष्ट सरणियाँ हैं जिनका उद्देश्य उनके लचीलेपन को कम करके उनके अधिक सामान्य महीन दाने वाले एफपीजीए चचेरे भाइयों की तुलना में शक्ति, क्षेत्र, थ्रूपुट के स्थिति में बेहतर प्रदर्शन प्राप्त करना है।
पुनर्विन्यास की दर
इन कॉन्फिगरेशन योग्य प्रणालियों का विन्यास नियत ी के समय, निष्पादन चरणों के बीच या निष्पादन के समय हो सकता है। एक विशिष्ट पुनर्कॉन्फिगरबेल प्रणाली में, नियत ी के समय उपकरण को प्रोग्राम करने के लिए बिट स्ट्रीम का उपयोग किया जाता है। अधिक तत्वों को संबोधित करने और प्रोग्राम करने की आवश्यकता के कारण सूक्ष्म कणों वाले प्रणाली को अपने स्वयं के स्वभाव से अधिक मोटे अनाज वाले आर्किटेक्चर की तुलना में अधिक कॉन्फ़िगरेशन समय की आवश्यकता होती है। इसलिए, अधिक मोटे अनाज वाले आर्किटेक्चर संभावित कम ऊर्जा आवश्यकताओं से लाभान्वित होते हैं, क्योंकि कम जानकारी स्थानांतरित और उपयोग की जाती है। सहज रूप से, पुनर्संरचना की धीमी गति से बिजली की खपत कम होती है क्योंकि पुनर्संरचना की संबंधित ऊर्जा लागत समय की लंबी अवधि में परिशोधित होती है। पार्शियल पुन: कॉन्फ़िगरेशन का उद्देश्य उपकरण के भाग को फिर से प्रोग्राम करने की अनुमति देना है, जबकि दूसरा भाग अभी भी सक्रिय संगणना कर रहा है। पार्शियल पुन: कॉन्फ़िगरेशन छोटे पुन: कॉन्फ़िगर करने योग्य बिट स्ट्रीम की अनुमति देता है इस प्रकार बिट स्ट्रीम में अनावश्यक जानकारी प्रसारित करने पर ऊर्जा बर्बाद नहीं होती है। बिट स्ट्रीम का संपीड़न संभव है लेकिन यह सुनिश्चित करने के लिए सावधानीपूर्वक विश्लेषण किया जाना चाहिए कि छोटी बिट स्ट्रीम का उपयोग करके बचाई गई ऊर्जा डेटा को डीकंप्रेस करने के लिए आवश्यक गणना से अधिक न हो।
मेजबान युग्मन
अधिकांशतः पुनर्कॉन्फिगरबेल सरणी का उपयोग होस्ट प्रोसेसर से जुड़े प्रसंस्करण त्वरक के रूप में किया जाता है। युग्मन का स्तर पुन: कॉन्फ़िगर करने योग्य तर्क का उपयोग करते समय सम्मलित डेटा स्थानांतरण, विलंबता, शक्ति, थ्रूपुट और ओवरहेड्स के प्रकार को निर्धारित करता है। पुन: कॉन्फ़िगर करने योग्य सरणी के लिए एक कोप्रोसेसर जैसी व्यवस्था प्रदान करने के लिए कुछ सबसे सहज ज्ञान युक्त डिज़ाइन एक परिधीय बस का उपयोग करते हैं। चूंकि , ऐसे कार्यान्वयन भी किए गए हैं जहां पुनर्संरचना योग्य फैब्रिक प्रोसेसर के बहुत करीब है, कुछ को प्रोसेसर रजिस्टरों का उपयोग करते हुए डेटा पथ में भी लागू किया गया है। होस्ट प्रोसेसर का काम नियंत्रण कार्यों को करना, तर्क को कॉन्फ़िगर करना, डेटा शेड्यूल करना और बाहरी इंटरफेसिंग प्रदान करना है।
रूटिंग/इंटरकनेक्ट
पुनः कॉन्फिगरबेल उपकरणों में लचीलापन मुख्य रूप से उनके रूटिंग इंटरकनेक्ट से आता है। एफपीजीए के विक्रेताओं, Xilinx और Altera द्वारा लोकप्रिय इंटरकनेक्ट की एक शैली द्वीप शैली लेआउट है, जहां ऊर्ध्वाधर और क्षैतिज रूटिंग के साथ एक सरणी में ब्लॉक व्यवस्थित किए जाते हैं। अपर्याप्त रूटिंग वाला एक लेआउट खराब लचीलेपन और संसाधन उपयोग से ग्रस्त हो सकता है, इसलिए सीमित प्रदर्शन प्रदान करता है। यदि बहुत अधिक इंटरकनेक्ट प्रदान किया जाता है तो इसके लिए आवश्यकता से अधिक ट्रांजिस्टर की आवश्यकता होती है और इस प्रकार अधिक सिलिकॉन क्षेत्र, लंबे तार और अधिक बिजली की खपत होती है।
ऑपरेटिंग प्रणाली के लिए चुनौतियाँ
पुन: कॉन्फ़िगर करने योग्य कंप्यूटिंग के लिए प्रमुख चुनौतियों में से एक उच्च डिज़ाइन उत्पादकता को सक्षम करना और अंतर्निहित अवधारणाओं से अपरिचित उपयोगकर्ताओं के लिए पुन: कॉन्फ़िगर करने योग्य कंप्यूटिंग प्रणाली का उपयोग करने का एक आसान विधि प्रदान करना है। ऐसा करने का एक विधि मानकीकरण और अमूर्तता प्रदान करना है, सामान्यतः एक ऑपरेटिंग प्रणाली द्वारा समर्थित और लागू किया जाता है।[28] एक ऑपरेटिंग प्रणाली के प्रमुख कार्यों में से एक है हार्डवेयर को छिपाना और इसके अतिरिक्त काम करने के लिए अच्छे, स्वच्छ, सुरुचिपूर्ण और सुसंगत सार के साथ प्रोग्राम (और उनके प्रोग्रामर) प्रस्तुत करना। दूसरे शब्दों में, एक ऑपरेटिंग प्रणाली के दो मुख्य कार्य अमूर्तता और संसाधन प्रबंधन (कंप्यूटिंग) हैं।[28]
अमूर्त एक अच्छी तरह से परिभाषित और सामान्य विधियों से जटिल और भिन्न (हार्डवेयर) कार्यों को संभालने के लिए एक शक्तिशाली तंत्र है। सबसे प्राथमिक OS सार में से एक एक प्रक्रिया है। एक प्रक्रिया एक चालू अनुप्रयोग है जिसकी धारणा (OS द्वारा प्रदान की गई) है कि यह अंतर्निहित वर्चुअल हार्डवेयर पर अपने आप चल रही है। इसे थ्रेड्स की अवधारणा से आराम दिया जा सकता है, जिससे कार्य स्तर समानता का फायदा उठाने के लिए विभिन्न कार्यों को इस वर्चुअल हार्डवेयर पर समवर्ती रूप से चलाने की अनुमति मिलती है। विभिन्न प्रक्रियाओं और थ्रेड्स को उनके काम का समन्वय करने की अनुमति देने के लिए, OS द्वारा संचार और तुल्यकालन विधियों को प्रदान किया जाना है।[28]
अमूर्तता के अतिरिक्त , अंतर्निहित हार्डवेयर घटकों का संसाधन प्रबंधन आवश्यक है क्योंकि ऑपरेटिंग प्रणाली द्वारा प्रक्रियाओं और थ्रेड्स को प्रदान किए गए वर्चुअल कंप्यूटर को उपलब्ध भौतिक संसाधनों (प्रोसेसर, मेमोरी और उपकरण ) को स्थानिक और अस्थायी रूप से साझा करने की आवश्यकता होती है।[28]
यह भी देखें
संदर्भ
- ↑ Estrin, G (2002). "Reconfigurable computer origins: the UCLA fixed-plus-variable (F+V) structure computer". IEEE Ann. Hist. Comput. 24 (4): 3–9. doi:10.1109/MAHC.2002.1114865.
- ↑ Estrin, G., "Organization of Computer Systems—The Fixed Plus Variable Structure Computer", Proc. Western Joint Computer Conf., Western Joint Computer Conference, New York, 1960, pp. 33–40.
- ↑ C. Bobda: Introduction to Reconfigurable Computing: Architectures; Springer, 2007
- ↑ Hauser, John R. and Wawrzynek, John, "Garp: A MIPS Processor with a Reconfigurable Coprocessor", Proceedings of the IEEE Symposium on Field-Programmable Custom Computing Machines (FCCM '97, April 16–18, 1997), pp. 24–33.
- ↑ McCaskill, John S.; Chorongiewski, Harald; Mekelburg, Karsten; Tangen, Uwe; Gemm, Udo (1994-09-01). "NGEN — Configurable computer hardware to simulate long-time self-organization of biopolymers". Berichte der Bunsengesellschaft für Physikalische Chemie (in English). 98 (9): 1114. doi:10.1002/bbpc.19940980906. ISSN 0005-9021.
- ↑ Evolvable systems : from biology to hardware : second International Conference, ICES 98, Lausanne, Switzerland, September 23-25, 1998 : proceedings. Sipper, Moshe., Mange, Daniel, 1940-, Pérez-Uribe, Andrés., International Conference on Evolvable Systems (2nd : 1998 : Lausanne, Switzerland). Berlin: Springer. 1998. ISBN 978-3540649540. OCLC 39655211.
{{cite book}}: CS1 maint: others (link) - ↑ Coupling of biological and electronic systems : proceedings of the 2nd Caesarium, Bonn, November 1-3, 2000. Hoffmann, K.-H. (Karl-Heinz). Berlin: Springer. 2002. ISBN 978-3540436997. OCLC 49750250.
{{cite book}}: CS1 maint: others (link) - ↑ Campi, F.; Toma, M.; Lodi, A.; Cappelli, A.; Canegallo, R.; Guerrieri, R., "A VLIW processor with reconfigurable instruction set for embedded applications", Solid-State Circuits Conference, 2003. Digest of Technical Papers. ISSCC. 2003 IEEE International, vol., no., pp. 250–491 vol. 1, 2003
- ↑ Algotronix History
- ↑ Füchslin, Rudolf M.; McCaskill, John S. (2001-07-31). "सेल-फ्री जेनेटिक कोडिंग का विकासवादी स्व-संगठन". Proceedings of the National Academy of Sciences (in English). 98 (16): 9185–9190. Bibcode:2001PNAS...98.9185F. doi:10.1073/pnas.151253198. ISSN 0027-8424. PMC 55395. PMID 11470896.
- ↑ N. Tredennick: The Case for Reconfigurable Computing; Microprocessor Report, Vol. 10 No. 10, 5 August 1996, pp 25–27.
- ↑ Hartenstein, R. 2001. A decade of reconfigurable computing: a visionary retrospective. In Proceedings of the Conference on Design, Automation and Test in Europe (DATE 2001) (Munich, Germany). W. Nebel and A. Jerraya, Eds. Design, Automation, and Test in Europe. IEEE Press, Piscataway, NJ, 642–649.
- ↑ N. Voros, R. Nikolaos, A. Rosti, M. Hübner (editors): Dynamic System Reconfiguration in Heterogeneous Platforms - The MORPHEUS Approach; Springer Verlag, 2009
- ↑ Tarek El-Ghazawi et al. (February 2008). "उच्च-प्रदर्शन पुन: उपयोग योग्य कंप्यूटिंग का वादा". IEEE Computer. 41 (2): 69–76. CiteSeerX 10.1.1.208.4031. doi:10.1109/MC.2008.65. S2CID 14469864.
{{cite journal}}: CS1 maint: uses authors parameter (link) - ↑ Esam El-Araby; Ivan Gonzalez; Tarek El-Ghazawi (January 2009). "उच्च-निष्पादन पुनर्विन्यास योग्य कंप्यूटिंग के लिए आंशिक रनटाइम पुनर्विन्यास का उपयोग करना". ACM Transactions on Reconfigurable Technology and Systems. 1 (4): 1–23. doi:10.1145/1462586.1462590. S2CID 10270587.
- ↑ "उच्च-प्रदर्शन पुनर्विन्यास योग्य कंप्यूटिंग के लिए NSF केंद्र". official web site. Retrieved August 19, 2011.
- ↑ "कई-कोर और पुन: संयोजन योग्य सुपरकंप्यूटिंग सम्मेलन". official web site. 2011. Archived from the original on October 12, 2010. Retrieved August 19, 2011.
- ↑ "Altera and IBM Unveil FPGA-Accelerated POWER Systems". HPCwire. 2014-11-17. Retrieved 2014-12-14.
- ↑ Wanta, Damian; Smolik, Waldemar T.; Kryszyn, Jacek; Wróblewski, Przemysław; Midura, Mateusz (2022). "एक FPGA-आधारित विद्युत समाई टोमोग्राफी प्रणाली के लिए एक रन-टाइम पुन: विन्यास विधि". Electronics. 11 (4): 545. doi:10.3390/electronics11040545.
- ↑ Wiśniewski, Remigiusz (2009). प्रोग्राम करने योग्य उपकरणों के लिए रचनात्मक माइक्रोप्रोग्राम नियंत्रण इकाइयों का संश्लेषण. Zielona Góra: University of Zielona Góra. p. 153. ISBN 978-83-7481-293-1.
- ↑ "Apple2 FPGA". Retrieved 6 Sep 2012.
- ↑ Niklaus Wirth. "एक आरआईएससी वास्तुकला का डिजाइन और एक एफपीजीए के साथ इसका कार्यान्वयन" (PDF). Retrieved 6 Sep 2012.[dead link]
- ↑ Jan Gray. "एक साधारण एफपीजीए-अनुकूलित आरआईएससी सीपीयू और सिस्टम-ऑन-ए-चिप डिजाइन करना" (PDF). Retrieved 6 Sep 2012.
- ↑ "इंटेल ने Altera का अधिग्रहण पूरा किया". Retrieved 15 November 2016.
- ↑ "स्ट्रैटिक्स वी एफपीजीए: आंशिक और गतिशील पुनर्संरचना के माध्यम से अंतिम लचीलापन". Retrieved 15 November 2016.
- ↑ {{cite web |url=https://www.altera.com/products/design-software/fpga-design/quartus-prime/features.html |title=इंटेल क्वार्टस प्राइम सॉफ्टवेयर उत्पादकता उपकरण और विशेषताएं|access-date=15 November 2016}
- ↑ "क्वार्टस प्राइम स्टैंडर्ड एडिशन हैंडबुक वॉल्यूम 1: डिजाइन और संश्लेषण" (PDF). Intel. pp. 4–1. Retrieved 15 November 2016.
- ↑ 28.0 28.1 28.2 28.3 Eckert, Marcel; Meyer, Dominik; Haase, Jan; Klauer, Bernd (2016-11-30). "Operating System Concepts for Reconfigurable Computing: Review and Survey". International Journal of Reconfigurable Computing (in English). 2016: 1–11. doi:10.1155/2016/2478907. ISSN 1687-7195.
This article contains quotations from this source, which is available under the Creative Commons Attribution 4.0 International (CC BY 4.0) license.
अग्रिम पठन
- Cardoso, João M. P.; Hübner, Michael (Eds.), Reconfigurable Computing: From एफपीजीए to Hardware/Software Codesign, Springer, 2011.
- S. Hauck and A. DeHon, Reconfigurable Computing: The Theory and Practice of एफपीजीए -Based Computing, Morgan Kaufmann, 2008.
- J. Henkel, S. Parameswaran (editors): Designing Embedded Processors. A Low Power Perspective; Springer Verlag, March 2007
- J. Teich (editor) et al.: Reconfigurable Computing Systems. Special Topic Issue of Journal it — Information Technology, Oldenbourg Verlag, Munich. Vol. 49(2007) Issue 3
- T.J. Todman, G.A. Constantinides, S.J.E. Wilton, O. Mencer, W. Luk and P.Y.K. Cheung, "Reconfigurable Computing: Architectures and Design Methods", IEEE Proceedings: Computer & Digital Techniques, Vol. 152, No. 2, March 2005, pp. 193–208.
- A. Zomaya (editor): Handbook of Nature-Inspired and Innovative Computing: Integrating Classical Models with Emerging Technologies; Springer Verlag, 2006
- J. M. Arnold and D. A. Buell, "VHDL programming on Splash 2," in More एफपीजीए , Will Moore and Wayne Luk, editors, Abingdon EE & CS Books, Oxford, England, 1994, pp. 182–191. (Proceedings,International Workshop on Field-Programmable Logic, Oxford, 1993.)
- J. M. Arnold, D. A. Buell, D. Hoang, D. V. Pryor, N. Shirazi, M. R. Thistle, "Splash 2 and its applications, "Proceedings, International Conference on Computer Design, Cambridge, 1993, pp. 482–486.
- D. A. Buell and Kenneth L. Pocek, "Custom computing machines: An introduction," The Journal of Supercomputing, v. 9, 1995, pp. 219–230.
