परिपथ न्यून उपयोग: Difference between revisions
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परिपथ न्यून उपयोग भी चिप न्यून उपयोग, क्रमादेश्य परिपथ न्यून उपयोग, [[गेट सरणी|गेट]] न्यून उपयोग, तर्क खंड न्यून उपयोग एक मानकीकृत बड़े मापक्रम पर उत्पादित [[प्रोग्रामेबल लॉजिक डिवाइस|क्रमादेश्य तर्क युक्ति]] चिप पर [[क्रिस्टलीय सिलिकॉन|स्फटिक सिलिकॉन]] की भौतिक अपूर्ण उपयोगिता को संदर्भित करता है, जैसे कि [[गेट सरणी|गेट व्यूह]] प्रकार अनुप्रयोग-विशिष्ट एकीकृत परिपथ, एक FPGA, या एक [[ जटिल प्रोग्रामेबल लॉजिक डिवाइस |CPLD है]]। | |||
== गेट सरणी == | == गेट सरणी == | ||
गेट ऐरे के उदाहरण में, जो 5,000 या 10,000 | गेट ऐरे के उदाहरण में, जो 5,000 या 10,000 गेट के आकार में आ सकता है, एक अभिकल्पना जो 5,001 गेट का उपयोग करता है, उसे 10,000 गेट चिप का उपयोग करने की आवश्यकता होगी। इस अक्षमता के परिणामस्वरूप सिलिकॉन का कम उपयोग होता है। <ref name="chipdes">{{Cite web|url=http://chipdesignmag.com/display.php?articleId=386|title=Chip Design » The Death of the Structured ASIC by Bob Zeidman, president, Zeidman Technologies|website=chipdesignmag.com|language=en|access-date=2018-10-07}}</ref> | ||
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परिपथ न्यून उपयोग भी चिप न्यून उपयोग, क्रमादेश्य परिपथ न्यून उपयोग, गेट न्यून उपयोग, तर्क खंड न्यून उपयोग एक मानकीकृत बड़े मापक्रम पर उत्पादित क्रमादेश्य तर्क युक्ति चिप पर स्फटिक सिलिकॉन की भौतिक अपूर्ण उपयोगिता को संदर्भित करता है, जैसे कि गेट व्यूह प्रकार अनुप्रयोग-विशिष्ट एकीकृत परिपथ, एक FPGA, या एक CPLD है।
गेट सरणी
गेट ऐरे के उदाहरण में, जो 5,000 या 10,000 गेट के आकार में आ सकता है, एक अभिकल्पना जो 5,001 गेट का उपयोग करता है, उसे 10,000 गेट चिप का उपयोग करने की आवश्यकता होगी। इस अक्षमता के परिणामस्वरूप सिलिकॉन का कम उपयोग होता है। [1]
एफपीजीए
तर्क खण्ड में क्षेत्र-क्रमादेश गेट एरे के अभिकल्पना घटकों के कारण, साधारण अभिकल्पना जो एक एकल खंड को कम करते हैं, गेट के न्यून उपयोग से पीड़ित होते हैं, जैसा कि कई ब्लॉकों पर अधिप्रवाह वाली अभिकल्पना करती हैं, जैसे कि अभिकल्पना जो विस्तृत गेट का उपयोग करते हैं। [2] इसके अतिरिक्त, FPGAs की बहुत ही सामान्य संरचना उच्च अक्षमता को प्रदान करता है; बहुसंकेतक क्रमादेश्य करने योग्य चयन के लिए सिलिकॉन स्थावर संपदा पर अधिकार कर लेते हैं, और व्यवस्था और धारण समय को कम करने के लिए फ्लिप-फ्लॉप की बहुतायत करते हैं, भले ही डिज़ाइन को उनकी आवश्यकता न हो, [1] जिसके परिणामस्वरूप मानक सेल ASIC की तुलना में 40 गुना कम घनत्व होता है।
यह भी देखें
- परिपथ न्यूनीकरण
- परवाह न करने की स्थिति
संदर्भ
- ↑ 1.0 1.1 "Chip Design » The Death of the Structured ASIC by Bob Zeidman, president, Zeidman Technologies". chipdesignmag.com (in English). Retrieved 2018-10-07.
- ↑ Zilic, Zeljko; Lemieux, Guy; Loveless, Kelvin; Brown, Stephen; Vranesic, Zvonko (June 1995). CPLDs और FPGAs में हाई स्पीड-परफॉर्मेंस के लिए डिजाइनिंग. CiteSeerX 10.1.1.52.3689.
{{cite book}}:|work=ignored (help)
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