निर्देश सेट आर्किटेक्चर की तुलना: Difference between revisions

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(tetx)
Line 73: Line 73:
| [[Complex instruction set computer|CISC]]
| [[Complex instruction set computer|CISC]]
| 3
| 3
| Variable <small>(8- to 24-bit)</small>
|वेरिएबल (8- से 24-बिट)
| स्थिति रजिस्टर
| स्थिति रजिस्टर
| Little
| Little
Line 88: Line 88:
| CISC
| CISC
| 3
| 3
| Variable <small>(8- to 32-bit)</small>
| चर (8- से 32-बिट)
| स्थिति रजिस्टर
| स्थिति रजिस्टर
| Big
| Big
Line 103: Line 103:
| CISC
| CISC
| 3
| 3
| Variable <small>(8- to 32-bit)</small>
| चर (8- से 32-बिट)
| स्थिति रजिस्टर
| स्थिति रजिस्टर
| Big
| Big
Line 118: Line 118:
| CISC
| CISC
| 8 data and 8 address
| 8 data and 8 address
| Variable
|चर
| स्थिति रजिस्टर
| स्थिति रजिस्टर
| Big
| Big
Line 133: Line 133:
| CISC
| CISC
| 7
| 7
| Variable <small>(8 to 24&nbsp;bits)</small>
|वेरिएबल (8- से 24-बिट)
| स्थिति रजिस्टर
| स्थिति रजिस्टर
| Little
| Little
Line 148: Line 148:
| CISC
| CISC
| {{ubl|32 in 4-bit|16 in 8-bit|8 in 16-bit|4 in 32-bit}}
| {{ubl|32 in 4-bit|16 in 8-bit|8 in 16-bit|4 in 32-bit}}
| Variable <small>(8-bit to 128&nbsp;bytes)</small>
| चर<small>(8-bit to 128&nbsp;bytes)</small>
| Compare and branch
| तुलना और शाखा
| Little
| Little
|
|
Line 163: Line 163:
| CISC
| CISC
| {{ubl|8 (+ 4 or 6 segment reg.) <small>(16/32-bit)</small>| 16 (+ 2 segment reg. gs/cs) <small>(64-bit)</small>| 32 with AVX-512}}<!-- general-purpose registers; floating-point stack and SSE registers not counted -->
| {{ubl|8 (+ 4 or 6 segment reg.) <small>(16/32-bit)</small>| 16 (+ 2 segment reg. gs/cs) <small>(64-bit)</small>| 32 with AVX-512}}<!-- general-purpose registers; floating-point stack and SSE registers not counted -->
| Variable<!-- 1 to 5 bytes --> <small>(8086 ~ 80386: variable between 1 and 6 bytes /w MMU + intel SDK, 80486: 2 to 5 bytes with prefix, pentium and onward: 2 to 4 bytes with prefix, x64: 4 bytes prefix, third party x86 emulation: 1 to 15 bytes w/o prefix & MMU . SSE/MMX: 4 bytes /w prefix AVX: 8 Bytes /w prefix)</small>
| Variable<!-- 1 to 5 bytes --> <small>(8086 ~ 80386: चरbetween 1 and 6 bytes /w MMU + intel SDK, 80486: 2 to 5 bytes with prefix, pentium and onward: 2 to 4 bytes with prefix, x64: 4 bytes prefix, third party x86 emulation: 1 to 15 bytes w/o prefix & MMU . SSE/MMX: 4 bytes /w prefix AVX: 8 Bytes /w prefix)</small>
| Condition code
| स्थिति कोड
| Little
| Little
| [[x87]], [[IA-32]], [[MMX (instruction set)|MMX]], [[3DNow!]], [[Streaming SIMD Extensions|SSE]],<br />[[SSE2]], [[Physical Address Extension|PAE]], [[x86-64]], [[SSE3]], [[SSSE3]], [[SSE4]],<br />[[Bit Manipulation Instruction Sets|BMI]], [[Advanced Vector Extensions|AVX]], [[AES instruction set|AES]], [[FMA instruction set|FMA]], [[XOP instruction set|XOP]], [[F16C]]
| [[x87]], [[IA-32]], [[MMX (instruction set)|MMX]], [[3DNow!]], [[Streaming SIMD Extensions|SSE]],<br />[[SSE2]], [[Physical Address Extension|PAE]], [[x86-64]], [[SSE3]], [[SSSE3]], [[SSE4]],<br />[[Bit Manipulation Instruction Sets|BMI]], [[Advanced Vector Extensions|AVX]], [[AES instruction set|AES]], [[FMA instruction set|FMA]], [[XOP instruction set|XOP]], [[F16C]]
Line 170: Line 170:
| {{No}}
| {{No}}
|-
|-
| [[DEC Alpha|Alpha]]
| [[DEC Alpha|अल्फा]]
| 64
| 64
|
|
Line 185: Line 185:
|
|
|-
|-
| [[ARC (processor)|ARC]]
| [[ARC (processor)|एआरसी]]
| 16/32/64 (32→64)
| 16/32/64 (32→64)
| ARCv3<ref>{{Cite web|url=https://news.synopsys.com/2020-04-07-Synopsys-Introduces-New-64-bit-ARC-Processor-IP-Delivering-Up-to-3x-Performance-Increase-for-High-End-Embedded-Applications|title = Synopsys Introduces New 64-bit ARC Processor IP Delivering up to 3x Performance Increase for High-End Embedded Applications}}</ref>
| ARCv3<ref>{{Cite web|url=https://news.synopsys.com/2020-04-07-Synopsys-Introduces-New-64-bit-ARC-Processor-IP-Delivering-Up-to-3x-Performance-Increase-for-High-End-Embedded-Applications|title = Synopsys Introduces New 64-bit ARC Processor IP Delivering up to 3x Performance Increase for High-End Embedded Applications}}</ref>
Line 193: Line 193:
| RISC
| RISC
| 16 or 32 including SP <br /> user can increase to 60
| 16 or 32 including SP <br /> user can increase to 60
| Variable <small>(16- or 32-bit)</small>
| चर<small>(16- or 32-bit)</small>
| Compare and branch
| तुलना और शाखा
| Bi
| Bi
| APEX User-defined instructions
| APEX User-defined instructions
Line 200: Line 200:
|  
|  
|-
|-
| [[ARM architecture#32-bit architecture|ARM/A32]]
| [[ARM architecture#32-bit architecture|एआरएम/ए32]]
| 32
| 32
| ARMv1–v9
| ARMv1–v9
Line 209: Line 209:
| {{ubl|15}}
| {{ubl|15}}
| Fixed <small>(32-bit)</small>
| Fixed <small>(32-bit)</small>
| Condition code
| स्थिति कोड
| Bi
| Bi
| NEON, [[Jazelle]], {{tooltip|2=Vector Floating Point|VFP}},<br />[[TrustZone]], {{Abbr|LPAE|Large Physical Address Extension}}
| NEON, [[Jazelle]], {{tooltip|2=Vector Floating Point|VFP}},<br />[[TrustZone]], {{Abbr|LPAE|Large Physical Address Extension}}
Line 215: Line 215:
| {{No}}
| {{No}}
|-
|-
| [[ARM architecture#Thumb|Thumb/T32]]
| [[ARM architecture#Thumb|थंब/टी32]]
| 32
| 32
| ARMv4T-ARMv8
| ARMv4T-ARMv8
Line 223: Line 223:
| RISC
| RISC
| {{ubl|7 with 16-bit Thumb instructions|15 with 32-bit Thumb-2 instructions}}
| {{ubl|7 with 16-bit Thumb instructions|15 with 32-bit Thumb-2 instructions}}
| Thumb: Fixed <small>(16-bit)</small>, Thumb-2:<br />Variable <small>(16- or 32-bit)</small>
| Thumb: Fixed <small>(16-bit)</small>, Thumb-2:<br />चर<small>(16- or 32-bit)</small>
| Condition code
| स्थिति कोड
| Bi
| Bi
| NEON, [[Jazelle]], {{tooltip|2=Vector Floating Point|VFP}},<br />[[TrustZone]], {{Abbr|LPAE|Large Physical Address Extension}}
| NEON, [[Jazelle]], {{tooltip|2=Vector Floating Point|VFP}},<br />[[TrustZone]], {{Abbr|LPAE|Large Physical Address Extension}}
Line 230: Line 230:
| {{No}}
| {{No}}
|-
|-
| [[ARM architecture#64/32-bit architecture|Arm64/A64]]
| [[ARM architecture#64/32-bit architecture|आर्म64/ए64]]
| 64
| 64
| ARMv8-A<ref>{{Cite web |url=http://www.arm.com/files/downloads/ARMv8_Architecture.pdf |title=ARMv8 Technology Preview |access-date=2011-10-28 |archive-url=https://web.archive.org/web/20180610181021/https://www.arm.com/files/downloads/ARMv8_Architecture.pdf |archive-date=2018-06-10 |url-status=dead }}</ref>
| ARMv8-A<ref>{{Cite web |url=http://www.arm.com/files/downloads/ARMv8_Architecture.pdf |title=ARMv8 Technology Preview |access-date=2011-10-28 |archive-url=https://web.archive.org/web/20180610181021/https://www.arm.com/files/downloads/ARMv8_Architecture.pdf |archive-date=2018-06-10 |url-status=dead }}</ref>
Line 238: Line 238:
| RISC
| RISC
| 32 (including the stack pointer/"zero" register)  
| 32 (including the stack pointer/"zero" register)  
| Fixed <small>(32-bit)</small>, Variable <small>(32-bit or 64-bit for [[Fujitsu A64FX#Design|FMA4]] with 32-bit prefix<ref name="FujitsuHotChips">{{cite web |title=Hot Chips 30 conference; Fujitsu briefing |url=http://www.hotchips.org/hc30/2conf/2.13_Fujitsu_HC30.Fujitsu.Yoshida.rev1.2.pdf |archive-url=https://web.archive.org/web/20201205202434/https://hotchips.org/hc30/2conf/2.13_Fujitsu_HC30.Fujitsu.Yoshida.rev1.2.pdf |archive-date=2020-12-05 |publisher=Toshio Yoshida}}</ref><!-- See slide 9 and 10: "For SVE, four-operand “FMA4” requires a prefix instruction (MOVPRFX) followed by destructive 3-operand FMA3" -->)</small>
| Fixed <small>(32-bit)</small>, चर<small>(32-bit or 64-bit for [[Fujitsu A64FX#Design|FMA4]] with 32-bit prefix<ref name="FujitsuHotChips">{{cite web |title=Hot Chips 30 conference; Fujitsu briefing |url=http://www.hotchips.org/hc30/2conf/2.13_Fujitsu_HC30.Fujitsu.Yoshida.rev1.2.pdf |archive-url=https://web.archive.org/web/20201205202434/https://hotchips.org/hc30/2conf/2.13_Fujitsu_HC30.Fujitsu.Yoshida.rev1.2.pdf |archive-date=2020-12-05 |publisher=Toshio Yoshida}}</ref><!-- See slide 9 and 10: "For SVE, four-operand “FMA4” requires a prefix instruction (MOVPRFX) followed by destructive 3-operand FMA3" -->)</small>
| Condition code
| स्थिति कोड
| Bi
| Bi
| SVE and SVE2
| SVE and SVE2
Line 245: Line 245:
| {{No}}
| {{No}}
|-
|-
| [[Atmel AVR instruction set|AVR]]
| [[Atmel AVR instruction set|ए.वी.आर]]
| 8
| 8
|
|
Line 253: Line 253:
| RISC
| RISC
| 32<br />16 on "reduced architecture"
| 32<br />16 on "reduced architecture"
| Variable <small>(mostly 16-bit, four instructions are 32-bit)</small>
| चर<small>(mostly 16-bit, four instructions are 32-bit)</small>
| स्थिति रजिस्टर,<br />skip conditioned<br />on an I/O or<br />general purpose<br />register bit,<br />compare and skip
|स्थिति रजिस्टर,
 
वातानुकूलित छोड़ें
 
I/O पर या
 
सामान्य उद्देश्य
 
रजिस्टर बिट,
 
तुलना करें और छोड़ें
| Little
| Little
|
|
Line 260: Line 270:
|
|
|-
|-
| [[AVR32]]
| [[AVR32|एवीआर32]]
| 32
| 32
| Rev 2
| Rev 2
Line 275: Line 285:
|
|
|-
|-
| [[Blackfin]]
| [[Blackfin|ब्लैकफ़िन]]
| 32
| 32
|
|
Line 290: Line 300:


4 buffer registers
4 buffer registers
| Variable (<small>16- or 32-bit</small>)
| चर(<small>16- or 32-bit</small>)
| Condition code
| स्थिति कोड
| Little<ref>{{cite web | url= http://www.analog.com/FAQs/FAQDisplay.html?DSPKBContentID=752A11D1-9E11-4A7F-91AC-CA3C264C5667 | title= Blackfin memory architecture | publisher= [[Analog Devices]] | access-date= 2009-12-18 | archive-url= https://web.archive.org/web/20110616182409/http://www.analog.com/FAQs/FAQDisplay.html?DSPKBContentID=752A11D1-9E11-4A7F-91AC-CA3C264C5667 | archive-date= 2011-06-16 | url-status= dead }}</ref>
| Little<ref>{{cite web | url= http://www.analog.com/FAQs/FAQDisplay.html?DSPKBContentID=752A11D1-9E11-4A7F-91AC-CA3C264C5667 | title= Blackfin memory architecture | publisher= [[Analog Devices]] | access-date= 2009-12-18 | archive-url= https://web.archive.org/web/20110616182409/http://www.analog.com/FAQs/FAQDisplay.html?DSPKBContentID=752A11D1-9E11-4A7F-91AC-CA3C264C5667 | archive-date= 2011-06-16 | url-status= dead }}</ref>
|
|
Line 297: Line 307:
|
|
|-
|-
| [[CDC 3600#Upper 3000 series|CDC Upper 3000 series]]
| [[CDC 3600#Upper 3000 series|सीडीसी अपर 3000 श्रृंखला]]
| 48
| 48
|
|
Line 305: Line 315:
| CISC
| CISC
| 48-bit A reg., 48-bit Q reg., 6 15-bit B registers, miscellaneous
| 48-bit A reg., 48-bit Q reg., 6 15-bit B registers, miscellaneous
| Variable <small>(24- or 48-bit)</small>
| चर<small>(24- or 48-bit)</small>
| Multiple types of jump and skip
|कई प्रकार की छलांग और स्किप
| Big
| Big
|
|
Line 312: Line 322:
|
|
|-
|-
| [[CDC 6000 series|CDC 6000]]<br />[[CDC 6600#Central Processor (CP)|Central Processor (CP)]]
| सीडीसी 6000
सेंट्रल प्रोसेसर (सीपी)
| 60
| 60
|
|
Line 320: Line 331:
| n/a{{efn|partly RISC: load/store architecture and simple addressing modes, partly CISC: three instruction lengths and no single instruction timing}}
| n/a{{efn|partly RISC: load/store architecture and simple addressing modes, partly CISC: three instruction lengths and no single instruction timing}}
| 24 (8 18-bit address reg.,<br />8 18-bit index reg.,<br />8 60-bit operand reg.)
| 24 (8 18-bit address reg.,<br />8 18-bit index reg.,<br />8 60-bit operand reg.)
| Variable <small>(15-, 30-, or 60-bit)</small>
| चर<small>(15-, 30-, or 60-bit)</small>
| Compare and branch
| तुलना और शाखा
| n/a{{efn|Since memory is an array of 60-bit words with no means to access sub-units, big endian vs. little endian makes no sense.  The optional CMU unit uses big-endian semantics.}}
| n/a{{efn|Since memory is an array of 60-bit words with no means to access sub-units, big endian vs. little endian makes no sense.  The optional CMU unit uses big-endian semantics.}}
| Compare/Move Unit
| Compare/Move Unit
Line 327: Line 338:
| {{No}}
| {{No}}
|-
|-
| [[CDC 6000 series|CDC 6000]]<br />[[CDC 6600#Peripheral Processors (PPs)|Peripheral Processor (PP)]]
| सीडीसी 6000
परिधीय प्रोसेसर (पीपी)
| 12
| 12
|
|
Line 335: Line 347:
| CISC
| CISC
| 1 18-bit A register, locations 1–63 serve as index registers for some instructions
| 1 18-bit A register, locations 1–63 serve as index registers for some instructions
| Variable <small>(12- or 24-bit)</small>
| चर<small>(12- or 24-bit)</small>
| Test A register, test channel
|टेस्ट ए रजिस्टर, टेस्ट चैनल
| n/a{{efn|Since memory is an array of 12-bit words with no means to access sub-units, big endian vs. little endian makes no sense.}}
| n/a{{efn|Since memory is an array of 12-bit words with no means to access sub-units, big endian vs. little endian makes no sense.}}
| additional Peripheral Processing Units
| additional Peripheral Processing Units
Line 342: Line 354:
| {{No}}
| {{No}}
|-
|-
| [[Transmeta Crusoe|Crusoe]]<br />(native VLIW)
| क्रूसो
(मूल वीएलआईडब्ल्यू)
| 32<ref name="crusoe-arch">{{cite web |url=http://www.realworldtech.com/crusoe-exposed/ |title=Crusoe Exposed: Transmeta TM5xxx Architecture 2 |publisher=Real World Technologies}}</ref>
| 32<ref name="crusoe-arch">{{cite web |url=http://www.realworldtech.com/crusoe-exposed/ |title=Crusoe Exposed: Transmeta TM5xxx Architecture 2 |publisher=Real World Technologies}}</ref>
|
|
Line 350: Line 363:
| [[Very long instruction word|VLIW]]<ref name="crusoe-arch" /><ref name="technology-behind-crusoe">{{cite web |url=http://www.cs.ucf.edu/~lboloni/Teaching/EEL5708_2004/slides/paper_aklaiber_19jan00.pdf |title=The Technology Behind Crusoe Processors |author=Alexander Klaiber |publisher=Transmeta Corporation |date=January 2000 |access-date=December 6, 2013}}</ref>
| [[Very long instruction word|VLIW]]<ref name="crusoe-arch" /><ref name="technology-behind-crusoe">{{cite web |url=http://www.cs.ucf.edu/~lboloni/Teaching/EEL5708_2004/slides/paper_aklaiber_19jan00.pdf |title=The Technology Behind Crusoe Processors |author=Alexander Klaiber |publisher=Transmeta Corporation |date=January 2000 |access-date=December 6, 2013}}</ref>
| {{ubl|1 in native push stack mode|6 in x86 emulation +<br />8 in x87/MMX mode +<br />50 in rename status|12 integer + 48 shadow +<br />4 debug in native VLIW|mode<ref name="crusoe-arch" /><ref name="technology-behind-crusoe" />}}
| {{ubl|1 in native push stack mode|6 in x86 emulation +<br />8 in x87/MMX mode +<br />50 in rename status|12 integer + 48 shadow +<br />4 debug in native VLIW|mode<ref name="crusoe-arch" /><ref name="technology-behind-crusoe" />}}
| Variable <small>(64- or 128-bit in native mode, 15 bytes in x86 emulation)</small><ref name="technology-behind-crusoe" />
| चर<small>(64- or 128-bit in native mode, 15 bytes in x86 emulation)</small><ref name="technology-behind-crusoe" />
| Condition code<ref name="crusoe-arch" />
| स्थिति कोड<ref name="crusoe-arch" />
| Little
| Little
|
|
Line 357: Line 370:
|
|
|-
|-
| {{interlanguage link|Elbrus (computer architecture)|lt=Elbrus|ru|Эльбрус (процессорная архитектура)}}<br />(native VLIW)([[Elbrus 2000|Elbrus]])
| {{interlanguage link|एल्ब्रस|lt=Elbrus|ru|Эльбрус (процессорная архитектура)}}<br />(मूल वीएलआईडब्ल्यू)(एल्ब्रस)
| 64
| 64
| Elbrus-4S
| Elbrus-4S
Line 366: Line 379:
| 8–64
| 8–64
| 64
| 64
| Condition code
| स्थिति कोड
| Little
| Little
| Just-in-time dynamic translation: [[x87]], [[IA-32]], [[MMX (instruction set)|MMX]], [[Streaming SIMD Extensions|SSE]],<br />[[SSE2]], [[x86-64]], [[SSE3]], [[Advanced Vector Extensions|AVX]]
| Just-in-time dynamic translation: [[x87]], [[IA-32]], [[MMX (instruction set)|MMX]], [[Streaming SIMD Extensions|SSE]],<br />[[SSE2]], [[x86-64]], [[SSE3]], [[Advanced Vector Extensions|AVX]]
Line 372: Line 385:
| {{No}}
| {{No}}
|-
|-
| [[DLX]]
| [[DLX|डीएलएक्स]]
| 32
| 32
|
|
Line 387: Line 400:
| {{dunno}}
| {{dunno}}
|-
|-
| [[eSi-RISC]]
| [[eSi-RISC|ईएसआई-आरआईएससी]]
| 16/32
| 16/32
|
|
Line 395: Line 408:
| RISC
| RISC
| 8–72
| 8–72
| Variable<small> (16- or 32-bit)</small>
| चर<small>(16- or 32-bit)</small>
| Compare and branch<br />and स्थिति रजिस्टर
| तुलना और शाखा<br />and स्थिति रजिस्टर
| Bi
| Bi
| User-defined instructions
| User-defined instructions
Line 402: Line 415:
| {{No}}
| {{No}}
|-
|-
| [[Intel iAPX 432|iAPX 432]]<ref name=Intel81>{{Cite book|last=Intel Corporation|title=Introduction to the iAPX 432 Architecture|year=1981|pages=iii|url=http://bitsavers.org/components/intel/iAPX_432/171821-001_Introduction_to_the_iAPX_432_Architecture_Aug81.pdf}}</ref>
| [[Intel iAPX 432|आईएपीएक्स 432]]<ref name=Intel81>{{Cite book|last=Intel Corporation|title=Introduction to the iAPX 432 Architecture|year=1981|pages=iii|url=http://bitsavers.org/components/intel/iAPX_432/171821-001_Introduction_to_the_iAPX_432_Architecture_Aug81.pdf}}</ref>
| 32
| 32
|
|
Line 410: Line 423:
| CISC
| CISC
| 0
| 0
| Variable<small> (6 to 321 bits)</small>
| चर<small>(6 to 321 bits)</small>
|
|
|
|
Line 417: Line 430:
| {{No}}
| {{No}}
|-
|-
| [[Itanium]]<br />(IA-64)
| इटेनियम
(आईए-64)
| 64
| 64
|
|
Line 432: Line 446:
| {{No}}
| {{No}}
|-
|-
| [[Loongson#Loongson_3_LoongArch_processors|LoongArch]]
| [[Loongson#Loongson_3_LoongArch_processors|लूंगआर्क]]
| 32, 64
| 32, 64
|
|
Line 455: Line 469:
| RISC
| RISC
| 16 <!-- 16× 32-bit registers -->
| 16 <!-- 16× 32-bit registers -->
| Variable <small>(16- or 32-bit)</small>
| चर<small>(16- or 32-bit)</small>
|स्थिति रजिस्टर
|स्थिति रजिस्टर
| Bi
| Bi
Line 477: Line 491:
|  
|  
|-
|-
| [[LatticeMico32|Mico32]]
| [[LatticeMico32|माइक्रो32]]
| 32
| 32
| {{dunno}}
| {{dunno}}
Line 486: Line 500:
| 32<ref>{{cite web | url= http://www.latticesemi.com/products/intellectualproperty/ipcores/mico32/mico32architecture.cfm | title= LatticeMico32 Architecture | publisher= [[Lattice Semiconductor]] |url-status =dead|archive-url = https://web.archive.org/web/20100623021729/http://www.latticesemi.com/products/intellectualproperty/ipcores/mico32/mico32architecture.cfm |archive-date = 23 June 2010}}</ref>
| 32<ref>{{cite web | url= http://www.latticesemi.com/products/intellectualproperty/ipcores/mico32/mico32architecture.cfm | title= LatticeMico32 Architecture | publisher= [[Lattice Semiconductor]] |url-status =dead|archive-url = https://web.archive.org/web/20100623021729/http://www.latticesemi.com/products/intellectualproperty/ipcores/mico32/mico32architecture.cfm |archive-date = 23 June 2010}}</ref>
| Fixed <small>(32-bit)</small>
| Fixed <small>(32-bit)</small>
| Compare and branch
| तुलना और शाखा
| Big
| Big
| User-defined instructions
| User-defined instructions
Line 492: Line 506:
| {{Yes}}
| {{Yes}}
|-
|-
| [[MIPS architecture|MIPS]]
| [[MIPS architecture|एमआईपीएस]]
| 64 <small>(32→64)</small>
| 64 <small>(32→64)</small>
| 6<ref>[https://www.mips.com/products/architectures/mips64/ MIPS64 Architecture for Programmers: Release 6]</ref><ref>[https://www.mips.com/products/architectures/mips32-2/ MIPS32 Architecture for Programmers: Release 6]</ref>
| 6<ref>[https://www.mips.com/products/architectures/mips64/ MIPS64 Architecture for Programmers: Release 6]</ref><ref>[https://www.mips.com/products/architectures/mips32-2/ MIPS32 Architecture for Programmers: Release 6]</ref>
Line 507: Line 521:
| {{No}}<ref>[https://www.mipsopen.com MIPS Open]</ref><ref>{{Cite web|url=https://www.hackster.io/news/wave-computing-closes-its-mips-open-initiative-with-immediate-effect-zero-warning-e88b0df9acd0|title = Wave Computing Closes Its MIPS Open Initiative with Immediate Effect, Zero Warning}}</ref>
| {{No}}<ref>[https://www.mipsopen.com MIPS Open]</ref><ref>{{Cite web|url=https://www.hackster.io/news/wave-computing-closes-its-mips-open-initiative-with-immediate-effect-zero-warning-e88b0df9acd0|title = Wave Computing Closes Its MIPS Open Initiative with Immediate Effect, Zero Warning}}</ref>
|-
|-
| [[MMIX]]
| [[MMIX|एमएमआईएक्स]]
| 64
| 64
| {{dunno}}
| {{dunno}}
Line 522: Line 536:
| {{Yes}}
| {{Yes}}
|-
|-
| [[Nios II]]
| [[Nios II|एनआईओएस II]]
| 32
| 32
|
|
Line 545: Line 559:
| CISC
| CISC
| 8 <!-- Up to 8× general-purpose 32-bit registers -->
| 8 <!-- Up to 8× general-purpose 32-bit registers -->
| Variable [[Huffman coding|Huffman coded]], up to 23&nbsp;bytes long
| चर[[Huffman coding|Huffman coded]], up to 23&nbsp;bytes long
| Condition code
| स्थिति कोड
| Little
| Little
| BitBlt instructions
| BitBlt instructions
Line 552: Line 566:
|
|
|-
|-
| [[OpenRISC]]
| [[OpenRISC|ओपनआरआईएससी]]
| 32, 64
| 32, 64
| 1.3<ref>[https://openrisc.io/architecture OpenRISC Architecture Revisions]</ref>
| 1.3<ref>[https://openrisc.io/architecture OpenRISC Architecture Revisions]</ref>
Line 567: Line 581:
| {{Yes}}
| {{Yes}}
|-
|-
| [[PA-RISC]]<br />(HP/PA)
| पीए-आरआईएससी
(एचपी/पीए)
| 64 <small>(32→64)</small>
| 64 <small>(32→64)</small>
| 2.0 <!-- 1996 -->
| 2.0 <!-- 1996 -->
Line 576: Line 591:
| 32
| 32
| Fixed <small>(32-bit)</small>
| Fixed <small>(32-bit)</small>
| Compare and branch
| तुलना और शाखा
| Big → Bi <!-- 1.0 is big-endian, 1.1 and 2.0 are bi-endian -->
| Big → Bi <!-- 1.0 is big-endian, 1.1 and 2.0 are bi-endian -->
| [[Multimedia Acceleration eXtensions|MAX]]
| [[Multimedia Acceleration eXtensions|MAX]]
Line 582: Line 597:
|
|
|-
|-
| [[PDP-8]]<ref>{{Cite web|url=http://www.bitsavers.org/pdf/dec/pdp8/pdp8/F-85_PDP-8_Users_Handbook_May66.pdf|title=PDP-8 Users Handbook|date=2019-02-16|website=bitsavers.org}}</ref>
| [[PDP-8|पीडीपी-8]]<ref>{{Cite web|url=http://www.bitsavers.org/pdf/dec/pdp8/pdp8/F-85_PDP-8_Users_Handbook_May66.pdf|title=PDP-8 Users Handbook|date=2019-02-16|website=bitsavers.org}}</ref>
| 12
| 12
|
|
Line 592: Line 607:
1 multiplier quotient register  
1 multiplier quotient register  
| Fixed <small>(12-bit)</small>
| Fixed <small>(12-bit)</small>
| स्थिति रजिस्टर
|स्थिति पंजी
Test and branch
 
परीक्षण और शाखा
|
|
| EAE (Extended Arithmetic Element)
| EAE (Extended Arithmetic Element)
Line 599: Line 615:
|
|
|-
|-
| [[PDP-11]]
| [[PDP-11|पीडीपी-11]]
| 16
| 16
|
|
Line 607: Line 623:
| CISC
| CISC
| 8 (includes program counter and stack pointer, though any register can act as stack pointer)
| 8 (includes program counter and stack pointer, though any register can act as stack pointer)
| Variable <small>(16-, 32-, or 48-bit)</small>
| चर<small>(16-, 32-, or 48-bit)</small>
| Condition code
| स्थिति कोड
| Little
| Little
| Floating Point,<br />Commercial Instruction Set
| Floating Point,<br />Commercial Instruction Set
Line 614: Line 630:
| {{No}}
| {{No}}
|-
|-
| [[IBM POWER instruction set architecture|POWER]], [[PowerPC]], [[Power ISA|Power आईएसए]]
| पॉवर, पॉवरपीसी, पॉवर आई.एस.ए
| 32/64&nbsp;<small>(32→64)</small>
| 32/64&nbsp;<small>(32→64)</small>
| 3.1<ref name="POWER">{{cite web |title=Power ISA Version 3.1 |publisher=openpowerfoundation.org |date=2020-05-01 |url=https://ibm.ent.box.com/s/hhjfw0x0lrbtyzmiaffnbxh2fuo0fog0 |access-date=2021-10-20}}</ref>
| 3.1<ref name="POWER">{{cite web |title=Power ISA Version 3.1 |publisher=openpowerfoundation.org |date=2020-05-01 |url=https://ibm.ent.box.com/s/hhjfw0x0lrbtyzmiaffnbxh2fuo0fog0 |access-date=2021-10-20}}</ref>
Line 622: Line 638:
| RISC
| RISC
| 32 GPR, 8 4-bit Condition Fields, Link Register, Counter Register
| 32 GPR, 8 4-bit Condition Fields, Link Register, Counter Register
| Fixed <small>(32-bit)</small>, Variable <small>(32- or 64-bit with the 32-bit prefix<ref name="POWER" />)</small>
| Fixed <small>(32-bit)</small>, चर<small>(32- or 64-bit with the 32-bit prefix<ref name="POWER" />)</small>
| Condition code, Branch-Counter auto-decrement
|स्थिति कोड, शाखा-काउंटर ऑटो-कमी
| Bi-endian
| Bi-endian
| [[AltiVec]], APU, [[AltiVec#VSX|VSX]], [[Cell (microprocessor)|Cell]], Floating-point, Matrix Mutiply Assist
| [[AltiVec]], APU, [[AltiVec#VSX|VSX]], [[Cell (microprocessor)|Cell]], Floating-point, Matrix Mutiply Assist
Line 629: Line 645:
| {{Yes}}
| {{Yes}}
|-
|-
| [[RISC-V]]
| [[RISC-V|आरआईएससी-वी]]
| 32, 64, 128
| 32, 64, 128
| 20191213<ref>{{cite web |title=RISC-V ISA Specifications |url=https://riscv.org/specifications/ |access-date=17 June 2019}}</ref> <!-- Published: June 8, 2019 -->
| 20191213<ref>{{cite web |title=RISC-V ISA Specifications |url=https://riscv.org/specifications/ |access-date=17 June 2019}}</ref> <!-- Published: June 8, 2019 -->
Line 638: Line 654:
| 32 (including "zero") <!-- 31 integer registers one zero register and 32 floating-point registers. -->
| 32 (including "zero") <!-- 31 integer registers one zero register and 32 floating-point registers. -->
| Variable
| Variable
|Compare and branch
|तुलना और शाखा
| Little
| Little
| {{dunno}}
| {{dunno}}
Line 644: Line 660:
| {{Yes}} <!-- BSD License -->
| {{Yes}} <!-- BSD License -->
|-
|-
| [[RX microcontroller family|RX]]
| [[RX microcontroller family|आरएक्स]]
| 64/32/16
| 64/32/16
|  
|  
Line 653: Line 669:
| 4 integer + 4 address
| 4 integer + 4 address
| Variable <!-- 1 to 128 bytes -->
| Variable <!-- 1 to 128 bytes -->
| Compare and branch
| तुलना और शाखा
| Little
| Little
|
|
Line 659: Line 675:
| {{No}}
| {{No}}
|-
|-
| [[S+core]]<!-- Really obscure processor -->
| एस+कोर
| 16/32
| 16/32
|
|
Line 674: Line 690:
|
|
|-
|-
| [[SPARC]]
| [[SPARC|स्पार्क]]
| 64 <small>(32→64)</small>
| 64 <small>(32→64)</small>
| OSA2017<ref>[http://www.oracle.com/technetwork/server-storage/sun-sparc-enterprise/documentation/sparc-processor-2516655.html Oracle SPARC Processor Documentation]</ref>
| OSA2017<ref>[http://www.oracle.com/technetwork/server-storage/sun-sparc-enterprise/documentation/sparc-processor-2516655.html Oracle SPARC Processor Documentation]</ref>
Line 683: Line 699:
| 32 (including "zero")<!-- 8 globals but %g0 always zero; at least 3 register windows of 16, not counting overlap -->
| 32 (including "zero")<!-- 8 globals but %g0 always zero; at least 3 register windows of 16, not counting overlap -->
| Fixed <small>(32-bit)</small>
| Fixed <small>(32-bit)</small>
| Condition code
| स्थिति कोड
| Big → Bi <!-- Historically big-endian, V9 is bi-endian -->
| Big → Bi <!-- Historically big-endian, V9 is bi-endian -->
| [[Visual Instruction Set|VIS]]
| [[Visual Instruction Set|VIS]]
Line 689: Line 705:
| {{Yes}}<ref>[http://sparc.org/technical-documents/#ArchLic SPARC Architecture License]</ref>
| {{Yes}}<ref>[http://sparc.org/technical-documents/#ArchLic SPARC Architecture License]</ref>
|-
|-
| [[SuperH]] (SH)
| सुपरएच (एसएच)
| 32
| 32
|
|
Line 698: Line 714:
| 16
| 16
| Fixed <small>(16- or 32-bit)</small>, Variable
| Fixed <small>(16- or 32-bit)</small>, Variable
| Condition code<br />(single bit)
| स्थिति कोड<br />(single bit)
| Bi
| Bi
|
|
Line 704: Line 720:
| {{Yes}}
| {{Yes}}
|-
|-
| [[IBM System/360 architecture|System/360]]<br />[[System/370]]<br />[[z/Architecture]]
| सिस्टम/360
सिस्टम/370
 
z/आर्किटेक्चर
| 64 <small>(32→64)</small>
| 64 <small>(32→64)</small>
|  
|  
Line 712: Line 731:
| CISC
| CISC
| 16 general<br />16 control (S/370 and later)<br />16 access (ESA/370 and later)<!-- 16× 64/32-bit general purpose registers, 16× 64-bit floating point registers, 16× 32-bit access registers, 16× 64/32-bit control registers -->
| 16 general<br />16 control (S/370 and later)<br />16 access (ESA/370 and later)<!-- 16× 64/32-bit general purpose registers, 16× 64-bit floating point registers, 16× 32-bit access registers, 16× 64/32-bit control registers -->
| Variable <small>(16-, 32-, or 48-bit)</small>
| चर<small>(16-, 32-, or 48-bit)</small>
| Condition code, compare and branch auto increment, Branch-Counter auto-decrement
| स्थिति कोड, तुलना और शाखा ऑटो वृद्धि, शाखा-काउंटर ऑटो-कमी
| Big
| Big
|
|
Line 719: Line 738:
| {{No}}
| {{No}}
|-
|-
| [[Transputer]]
| [[Transputer|ट्रांसप्यूटर]]
| 32 <small>(4→64)</small>
| 32 <small>(4→64)</small>
|
|
Line 727: Line 746:
| [[Minimal instruction set computer|MISC]]
| [[Minimal instruction set computer|MISC]]
| 3 (as stack)
| 3 (as stack)
| Variable <small>(8 ~ 120 bytes)</small>
| चर<small>(8 ~ 120 bytes)</small>
| Compare and branch
| तुलना और शाखा
| Little
| Little
|
|
Line 734: Line 753:
|
|
|-
|-
| [[VAX]]
| [[VAX|वैक्स]]
| 32
| 32
|
|
Line 743: Line 762:
| 16
| 16
| Variable <!-- 1 to 321 bytes -->
| Variable <!-- 1 to 321 bytes -->
| Condition code, compare and branch
| स्थिति कोड, तुलना और शाखा
| Little
| Little
|
|
Line 757: Line 776:
| CISC
| CISC
| 17
| 17
| Variable <small>(8 to 32&nbsp;bits)</small>
| चर<small>(8 to 32&nbsp;bits)</small>
| स्थिति रजिस्टर
| स्थिति रजिस्टर
| Little
| Little
Line 764: Line 783:
|
|
|-
|-
! Archi-<br />tecture
!आर्किटेक्चर
! Bits
!बिट्स
! Version
!संस्करण
! Intro-<br />duced
!परिचय
! Max #<br />[[operand|ऑपरेंड]]
!अधिकतम #
! Type
 
! Design <!-- Design Strategy/Philosophy -->
ऑपरेंड
! [[Processor register|Registers]]<br />(excluding FP/vector)
!प्रकार
! Instruction encoding
!डिज़ाइन
! [[Branch (computer science)|Branch]] evaluation
!रजिस्टर
! [[Endianness|Endian-<br />ness]]
 
! Extensions
(एफपी/वेक्टर को छोड़कर)
! Open
!निर्देश एन्कोडिंग
! Royalty<br />free
!शाखा मूल्यांकन
!एंडियननेस
!एक्सटेंशन
!खुला
!रॉयल्टी
 
मुक्त
|}
|}


Revision as of 16:01, 2 July 2023

अनुदेश समुच्चय आर्किटेक्चर (आईएसए) कंप्यूटर का सार मॉडल है, जिसे कंप्यूटर आर्किटेक्चर भी कहा जाता है। आईएसए की प्राप्ति को कार्यान्वयन कहा जाता है। आईएसए कई कार्यान्वयनों की अनुमति देता है जो कंप्यूटर के प्रदर्शन, भौतिक आकार और मौद्रिक लागत (अन्य बातों के अलावा) में भिन्न हो सकते हैं; क्योंकि आईएसए सॉफ़्टवेयर और कंप्यूटर हार्डवेयर के बीच इंटरफेस (कम्प्यूटिंग ) के रूप में कार्य करता है। आईएसए के लिए लिखा गया सॉफ्टवेयर एक ही आईएसए के विभिन्न कार्यान्वयन पर चल सकता है। इसने कंप्यूटर की विभिन्न पीढ़ियों के बीच द्वयाधारी संगतता को आसानी से प्राप्त करने और कंप्यूटर वर्ग के विकास को सक्षम किया है। इन दोनों विकासों ने कंप्यूटरों की लागत कम करने और उनकी प्रयोज्यता बढ़ाने में मदद की है। इन कारणों से, आईएसए आज कंप्यूटिंग में सबसे महत्वपूर्ण अमूर्तताओं में से एक है।

आईएसए कंप्यूटर प्रोग्राम करने के लिए मशीन भाषा प्रोग्रामर को जानने के लिए आवश्यक सब कुछ परिभाषित करता है। आईएसए क्या परिभाषित करता है आईएसए के बीच भिन्न होता है; सामान्य तौर पर, आईएसए समर्थित डेटा प्रकार को परिभाषित करता है, वहां क्या स्थिति है (जैसे कि मुख्य मेमोरी और प्रोसेसर रजिस्टर) और उनके शब्दार्थ (मेमोरी स्थिरता और एड्रेसिंग मोड), अनुदेश समुच्चय (मशीन का सेट निर्देश जिसमें कंप्यूटर की मशीन भाषा शामिल है), और इनपुट/आउटपुट मॉडल शामिल हैं।

आधार

कंप्यूटिंग के प्रारंभिक दशकों में, ऐसे कंप्यूटर थे जो द्वयाधारी संख्या, दशमलव कंप्यूटर [1] और यहां तक ​​कि टर्नरी कंप्यूटर का उपयोग करते थे।[2][3] समकालीन कंप्यूटर लगभग अनन्य रूप से द्वयाधारी हैं।

बिट

कंप्यूटर आर्किटेक्चर को अक्सर n-बिट आर्किटेक्चर के रूप में वर्णित किया जाता है। आज n अक्सर 8, 16, 32, या 64 होता है, लेकिन अन्य आकारों का उपयोग किया गया है (6, 12, 18, 24, 30, 36, 39, 48, 60 सहित)। यह वास्तव में सरलीकरण है क्योंकि कंप्यूटर आर्किटेक्चर में अक्सर अनुदेश समुच्चय में कुछ अधिक या कम "प्राकृतिक" डेटा आकार होते हैं, लेकिन इनका हार्डवेयर कार्यान्वयन बहुत भिन्न हो सकता है। कई निर्देश समुच्चय आर्किटेक्चर में निर्देश होते हैं, जो उस निर्देश सेट आर्किटेक्चर के कुछ कार्यान्वयन पर, प्रोसेसर के प्रमुख आंतरिक डेटापथ के आधे और/या दोगुने आकार पर काम करते हैं। इसके उदाहरण Z80, MC68000, और आईबीएम सिस्टम/360 हैं। इस प्रकार के कार्यान्वयन पर, दो बार विस्तृत ऑपरेशन आमतौर पर लगभग दो गुना अधिक क्लॉक साइकिल ( सी पी यू का क्षमता मापक) लेता है (जो उच्च प्रदर्शन कार्यान्वयन पर मामला नहीं है)। उदाहरण के लिए, 68000 पर, इसका मतलब 4 क्लॉक टिक के बजाय 8 है, और इस विशेष चिप को16-बिट कंप्यूटिंग के साथ 32-बिट आर्किटेक्चर के रूप में वर्णित किया जा सकता है। आईबीएम सिस्टम/360 अनुदेश समुच्चय आर्किटेक्चर 32-बिट है, लेकिन सिस्टम/360 श्रृंखला के कई मॉडल, जैसे आईबीएम सिस्टम/360 मॉडल 30, में छोटे आंतरिक डेटा पथ हैं, जबकि अन्य, जैसे 360/195, में छोटे आंतरिक डेटा पथ हैं। बड़े आंतरिक डेटा पथ आर्किटेक्चर की चौड़ाई निर्धारित करने के लिए बाहरी डेटाबस चौड़ाई का उपयोग नहीं किया जाता है; NS32008, NS32016 और NS32032 मूल रूप से अलग-अलग बाहरी डेटा बसों के साथ समान 32-बिट चिप थे; NS32764 में 64-बिट बस थी, और 32-बिट रजिस्टर का उपयोग किया गया था।प्रारंभिक 32-बिट माइक्रोप्रोसेसरों में अक्सर 24-बिट का एड्रेस होता था, जैसा कि सिस्टम/360 प्रोसेसर में होता था।

संचालन

Main article: निर्देश सेट § ऑपरेंड की संख्या

ऑपरेंड की संख्या उन कारकों में से एक है जो अनुदेश समुच्चय के प्रदर्शन के बारे में संकेत दे सकती है। तीन-ऑपरेंड आर्किटेक्चर (2-इन, 1-आउट) की अनुमति देगा 

A := B + C

निर्देश में गणना की जानी है

दो-ऑपरेंड आर्किटेक्चर (1-इन, 1-इन-एंड-आउट) की अनुमति देगा 

A := A + B

निर्देश में गणना करने के लिए, तीन-ऑपरेंड निर्देश को अनुकरण करने के लिए दो निर्देशों को निष्पादित करने की आवश्यकता होगी। 

A:= A * C
A�:= A + C

एन्कोडिंग लंबाई

जैसा कि नीचे दी गई तालिका में देखा जा सकता है कि कुछ अनुदेश समुच्चय एक बहुत ही सरल निश्चित एन्कोडिंग लंबाई रखते हैं, और अन्य में चर-लंबाई होती है। आम तौर पर यह अल्प निर्देश सेट कंप्यूटर (आरआईएससी) आर्किटेक्चर है जिसमें निश्चित एन्कोडिंग लंबाई होती है और जटिल अनुदेश समुच्चय कंप्यूटर (सीआईएससी) आर्किटेक्चर होते हैं जिनमें परिवर्तनीय लंबाई होती है, लेकिन हमेशा नहीं होती है।

एंडियननेस

आर्किटेक्चर "बड़े" या "छोटे" अंतराल या दोनों का उपयोग कर सकता है, या दोनों का उपयोग करने के लिए समनुरूप करने योग्य हो सकता है। लिटिल-एंडियन प्रोसेसर सबसे कम संख्या वाले मेमोरी लोकेशन में मल्टी-बाइट मान के कम से कम महत्वपूर्ण बाइट के साथ मेमोरी में बाइट्स ऑर्डर करते हैं। बिग-एंडियन आर्किटेक्चर इसके बजाय बाइट्स को सबसे कम संख्या वाले एड्रेस पर सबसे महत्वपूर्ण बाइट के साथ व्यवस्थित करते हैं। x86 आर्किटेक्चर के साथ-साथ कई 8-बिट आर्किटेक्चर लिट-एंडियन हैं। अधिकांश आरआईएससी आर्किटेक्चर (एसपीएआरसी, पावर, पावरपीसी, एमआईपीएस) मूल रूप से बिग-एंडियन थे (एआरएम छोटे-एंडियन थे), लेकिन कई (एआरएम सहित) अब या तो समनुरूप करने योग्य हैं।

एंडियननेस केवल उन प्रोसेसरों पर लागू होता है जो डेटा की इकाइयों (जैसे बाइट्स) के व्यक्तिगत एड्रेस की अनुमति देते हैं जो मूल एड्रेस योग्य मशीन शब्द से छोटे होते हैं।

अनुदेश समुच्चय

नीचे दी गई तालिका अनुदेश समुच्चय आर्किटेक्चर के बारे में मूलभूत जानकारी की तुलना करती है।

टिप्पणियाँ:

  • आमतौर पर रजिस्टरों की संख्या दो की घात होती है, उदाहरण 8, 16, 32 है। कुछ मामलों में आर्किटेक्चर की रजिस्टर फ़ाइल के "हिस्से" के रूप में हार्डवार्ड-टू-जीरो सूडो-रजिस्टर शामिल है, ज्यादातर इंडेक्सिंग मोड को सरल बनाने के लिए है। कॉलम रजिस्टर केवल किसी भी समय सामान्य निर्देशों द्वारा प्रयोग करने योग्य पूर्णांक रजिस्टरों की गणना करता है। आर्किटेक्चर में हमेशा विशेष-उद्देश्य रजिस्टर जैसे प्रोग्राम काउंटर (पीसी) शामिल होते हैं। जब तक उल्लेख नहीं किया जाता तब तक उनकी गिनती नहीं की जाती है। ध्यान दें कि कुछ आर्किटेक्चर, जैसे स्पार्क, में रजिस्टर विंडो होती हैं; उन आर्किटेक्चर के लिए, गिनती इंगित करती है कि रजिस्टर विंडो में कितने रजिस्टर उपलब्ध हैं। इसके अलावा, रजिस्टर नाम बदलने के लिए गैर-आर्किटेक्टेड रजिस्टरों की गणना नहीं की जाती है।
  • "टाइप" कॉलम में, "रजिस्टर-रजिस्टर" एक सामान्य प्रकार के आर्किटेक्चर का पर्याय है, "लोड-स्टोर", जिसका अर्थ है कि कोई भी निर्देश सीधे मेमोरी तक नहीं पहुंच सकता है, सिवाय कुछ विशेष के, यानी रजिस्टर से लोड या स्टोर करें ), परमाणु संचालन के लिए मेमोरी लॉकिंग निर्देशों के संभावित अपवादों के साथ है।
  • एंडियननेस कॉलम में, Bi का अर्थ है कि एंडियननेस विन्यास योग्य है।
आर्किटेक्चर बिट संस्करण परिचय अधिकतम #
ऑपरेंड 		प्रकार डिज़ाइन रजिस्टर

(एफपी/वेक्टर को छोड़कर)

निर्देश एन्कोडिंग शाखा मूल्यांकन एंडियननेस एक्सटेंशन खुला हुआ रॉयल्टी

मुक्त

6502 8 1975 1 रजिस्टर-मेमोरी CISC 3 वेरिएबल (8- से 24-बिट) स्थिति रजिस्टर Little
6800 8 1974 1 रजिस्टर-मेमोरी CISC 3 चर (8- से 32-बिट) स्थिति रजिस्टर Big
6809 8 1978 1 रजिस्टर-मेमोरी CISC 3 चर (8- से 32-बिट) स्थिति रजिस्टर Big
680x0 32 1979 2 रजिस्टर-मेमोरी CISC 8 data and 8 address चर स्थिति रजिस्टर Big
8080 8 1974 2 रजिस्टर-मेमोरी CISC 7 वेरिएबल (8- से 24-बिट) स्थिति रजिस्टर Little
8051 32 (8→32) 1977? 1 Register–Register CISC
  • 32 in 4-bit
  • 16 in 8-bit
  • 8 in 16-bit
  • 4 in 32-bit
 चर(8-bit to 128 bytes) तुलना और शाखा Little
x86 16, 32, 64
(16→32→64) 		1978 2 (integer)
3 (AVX)[lower-alpha 1]
4 (FMA4 and VPBLENDVPx)[4]
 रजिस्टर-मेमोरी CISC
  • 8 (+ 4 or 6 segment reg.) (16/32-bit)
  • 16 (+ 2 segment reg. gs/cs) (64-bit)
  • 32 with AVX-512
 Variable (8086 ~ 80386: चरbetween 1 and 6 bytes /w MMU + intel SDK, 80486: 2 to 5 bytes with prefix, pentium and onward: 2 to 4 bytes with prefix, x64: 4 bytes prefix, third party x86 emulation: 1 to 15 bytes w/o prefix & MMU . SSE/MMX: 4 bytes /w prefix AVX: 8 Bytes /w prefix) स्थिति कोड Little x87, IA-32, MMX, 3DNow!, SSE,
SSE2, PAE, x86-64, SSE3, SSSE3, SSE4,
BMI, AVX, AES, FMA, XOP, F16C 		No No
अल्फा 64 1992 3 Register–Register RISC 32 (including "zero") Fixed (32-bit) स्थिति रजिस्टर Bi MVI, BWX, FIX, CIX No
एआरसी 16/32/64 (32→64) ARCv3[5] 1996 3 Register–Register RISC 16 or 32 including SP
user can increase to 60 		चर(16- or 32-bit) तुलना और शाखा Bi APEX User-defined instructions
एआरएम/ए32 32 ARMv1–v9 1983 3 Register–Register RISC
  • 15
 Fixed (32-bit) स्थिति कोड Bi NEON, Jazelle, VFP,
TrustZone, LPAE 		No
थंब/टी32 32 ARMv4T-ARMv8 1994 3 Register–Register RISC
  • 7 with 16-bit Thumb instructions
  • 15 with 32-bit Thumb-2 instructions
 Thumb: Fixed (16-bit), Thumb-2:
चर(16- or 32-bit) 		स्थिति कोड Bi NEON, Jazelle, VFP,
TrustZone, LPAE 		No
आर्म64/ए64 64 ARMv8-A[6] 2011[7] 3 Register–Register RISC 32 (including the stack pointer/"zero" register) Fixed (32-bit), चर(32-bit or 64-bit for FMA4 with 32-bit prefix[8]) स्थिति कोड Bi SVE and SVE2 No
ए.वी.आर 8 1997 2 Register–Register RISC 32
16 on "reduced architecture" 		चर(mostly 16-bit, four instructions are 32-bit) स्थिति रजिस्टर,

वातानुकूलित छोड़ें

I/O पर या

सामान्य उद्देश्य

रजिस्टर बिट,

तुलना करें और छोड़ें

Little
एवीआर32 32 Rev 2 2006 2–3 RISC 15 Variable[9] Big Java virtual machine
ब्लैकफ़िन 32 2000 3[10] Register–Register RISC[11] 2 accumulators

8 data registers

8 pointer registers

4 index registers

4 buffer registers

चर(16- or 32-bit) स्थिति कोड Little[12]
सीडीसी अपर 3000 श्रृंखला 48 1963 3 रजिस्टर-मेमोरी CISC 48-bit A reg., 48-bit Q reg., 6 15-bit B registers, miscellaneous चर(24- or 48-bit) कई प्रकार की छलांग और स्किप Big
सीडीसी 6000

सेंट्रल प्रोसेसर (सीपी)

60 1964 3 Register–Register n/a[lower-alpha 2] 24 (8 18-bit address reg.,
8 18-bit index reg.,
8 60-bit operand reg.) 		चर(15-, 30-, or 60-bit) तुलना और शाखा n/a[lower-alpha 3] Compare/Move Unit No No
सीडीसी 6000

परिधीय प्रोसेसर (पीपी)

12 1964 1 or 2 रजिस्टर-मेमोरी CISC 1 18-bit A register, locations 1–63 serve as index registers for some instructions चर(12- or 24-bit) टेस्ट ए रजिस्टर, टेस्ट चैनल n/a[lower-alpha 4] additional Peripheral Processing Units No No
क्रूसो

(मूल वीएलआईडब्ल्यू)

32[13] 2000 1 Register–Register VLIW[13][14]
  • 1 in native push stack mode
  • 6 in x86 emulation +
    8 in x87/MMX mode +
    50 in rename status
  • 12 integer + 48 shadow +
    4 debug in native VLIW
  • mode[13][14]
 चर(64- or 128-bit in native mode, 15 bytes in x86 emulation)[14] स्थिति कोड[13] Little
Elbrus [ru]
(मूल वीएलआईडब्ल्यू)(एल्ब्रस) 		64 Elbrus-4S 2014 1 Register–Register[13] VLIW 8–64 64 स्थिति कोड Little Just-in-time dynamic translation: x87, IA-32, MMX, SSE,
SSE2, x86-64, SSE3, AVX 		No No
डीएलएक्स 32 1990 3 RISC 32 Fixed (32-bit) Big Yes ?
ईएसआई-आरआईएससी 16/32 2009 3 Register–Register RISC 8–72 चर(16- or 32-bit) तुलना और शाखा
and स्थिति रजिस्टर 		Bi User-defined instructions No No
आईएपीएक्स 432[15] 32 1981 3 Stack machine CISC 0 चर(6 to 321 bits) No No
इटेनियम

(आईए-64)

64 2001 Register–Register EPIC 128 Fixed (128-bit bundles with 5-bit template tag and 3 instructions, each 41-bit long) स्थिति रजिस्टर Bi
(selectable) 		Intel Virtualization Technology No No
लूंगआर्क 32, 64 2021 4 Register–Register RISC 32 (including "zero") Fixed (32-bit) Little No No
M32R 32 1997 3 Register–Register RISC 16 चर(16- or 32-bit) स्थिति रजिस्टर Bi
m88k 32 1988 3 Register–Register RISC Fixed (32-bit) Big
माइक्रो32 32 ? 2006 3 Register–Register RISC 32[16] Fixed (32-bit) तुलना और शाखा Big User-defined instructions Yes[17] Yes
एमआईपीएस 64 (32→64) 6[18][19] 1981 1–3 Register–Register RISC 4–32 (including "zero") Fixed (32-bit) स्थिति रजिस्टर Bi MDMX, MIPS-3D No No[20][21]
एमएमआईएक्स 64 ? 1999 3 Register–Register RISC 256 Fixed (32-bit) ? Big ? Yes Yes
एनआईओएस II 32 2000 3 Register–Register RISC 32 Fixed (32-bit) स्थिति रजिस्टर Little Soft processor that can be instantiated on an Altera FPGA device No On Altera/Intel FPGA only
NS320xx 32 1982 5 Memory–Memory CISC 8 चरHuffman coded, up to 23 bytes long स्थिति कोड Little BitBlt instructions
ओपनआरआईएससी 32, 64 1.3[22] 2000 3 Register–Register RISC 16 or 32 Fixed ? ? ? Yes Yes
पीए-आरआईएससी

(एचपी/पीए)

64 (32→64) 2.0 1986 3 Register–Register RISC 32 Fixed (32-bit) तुलना और शाखा Big → Bi MAX No
पीडीपी-8[23] 12 1966 रजिस्टर-मेमोरी CISC 1 accumulator

1 multiplier quotient register

Fixed (12-bit) स्थिति पंजी

परीक्षण और शाखा

EAE (Extended Arithmetic Element)
पीडीपी-11 16 1970 2 Memory–Memory CISC 8 (includes program counter and stack pointer, though any register can act as stack pointer) चर(16-, 32-, or 48-bit) स्थिति कोड Little Floating Point,
Commercial Instruction Set 		No No
पॉवर, पॉवरपीसी, पॉवर आई.एस.ए 32/64 (32→64) 3.1[24] 1990 3 (mostly). FMA, LD/ST-Update Register–Register RISC 32 GPR, 8 4-bit Condition Fields, Link Register, Counter Register Fixed (32-bit), चर(32- or 64-bit with the 32-bit prefix[24]) स्थिति कोड, शाखा-काउंटर ऑटो-कमी Bi-endian AltiVec, APU, VSX, Cell, Floating-point, Matrix Mutiply Assist Yes Yes
आरआईएससी-वी 32, 64, 128 20191213[25] 2010 3 Register–Register RISC 32 (including "zero") Variable तुलना और शाखा Little ? Yes Yes
आरएक्स 64/32/16 2000 3 Memory–Memory CISC 4 integer + 4 address Variable तुलना और शाखा Little No
एस+कोर 16/32 2005 RISC Little
स्पार्क 64 (32→64) OSA2017[26] 1985 3 Register–Register RISC 32 (including "zero") Fixed (32-bit) स्थिति कोड Big → Bi VIS Yes Yes[27]
सुपरएच (एसएच) 32 1994 2 Register–Register
रजिस्टर-मेमोरी 		RISC 16 Fixed (16- or 32-bit), Variable स्थिति कोड
(single bit) 		Bi Yes Yes
सिस्टम/360

सिस्टम/370

z/आर्किटेक्चर

64 (32→64) 1964 2 (most)
3 (FMA, distinct
operand facility)
4 (some vector inst.) 		रजिस्टर-मेमोरी
Memory–Memory
Register–Register 		CISC 16 general
16 control (S/370 and later)
16 access (ESA/370 and later) 		चर(16-, 32-, or 48-bit) स्थिति कोड, तुलना और शाखा ऑटो वृद्धि, शाखा-काउंटर ऑटो-कमी Big No No
ट्रांसप्यूटर 32 (4→64) 1987 1 Stack machine MISC 3 (as stack) चर(8 ~ 120 bytes) तुलना और शाखा Little
वैक्स 32 1977 6 Memory–Memory CISC 16 Variable स्थिति कोड, तुलना और शाखा Little No
Z80 8 1976 2 रजिस्टर-मेमोरी CISC 17 चर(8 to 32 bits) स्थिति रजिस्टर Little
आर्किटेक्चर बिट्स संस्करण परिचय अधिकतम #

ऑपरेंड

प्रकार डिज़ाइन रजिस्टर

(एफपी/वेक्टर को छोड़कर)

निर्देश एन्कोडिंग शाखा मूल्यांकन एंडियननेस एक्सटेंशन खुला रॉयल्टी

मुक्त


यह भी देखें

टिप्पणियाँ

  1. ↑ The LEA (all processors) and IMUL-immediate (80186 & later) instructions accept three operands; most other instructions of the base integer ISA accept no more than two operands.
  2. ↑ partly RISC: load/store architecture and simple addressing modes, partly CISC: three instruction lengths and no single instruction timing
  3. ↑ Since memory is an array of 60-bit words with no means to access sub-units, big endian vs. little endian makes no sense. The optional CMU unit uses big-endian semantics.
  4. ↑ Since memory is an array of 12-bit words with no means to access sub-units, big endian vs. little endian makes no sense.


संदर्भ

  1. ↑ da Cruz, Frank (October 18, 2004). "आईबीएम नौसेना आयुध अनुसंधान कैलकुलेटर". Columbia University Computing History. Retrieved January 28, 2019.
  2. ↑ "Russian Virtual Computer Museum – Hall of Fame – Nikolay Petrovich Brusentsov".
  3. ↑ Trogemann, Georg; Nitussov, Alexander Y.; Ernst, Wolfgang (2001). Computing in Russia: the history of computer devices and information technology revealed. Vieweg+Teubner Verlag. pp. 19, 55, 57, 91, 104–107. ISBN 978-3-528-05757-2..
  4. ↑ "AMD64 Architecture Programmer's Manual Volume 6: 128-Bit and 256-Bit XOP and FMA4 Instructions" (PDF). AMD. November 2009.
  5. ↑ "Synopsys Introduces New 64-bit ARC Processor IP Delivering up to 3x Performance Increase for High-End Embedded Applications".
  6. ↑ "ARMv8 Technology Preview" (PDF). Archived from the original (PDF) on 2018-06-10. Retrieved 2011-10-28.
  7. ↑ "ARM goes 64-bit with new ARMv8 chip architecture". 27 October 2011. Retrieved 26 May 2012.
  8. ↑ "Hot Chips 30 conference; Fujitsu briefing" (PDF). Toshio Yoshida. Archived from the original (PDF) on 2020-12-05.
  9. ↑ "AVR32 Architecture Document" (PDF). Atmel. Retrieved 2008-06-15.
  10. ↑ "Blackfin manual" (PDF). analog.com.
  11. ↑ "Blackfin Processor Architecture Overview". Analog Devices. Retrieved 2009-05-10.
  12. ↑ "Blackfin memory architecture". Analog Devices. Archived from the original on 2011-06-16. Retrieved 2009-12-18.
  13. ↑ 13.0 13.1 13.2 13.3 13.4 "Crusoe Exposed: Transmeta TM5xxx Architecture 2". Real World Technologies.
  14. ↑ 14.0 14.1 14.2 Alexander Klaiber (January 2000). "The Technology Behind Crusoe Processors" (PDF). Transmeta Corporation. Retrieved December 6, 2013.
  15. ↑ Intel Corporation (1981). Introduction to the iAPX 432 Architecture (PDF). pp. iii.
  16. ↑ "LatticeMico32 Architecture". Lattice Semiconductor. Archived from the original on 23 June 2010.
  17. ↑ "LatticeMico32 Open Source Licensing". Lattice Semiconductor. Archived from the original on 20 June 2010.
  18. ↑ MIPS64 Architecture for Programmers: Release 6
  19. ↑ MIPS32 Architecture for Programmers: Release 6
  20. ↑ MIPS Open
  21. ↑ "Wave Computing Closes Its MIPS Open Initiative with Immediate Effect, Zero Warning".
  22. ↑ OpenRISC Architecture Revisions
  23. ↑ "PDP-8 Users Handbook" (PDF). bitsavers.org. 2019-02-16.
  24. ↑ 24.0 24.1 "Power ISA Version 3.1". openpowerfoundation.org. 2020-05-01. Retrieved 2021-10-20.
  25. ↑ "RISC-V ISA Specifications". Retrieved 17 June 2019.
  26. ↑ Oracle SPARC Processor Documentation
  27. ↑ SPARC Architecture License
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