वेरिलॉग-टू-रूटिंग: Difference between revisions

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Verilog-to-Routing (VTR) [[FPGA]] उपकरणों के लिए एक खुला स्रोत [[कंप्यूटर एडेड डिजाइन]] [[डिजाइन प्रवाह (ईडीए)]]EDA) है।<ref name = "VTR 8: High Performance CAD and Customizable FPGA Architecture Modelling">{{Cite journal |title = VTR 8: High Performance CAD and Customizable FPGA Architecture Modelling|journal = ACM Transactions on Reconfigurable Technology and Systems|year = 2020|last1 = Murray|first1 = Kevin E.|last2 = Petelin|first2 = Oleg|last3 = Zhong|first3 = Sheng|last4 = Wang|first4 = Jia Min|last5 = ElDafrawy|first5 = Mohamed|last6 = Legault|first6 = Jean-Philippe|last7 = Sha|first7 = Eugene|last8 = Graham|first8 = Aaron G.|last9 = Wu|first9 = Jean|last10 = Walker|first10 = Matthew J. P.|last11 = Zeng|first11 = Hanqing|last12 = Patros|first12 = Panagiotis|last13 = Luu|first13 = Jason|last14 = Kent|first14 = Kenneth B.|last15 = Betz|first15 = Vaughn| doi=10.1145/3388617 | s2cid=218517896 }}</ref><ref name = "VTR 7.0: Next Generation Architecture and CAD System for FPGAs">{{Cite journal |doi = 10.1145/2617593|title = VTR 7.0: Next Generation Architecture and CAD System for FPGAs|journal = ACM Transactions on Reconfigurable Technology and Systems|volume = 7|issue = 2|pages = 1–30|year = 2014|last1 = Luu|first1 = Jason|last2 = Ahmed|first2 = Nooruddin|last3 = Kent|first3 = Kenneth B.|last4 = Anderson|first4 = Jason|last5 = Rose|first5 = Jonathan|last6 = Betz|first6 = Vaughn|last7 = Goeders|first7 = Jeffrey|last8 = Wainberg|first8 = Michael|last9 = Somerville|first9 = Andrew|last10 = Yu|first10 = Thien|last11 = Nasartschuk|first11 = Konstantin|last12 = Nasr|first12 = Miad|last13 = Wang|first13 = Sen|last14 = Liu|first14 = Tim| s2cid=14724049 }}</ref><ref name = "The VTR project: architecture and CAD for FPGAs from verilog to routing">{{Cite book |doi = 10.1145/2145694.2145708|chapter =The VTR project: Architecture and CAD for FPGAs from verilog to routing |title = Proceedings of the ACM/SIGDA international symposium on Field Programmable Gate Arrays - FPGA '12|pages = 77|year = 2012|last1 = Rose|first1 = Jonathan|last2 = Luu|first2 = Jason|last3 = Yu|first3 = Chi Wai|last4 = Densmore|first4 = Opal|last5 = Goeders|first5 = Jeffrey|last6 = Somerville|first6 = Andrew|last7 = Kent|first7 = Kenneth B.|last8 = Jamieson|first8 = Peter|last9 = Anderson|first9 = Jason|isbn = 9781450311557|s2cid =6971747 }}</ref> वीटीआर का मुख्य उद्देश्य अनुसंधान और विकास उद्देश्यों के लिए दिए गए एफपीजीए आर्किटेक्चर पर [[Verilog]], एक [[हार्डवेयर विवरण भाषा]] में वर्णित सर्किट को मैप करना है; लक्षित FPGA आर्किटेक्चर एक उपन्यास आर्किटेक्चर हो सकता है जिसे एक शोधकर्ता एक्सप्लोर करना चाहता है, या यह एक उपस्तिथ कमर्शियल FPGA हो सकता है जिसकी आर्किटेक्चर VTR इनपुट फॉर्मेट में कैप्चर की गई है। VTR परियोजना में कई योगदानकर्ता हैं, जिनमें प्रमुख सहयोगी विश्वविद्यालय टोरंटो विश्वविद्यालय, [[न्यू ब्रंसविक विश्वविद्यालय]] और कैलिफोर्निया विश्वविद्यालय, बर्कले हैं। अतिरिक्त योगदानकर्ताओं में [[Google]], [[यूटा विश्वविद्यालय]], [[प्रिंसटन विश्वविद्यालय]], [[Altera]], [[Intel]], [[Texas Instruments]], और MIT लिंकन लैब सम्मिलित हैं।
वेरिलॉग-टू-रूटिंग (वीटीआर) [[FPGA|एफपीजीए]] उपकरणों के लिए एक खुला स्रोत [[कंप्यूटर एडेड डिजाइन]] [[डिजाइन प्रवाह (ईडीए)]]ईडीए) है।<ref name = "VTR 8: High Performance CAD and Customizable FPGA Architecture Modelling">{{Cite journal |title = VTR 8: High Performance CAD and Customizable FPGA Architecture Modelling|journal = ACM Transactions on Reconfigurable Technology and Systems|year = 2020|last1 = Murray|first1 = Kevin E.|last2 = Petelin|first2 = Oleg|last3 = Zhong|first3 = Sheng|last4 = Wang|first4 = Jia Min|last5 = ElDafrawy|first5 = Mohamed|last6 = Legault|first6 = Jean-Philippe|last7 = Sha|first7 = Eugene|last8 = Graham|first8 = Aaron G.|last9 = Wu|first9 = Jean|last10 = Walker|first10 = Matthew J. P.|last11 = Zeng|first11 = Hanqing|last12 = Patros|first12 = Panagiotis|last13 = Luu|first13 = Jason|last14 = Kent|first14 = Kenneth B.|last15 = Betz|first15 = Vaughn| doi=10.1145/3388617 | s2cid=218517896 }}</ref><ref name = "VTR 7.0: Next Generation Architecture and CAD System for FPGAs">{{Cite journal |doi = 10.1145/2617593|title = VTR 7.0: Next Generation Architecture and CAD System for FPGAs|journal = ACM Transactions on Reconfigurable Technology and Systems|volume = 7|issue = 2|pages = 1–30|year = 2014|last1 = Luu|first1 = Jason|last2 = Ahmed|first2 = Nooruddin|last3 = Kent|first3 = Kenneth B.|last4 = Anderson|first4 = Jason|last5 = Rose|first5 = Jonathan|last6 = Betz|first6 = Vaughn|last7 = Goeders|first7 = Jeffrey|last8 = Wainberg|first8 = Michael|last9 = Somerville|first9 = Andrew|last10 = Yu|first10 = Thien|last11 = Nasartschuk|first11 = Konstantin|last12 = Nasr|first12 = Miad|last13 = Wang|first13 = Sen|last14 = Liu|first14 = Tim| s2cid=14724049 }}</ref><ref name = "The VTR project: architecture and CAD for FPGAs from verilog to routing">{{Cite book |doi = 10.1145/2145694.2145708|chapter =The VTR project: Architecture and CAD for FPGAs from verilog to routing |title = Proceedings of the ACM/SIGDA international symposium on Field Programmable Gate Arrays - FPGA '12|pages = 77|year = 2012|last1 = Rose|first1 = Jonathan|last2 = Luu|first2 = Jason|last3 = Yu|first3 = Chi Wai|last4 = Densmore|first4 = Opal|last5 = Goeders|first5 = Jeffrey|last6 = Somerville|first6 = Andrew|last7 = Kent|first7 = Kenneth B.|last8 = Jamieson|first8 = Peter|last9 = Anderson|first9 = Jason|isbn = 9781450311557|s2cid =6971747 }}</ref> वीटीआर का मुख्य उद्देश्य अनुसंधान और विकास उद्देश्यों के लिए दिए गए एफपीजीए आर्किटेक्चर पर [[Verilog|वेरी लॉग]], एक [[हार्डवेयर विवरण भाषा]] में वर्णित सर्किट को मैप करना है; लक्षित एफपीजीए आर्किटेक्चर एक उपन्यास आर्किटेक्चर हो सकता है जिसे एक शोधकर्ता एक्सप्लोर करना चाहता है, या यह एक उपस्तिथ कमर्शियल एफपीजीए हो सकता है जिसकी आर्किटेक्चर वीटीआर इनपुट फॉर्मेट में कैप्चर की गई है। वीटीआर परियोजना में कई योगदानकर्ता हैं, जिनमें प्रमुख सहयोगी विश्वविद्यालय टोरंटो विश्वविद्यालय, [[न्यू ब्रंसविक विश्वविद्यालय]] और कैलिफोर्निया विश्वविद्यालय, बर्कले हैं। अतिरिक्त योगदानकर्ताओं में [[Google|गूगल]], [[यूटा विश्वविद्यालय]], [[प्रिंसटन विश्वविद्यालय]], [[Altera|अल्टेरा]], [[Intel|इंटेल]], [[Texas Instruments|टेक्सास इंस्ट्रूमेंट्स]], और एमआईटी लिंकन लैब सम्मिलित हैं।


== वीटीआर फ्लो ==
== वीटीआर फ्लो ==


वीटीआर डिजाइन प्रवाह में सामान्यतः तीन मुख्य घटक अनुप्रयोग होते हैं: ओडीआईएन II जो वेरिलॉग कोड को बर्कले लॉजिक इंटरचेंज फॉर्मेट (बीएलआईएफ) में एक सर्किट में संकलित करता है, जो सर्किट का एक मानव-पठनीय ग्राफ प्रतिनिधित्व है;<ref name = "Berkeley logic interchange format (BLIF)">{{cite journal | title = बर्कले लॉजिक इंटरचेंज फॉर्मेट (BLIF)|journal = Oct Tools Distribution|volume=2|pages=197–247|year=1992}}</ref> ABC जो ODIN II द्वारा निर्मित BLIF सर्किट का अनुकूलन करता है; और VPR जो दिए गए FPGA आर्किटेक्चर पर अनुकूलित सर्किट को पैक, प्लेस और रूट करता है। कुछ अतिरिक्त वैकल्पिक उपकरण हैं जो VTR आउटपुट को आगे संसाधित कर सकते हैं। उदाहरण के लिए, FASM FPGA असेंबली टूल VTR प्रवाह के अंत में कुछ व्यावसायिक FPGAs (Xilinx Artix और Lattice Ice40) के लिए प्रोग्रामिंग बिटस्ट्रीम का उत्पादन कर सकता है, जबकि OpenFPGA टूल VTR के साथ एकीकृत होकर एक उपन्यास (प्रस्तावित) का एक मानक सेल लेआउट तैयार करता है। एफपीजीए। वीटीआर प्रवाह के पहले (एचडीएल संश्लेषण) चरण के लिए विभिन्न उपकरणों का उपयोग करना भी संभव है; उदाहरण के लिए टाइटन फ्लो <ref name = "Timing-Driven Titan: Enabling Large Benchmarks and Exploring the Gap Between Academic and Commercial CAD">{{cite journal | title = Timing-Driven Titan: Enabling Large Benchmarks and Exploring the Gap Between Academic and Commercial CAD | journal = ACM Transactions on Reconfigurable Technology and Systems |volume=8 |issue=2 |page=10| year = 2015 |last1 = Murray | first1 = Kevin | last2 = Whitty | first2 = Scott | last3 = Liu | first3 = Suya | last4 = Luu | first4 = Jason | last5 = Betz | first5 = Vaughn |doi=10.1145/2629579| s2cid = 17502221 }}</ref> एचडीएल को लॉजिक सिंथेसिस स्टेज पर प्रदर्शित करने के लिए क्वार्टस का उपयोग करता है, और फिर प्लेसमेंट और रूटिंग करने के लिए वीपीआर का उपयोग करता है, जबकि [https://symbiflow.github.io/ Symbiflow] [http://www.clifford.at/yosys/ Yosys का उपयोग करता है। ] VPR प्लेसमेंट और रूटिंग के बाद सिंथेसिस टूल।
वीटीआर डिजाइन प्रवाह में सामान्यतः तीन मुख्य घटक अनुप्रयोग होते हैं: ओडीआईएन II जो वेरिलॉग कोड को बर्कले लॉजिक इंटरचेंज फॉर्मेट (बीएलआईएफ) में एक सर्किट में संकलित करता है, जो सर्किट का एक मानव-पठनीय ग्राफ प्रतिनिधित्व है;<ref name = "Berkeley logic interchange format (BLIF)">{{cite journal | title = बर्कले लॉजिक इंटरचेंज फॉर्मेट (BLIF)|journal = Oct Tools Distribution|volume=2|pages=197–247|year=1992}}</ref> एबीसी जो ओडीआईएन II द्वारा निर्मित बीएलआईएफ सर्किट का अनुकूलन करता है; और वीपीआर जो दिए गए एफपीजीए आर्किटेक्चर पर अनुकूलित सर्किट को पैक, प्लेस और रूट करता है। कुछ अतिरिक्त वैकल्पिक उपकरण हैं जो वीटीआर आउटपुट को आगे संसाधित कर सकते हैं। उदाहरण के लिए, एफएएसएम एफपीजीए असेंबली टूल वीटीआर प्रवाह के अंत में कुछ व्यावसायिक एफपीजीएs (एक्सिलिनक्स आर्टिक्स और लैटिस आइस40) के लिए प्रोग्रामिंग बिटस्ट्रीम का उत्पादन कर सकता है, जबकि ओपेन एफपीजीए टूल वीटीआर के साथ एकीकृत होकर एक उपन्यास (प्रस्तावित) का एक मानक सेल लेआउट तैयार करता है। एफपीजीए। वीटीआर प्रवाह के पहले (एचडीएल संश्लेषण) चरण के लिए विभिन्न उपकरणों का उपयोग करना भी संभव है; उदाहरण के लिए टाइटन फ्लो <ref name = "Timing-Driven Titan: Enabling Large Benchmarks and Exploring the Gap Between Academic and Commercial CAD">{{cite journal | title = Timing-Driven Titan: Enabling Large Benchmarks and Exploring the Gap Between Academic and Commercial CAD | journal = ACM Transactions on Reconfigurable Technology and Systems |volume=8 |issue=2 |page=10| year = 2015 |last1 = Murray | first1 = Kevin | last2 = Whitty | first2 = Scott | last3 = Liu | first3 = Suya | last4 = Luu | first4 = Jason | last5 = Betz | first5 = Vaughn |doi=10.1145/2629579| s2cid = 17502221 }}</ref> एचडीएल को लॉजिक सिंथेसिस स्टेज पर प्रदर्शित करने के लिए क्वार्टस का उपयोग करता है, और फिर प्लेसमेंट और रूटिंग करने के लिए वीपीआर का उपयोग करता है, जबकि [https://symbiflow.github.io/ सिम्बिफ़्लो] [http://www.clifford.at/yosys/ योसिस का उपयोग करता है।] वीपीआर प्लेसमेंट और रूटिंग के बाद सिंथेसिस टूल।


=== ओडीआईएन II ===
=== ओडीआईएन II ===
ODIN II VTR प्रवाह का [[हार्डवेयर विवरण भाषा]] संकलक है। यह दिए गए Verilog कोड को BLIF सर्किट में बदल देता है, कोड और सर्किट ऑप्टिमाइज़ेशन करता है, सर्किट की कल्पना करता है,<ref name = "Visualization support for FPGA architecture exploration">{{Cite book |doi = 10.1109/RSP.2012.6380701|chapter = Visualization support for FPGA architecture exploration|title = 2012 23rd IEEE International Symposium on Rapid System Prototyping (RSP)|pages = 128–134|year = 2012|last1 = Nasartschuk|first1 = Konstantin|last2 = Herpers|first2 = Rainer|last3 = Kent|first3 = Kenneth B.|isbn = 978-1-4673-2789-3| s2cid=27165710 }}</ref> और दिए गए आर्किटेक्चर के उपलब्ध हार्ड ब्लॉक्स के लिए लॉजिक की आंशिक मैपिंग करता है। इसके अतिरिक्त, यह सत्यापन के साथ-साथ शक्ति, प्रदर्शन और गर्मी विश्लेषण दोनों के लिए सर्किट के निष्पादन का अनुकरण कर सकता है। ODIN II का रखरखाव न्यू ब्रंसविक विश्वविद्यालय द्वारा किया जाता है।<ref name = "Odin II-an open-source verilog HDL synthesis tool for CAD research">{{Cite book |doi = 10.1109/FCCM.2010.31|chapter = Odin II - an Open-Source Verilog HDL Synthesis Tool for CAD Research|title = 2010 18th IEEE Annual International Symposium on Field-Programmable Custom Computing Machines|pages = 149–156|year = 2010|last1 = Jamieson|first1 = Peter|last2 = Kent|first2 = Kenneth B.|last3 = Gharibian|first3 = Farnaz|last4 = Shannon|first4 = Lesley|isbn = 978-1-4244-7142-3| s2cid=9780102 }}</ref>
ओडीआईएन II वीटीआर प्रवाह का [[हार्डवेयर विवरण भाषा]] संकलक है। यह दिए गए Verilog कोड को बीएलआईएफ सर्किट में बदल देता है, कोड और सर्किट ऑप्टिमाइज़ेशन करता है, सर्किट की कल्पना करता है,<ref name = "Visualization support for FPGA architecture exploration">{{Cite book |doi = 10.1109/RSP.2012.6380701|chapter = Visualization support for FPGA architecture exploration|title = 2012 23rd IEEE International Symposium on Rapid System Prototyping (RSP)|pages = 128–134|year = 2012|last1 = Nasartschuk|first1 = Konstantin|last2 = Herpers|first2 = Rainer|last3 = Kent|first3 = Kenneth B.|isbn = 978-1-4673-2789-3| s2cid=27165710 }}</ref> और दिए गए आर्किटेक्चर के उपलब्ध हार्ड ब्लॉक्स के लिए लॉजिक की आंशिक मैपिंग करता है। इसके अतिरिक्त, यह सत्यापन के साथ-साथ शक्ति, प्रदर्शन और गर्मी विश्लेषण दोनों के लिए सर्किट के निष्पादन का अनुकरण कर सकता है। ओडीआईएन II का रखरखाव न्यू ब्रंसविक विश्वविद्यालय द्वारा किया जाता है।<ref name = "Odin II-an open-source verilog HDL synthesis tool for CAD research">{{Cite book |doi = 10.1109/FCCM.2010.31|chapter = Odin II - an Open-Source Verilog HDL Synthesis Tool for CAD Research|title = 2010 18th IEEE Annual International Symposium on Field-Programmable Custom Computing Machines|pages = 149–156|year = 2010|last1 = Jamieson|first1 = Peter|last2 = Kent|first2 = Kenneth B.|last3 = Gharibian|first3 = Farnaz|last4 = Shannon|first4 = Lesley|isbn = 978-1-4244-7142-3| s2cid=9780102 }}</ref>
 
 
=== एबीसी ===
=== एबीसी ===
एबीसी [[तर्क अनुकूलन]] और [[ प्रौद्योगिकी मानचित्रण ]] करके BLIF सर्किट का अनुकूलन करता है। एबीसी कैलिफोर्निया विश्वविद्यालय, बर्कले द्वारा बनाए रखा जाता है।<ref name = "A system for sequential synthesis and verification">{{cite journal | title = अनुक्रमिक संश्लेषण और सत्यापन के लिए एक प्रणाली|journal = Berkeley A. B. C. |year=2009}}</ref>
एबीसी [[तर्क अनुकूलन]] और [[ प्रौद्योगिकी मानचित्रण |प्रौद्योगिकी मानचित्रण]] करके बीएलआईएफ सर्किट का अनुकूलन करता है। एबीसी कैलिफोर्निया विश्वविद्यालय, बर्कले द्वारा बनाए रखा जाता है।<ref name = "A system for sequential synthesis and verification">{{cite journal | title = अनुक्रमिक संश्लेषण और सत्यापन के लिए एक प्रणाली|journal = Berkeley A. B. C. |year=2009}}</ref>
 
 
=== वीपीआर ===
=== वीपीआर ===
वर्सेटाइल प्लेस एंड रूट (वीपीआर) वीटीआर का अंतिम घटक है। इसका इनपुट एक BLIF सर्किट है, जिसे यह इनपुट FPGA आर्किटेक्चर पर [[प्लेसमेंट (ईडीए)]]EDA) और रूटिंग (EDA) पैक करता है।
वर्सेटाइल प्लेस एंड रूट (वीपीआर) वीटीआर का अंतिम घटक है। इसका इनपुट एक बीएलआईएफ सर्किट है, जिसे यह इनपुट एफपीजीए आर्किटेक्चर पर [[प्लेसमेंट (ईडीए)]] ईडीए) और रूटिंग (ईडीए) पैक करता है।
 
पैकिंग के समय, सर्किट के निकटतम और संबंधित लॉजिक तत्वों को एक साथ FPGA के हार्डवेयर से मेल खाते [[ तर्क ब्लॉक ]] में क्लस्टर किया जाता है। प्लेसमेंट के समय, ये लॉजिक ब्लॉक और साथ ही हार्ड ब्लॉक FPGA के उपलब्ध हार्डवेयर संसाधनों को सौंपे जाते हैं। अंत में, राउटिंग के समय ब्लॉक के बीच सिग्नल कनेक्शन बनाए जाते हैं। VPR मुख्य रूप से टोरंटो विश्वविद्यालय द्वारा कई अन्य विश्वविद्यालयों और कंपनियों के योगदान से विकसित किया गया है।<ref name = "VPR: A new packing, placement and routing tool for FPGA research">{{cite journal | title = VPR: A new packing, placement and routing tool for FPGA research |journal = Field-Programmable Logic and Applications|volume=Springer Berlin Heidelberg|year=1997}}</ref>
 


पैकिंग के समय, सर्किट के निकटतम और संबंधित लॉजिक तत्वों को एक साथ एफपीजीए के हार्डवेयर से मेल खाते [[ तर्क ब्लॉक |तर्क ब्लॉक]] में क्लस्टर किया जाता है। प्लेसमेंट के समय, ये लॉजिक ब्लॉक और साथ ही हार्ड ब्लॉक एफपीजीए के उपलब्ध हार्डवेयर संसाधनों को सौंपे जाते हैं। अंत में, राउटिंग के समय ब्लॉक के बीच सिग्नल कनेक्शन बनाए जाते हैं। वीपीआर मुख्य रूप से टोरंटो विश्वविद्यालय द्वारा कई अन्य विश्वविद्यालयों और कंपनियों के योगदान से विकसित किया गया है।<ref name = "VPR: A new packing, placement and routing tool for FPGA research">{{cite journal | title = VPR: A new packing, placement and routing tool for FPGA research |journal = Field-Programmable Logic and Applications|volume=Springer Berlin Heidelberg|year=1997}}</ref>
=== एफएएसएम ===
=== एफएएसएम ===


FPGA असेंबली (genfasm) टूल व्यावसायिक आर्किटेक्चर पर VTR कार्यान्वयन (सर्किट की नियुक्ति और रूटिंग) से एक प्रोग्रामिंग बिटस्ट्रीम का उत्पादन करेगा, जिसके लिए FPGA डिवाइस का वर्णन करने वाली पूर्ण VTR आर्किटेक्चर फाइलें तैयार की गई हैं। वर्तमान में इसमें Xilinx Artix और Lattice ice40 FPGA परिवार सम्मिलित हैं। यह टूल मुख्य रूप से Google द्वारा विकसित किया गया है।
एफपीजीए असेंबली (जनरल एफएएसएम) टूल व्यावसायिक आर्किटेक्चर पर वीटीआर कार्यान्वयन (सर्किट की नियुक्ति और रूटिंग) से एक प्रोग्रामिंग बिटस्ट्रीम का उत्पादन करेगा, जिसके लिए एफपीजीए डिवाइस का वर्णन करने वाली पूर्ण वीटीआर आर्किटेक्चर फाइलें तैयार की गई हैं। वर्तमान में इसमें Xilinx आर्टिक्स और जालीदार बर्फ40 एफपीजीए परिवार सम्मिलित हैं। यह टूल मुख्य रूप से गूगल द्वारा विकसित किया गया है।


== यह भी देखें ==
== यह भी देखें ==
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==बाहरी संबंध==
==बाहरी संबंध==
*[https://github.com/verilog-to-routing/vtr-verilog-to-routing VTR on GitHub]
*[https://github.com/verilog-to-routing/vtr-verilog-to-routing वीटीआर on GitHub]
*[http://docs.verilogtorouting.org VTR Documentation]
*[http://docs.verilogtorouting.org वीटीआर Documentation]
*[http://verilogtorouting.org/download VTR Download]
*[http://verilogtorouting.org/download वीटीआर Download]


{{Programmable Logic}}
{{Programmable Logic}}

Revision as of 11:32, 28 June 2023

Verilog to Routing
Developer(s)The VTR Development Team
Stable release
8.0.0 / 24 March 2020; 4 years ago (2020-03-24)
Written inC/C++
Operating systemUnix-like
TypeElectronic Design Automation
LicenseMIT License
Websiteverilogtorouting.org

वेरिलॉग-टू-रूटिंग (वीटीआर) एफपीजीए उपकरणों के लिए एक खुला स्रोत कंप्यूटर एडेड डिजाइन डिजाइन प्रवाह (ईडीए)ईडीए) है।[1][2][3] वीटीआर का मुख्य उद्देश्य अनुसंधान और विकास उद्देश्यों के लिए दिए गए एफपीजीए आर्किटेक्चर पर वेरी लॉग, एक हार्डवेयर विवरण भाषा में वर्णित सर्किट को मैप करना है; लक्षित एफपीजीए आर्किटेक्चर एक उपन्यास आर्किटेक्चर हो सकता है जिसे एक शोधकर्ता एक्सप्लोर करना चाहता है, या यह एक उपस्तिथ कमर्शियल एफपीजीए हो सकता है जिसकी आर्किटेक्चर वीटीआर इनपुट फॉर्मेट में कैप्चर की गई है। वीटीआर परियोजना में कई योगदानकर्ता हैं, जिनमें प्रमुख सहयोगी विश्वविद्यालय टोरंटो विश्वविद्यालय, न्यू ब्रंसविक विश्वविद्यालय और कैलिफोर्निया विश्वविद्यालय, बर्कले हैं। अतिरिक्त योगदानकर्ताओं में गूगल, यूटा विश्वविद्यालय, प्रिंसटन विश्वविद्यालय, अल्टेरा, इंटेल, टेक्सास इंस्ट्रूमेंट्स, और एमआईटी लिंकन लैब सम्मिलित हैं।

वीटीआर फ्लो

वीटीआर डिजाइन प्रवाह में सामान्यतः तीन मुख्य घटक अनुप्रयोग होते हैं: ओडीआईएन II जो वेरिलॉग कोड को बर्कले लॉजिक इंटरचेंज फॉर्मेट (बीएलआईएफ) में एक सर्किट में संकलित करता है, जो सर्किट का एक मानव-पठनीय ग्राफ प्रतिनिधित्व है;[4] एबीसी जो ओडीआईएन II द्वारा निर्मित बीएलआईएफ सर्किट का अनुकूलन करता है; और वीपीआर जो दिए गए एफपीजीए आर्किटेक्चर पर अनुकूलित सर्किट को पैक, प्लेस और रूट करता है। कुछ अतिरिक्त वैकल्पिक उपकरण हैं जो वीटीआर आउटपुट को आगे संसाधित कर सकते हैं। उदाहरण के लिए, एफएएसएम एफपीजीए असेंबली टूल वीटीआर प्रवाह के अंत में कुछ व्यावसायिक एफपीजीएs (एक्सिलिनक्स आर्टिक्स और लैटिस आइस40) के लिए प्रोग्रामिंग बिटस्ट्रीम का उत्पादन कर सकता है, जबकि ओपेन एफपीजीए टूल वीटीआर के साथ एकीकृत होकर एक उपन्यास (प्रस्तावित) का एक मानक सेल लेआउट तैयार करता है। एफपीजीए। वीटीआर प्रवाह के पहले (एचडीएल संश्लेषण) चरण के लिए विभिन्न उपकरणों का उपयोग करना भी संभव है; उदाहरण के लिए टाइटन फ्लो [5] एचडीएल को लॉजिक सिंथेसिस स्टेज पर प्रदर्शित करने के लिए क्वार्टस का उपयोग करता है, और फिर प्लेसमेंट और रूटिंग करने के लिए वीपीआर का उपयोग करता है, जबकि सिम्बिफ़्लो योसिस का उपयोग करता है। वीपीआर प्लेसमेंट और रूटिंग के बाद सिंथेसिस टूल।

ओडीआईएन II

ओडीआईएन II वीटीआर प्रवाह का हार्डवेयर विवरण भाषा संकलक है। यह दिए गए Verilog कोड को बीएलआईएफ सर्किट में बदल देता है, कोड और सर्किट ऑप्टिमाइज़ेशन करता है, सर्किट की कल्पना करता है,[6] और दिए गए आर्किटेक्चर के उपलब्ध हार्ड ब्लॉक्स के लिए लॉजिक की आंशिक मैपिंग करता है। इसके अतिरिक्त, यह सत्यापन के साथ-साथ शक्ति, प्रदर्शन और गर्मी विश्लेषण दोनों के लिए सर्किट के निष्पादन का अनुकरण कर सकता है। ओडीआईएन II का रखरखाव न्यू ब्रंसविक विश्वविद्यालय द्वारा किया जाता है।[7]

एबीसी

एबीसी तर्क अनुकूलन और प्रौद्योगिकी मानचित्रण करके बीएलआईएफ सर्किट का अनुकूलन करता है। एबीसी कैलिफोर्निया विश्वविद्यालय, बर्कले द्वारा बनाए रखा जाता है।[8]

वीपीआर

वर्सेटाइल प्लेस एंड रूट (वीपीआर) वीटीआर का अंतिम घटक है। इसका इनपुट एक बीएलआईएफ सर्किट है, जिसे यह इनपुट एफपीजीए आर्किटेक्चर पर प्लेसमेंट (ईडीए) ईडीए) और रूटिंग (ईडीए) पैक करता है।

पैकिंग के समय, सर्किट के निकटतम और संबंधित लॉजिक तत्वों को एक साथ एफपीजीए के हार्डवेयर से मेल खाते तर्क ब्लॉक में क्लस्टर किया जाता है। प्लेसमेंट के समय, ये लॉजिक ब्लॉक और साथ ही हार्ड ब्लॉक एफपीजीए के उपलब्ध हार्डवेयर संसाधनों को सौंपे जाते हैं। अंत में, राउटिंग के समय ब्लॉक के बीच सिग्नल कनेक्शन बनाए जाते हैं। वीपीआर मुख्य रूप से टोरंटो विश्वविद्यालय द्वारा कई अन्य विश्वविद्यालयों और कंपनियों के योगदान से विकसित किया गया है।[9]

एफएएसएम

एफपीजीए असेंबली (जनरल एफएएसएम) टूल व्यावसायिक आर्किटेक्चर पर वीटीआर कार्यान्वयन (सर्किट की नियुक्ति और रूटिंग) से एक प्रोग्रामिंग बिटस्ट्रीम का उत्पादन करेगा, जिसके लिए एफपीजीए डिवाइस का वर्णन करने वाली पूर्ण वीटीआर आर्किटेक्चर फाइलें तैयार की गई हैं। वर्तमान में इसमें Xilinx आर्टिक्स और जालीदार बर्फ40 एफपीजीए परिवार सम्मिलित हैं। यह टूल मुख्य रूप से गूगल द्वारा विकसित किया गया है।

यह भी देखें

संदर्भ

  1. ↑ Murray, Kevin E.; Petelin, Oleg; Zhong, Sheng; Wang, Jia Min; ElDafrawy, Mohamed; Legault, Jean-Philippe; Sha, Eugene; Graham, Aaron G.; Wu, Jean; Walker, Matthew J. P.; Zeng, Hanqing; Patros, Panagiotis; Luu, Jason; Kent, Kenneth B.; Betz, Vaughn (2020). "VTR 8: High Performance CAD and Customizable FPGA Architecture Modelling". ACM Transactions on Reconfigurable Technology and Systems. doi:10.1145/3388617. S2CID 218517896.
  2. ↑ Luu, Jason; Ahmed, Nooruddin; Kent, Kenneth B.; Anderson, Jason; Rose, Jonathan; Betz, Vaughn; Goeders, Jeffrey; Wainberg, Michael; Somerville, Andrew; Yu, Thien; Nasartschuk, Konstantin; Nasr, Miad; Wang, Sen; Liu, Tim (2014). "VTR 7.0: Next Generation Architecture and CAD System for FPGAs". ACM Transactions on Reconfigurable Technology and Systems. 7 (2): 1–30. doi:10.1145/2617593. S2CID 14724049.
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बाहरी संबंध

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