सॉफ्ट माइक्रोप्रोसेसर: Difference between revisions

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सॉफ्ट [[माइक्रोप्रोसेसर]] (जिसे सॉफ्टकोर माइक्रोप्रोसेसर या सॉफ्ट प्रोसेसर भी कहा जाता है) माइक्रोप्रोसेसर कोर है जिसे [[तर्क संश्लेषण]] का उपयोग करके पूरी तरह कार्यान्वित किया जा सकता है। इसे प्रोग्रामेबल लॉजिक (जैसे, [[विशिष्ट एकीकृत परिपथ आवेदन]], [[क्षेत्र में प्रोग्राम की जा सकने वाली द्वार श्रंखला]], [[ जटिल प्रोग्रामयोग्य तर्क उपकरण |जटिल प्रोग्रामयोग्य तर्क उपकरण]] ) वाले विभिन्न [[ अर्धचालक |अर्धचालक]] उपकरणों के माध्यम से कार्यान्वित किया जा सकता है, जिसमें हाई-एंड और कमोडिटी दोनों विविधताएं शामिल हैं।<ref>http://www.dailycircuitry.com/2011/10/zet-soft-core-running-windows-30.html {{Webarchive|url=https://web.archive.org/web/20181013095941/http://www.dailycircuitry.com/2011/10/zet-soft-core-running-windows-30.html |date=2018-10-13 }}
 
सॉफ्ट [[माइक्रोप्रोसेसर]] (जिसे सॉफ्टकोर माइक्रोप्रोसेसर या सॉफ्ट प्रोसेसर भी कहा जाता है) माइक्रोप्रोसेसर कोर है। जिसे [[तर्क संश्लेषण|लॉजिक संश्लेषण]] का उपयोग करके पूर्णतः कार्यान्वित किया जा सकता है। इसे प्रोग्रामेबल लॉजिक (जैसे, [[विशिष्ट एकीकृत परिपथ आवेदन]], [[क्षेत्र में प्रोग्राम की जा सकने वाली द्वार श्रंखला]], [[ जटिल प्रोग्रामयोग्य तर्क उपकरण |जटिल प्रोग्राम करने योग्य लॉजिक उपकरण]] ) वाले विभिन्न [[ अर्धचालक |अर्धचालक]] उपकरणों के माध्यम से कार्यान्वित किया जा सकता है, जिसमें हाई-एंड कमोडिटी दोनों विविधताएं सम्मिलित हैं।<ref>http://www.dailycircuitry.com/2011/10/zet-soft-core-running-windows-30.html {{Webarchive|url=https://web.archive.org/web/20181013095941/http://www.dailycircuitry.com/2011/10/zet-soft-core-running-windows-30.html |date=2018-10-13 }}
"Zet soft core running Windows 3.0" by Andrew Felch 2011</ref>
"Zet soft core running Windows 3.0" by Andrew Felch 2011</ref>
अधिकांश सिस्टम, यदि वे किसी सॉफ्ट प्रोसेसर का उपयोग करते हैं, तो केवल एक ही सॉफ्ट प्रोसेसर का उपयोग करते हैं। हालाँकि, कुछ डिज़ाइनर FPGA पर उतने ही सॉफ्ट कोर लगाते हैं जितने फिट होंगे।<ref>
 
अधिकांश प्रणाली, यदि वे किसी सॉफ्ट प्रोसेसर का उपयोग करते हैं, तब केवल एक ही सॉफ्ट प्रोसेसर का उपयोग करते हैं। चूंकि कुछ डिज़ाइनर एफपीजीए पर उतने ही सॉफ्ट कोर लगाते हैं, जितने फिट होंगे।<ref>
{{cite web |url=http://www.embedded.com/columns/showArticle.jhtml?articleID=192700615 |title=Embedded.com - FPGA Architectures from 'A' to 'Z' : Part 2 |access-date=2012-08-18 |url-status=dead |archive-url=https://web.archive.org/web/20071008163016/http://www.embedded.com/columns/showArticle.jhtml?articleID=192700615 |archive-date=2007-10-08 }}
{{cite web |url=http://www.embedded.com/columns/showArticle.jhtml?articleID=192700615 |title=Embedded.com - FPGA Architectures from 'A' to 'Z' : Part 2 |access-date=2012-08-18 |url-status=dead |archive-url=https://web.archive.org/web/20071008163016/http://www.embedded.com/columns/showArticle.jhtml?articleID=192700615 |archive-date=2007-10-08 }}
"FPGA Architectures from 'A' to 'Z'" by Clive Maxfield 2006
"FPGA Architectures from 'A' to 'Z'" by Clive Maxfield 2006
</ref> उन [[ मल्टी कोर |मल्टी कोर]] सिस्टम में, क्लस्टर में सभी कोर के बीच शायद ही कभी उपयोग किए जाने वाले संसाधनों को साझा किया जा सकता है।
</ref> उन [[ मल्टी कोर |मल्टी कोर]] प्रणाली में क्लस्टर में सभी कोर के बीच सम्भवतः ही कभी उपयोग किए जाने वाले संसाधनों को साझा किया जा सकता है।


जबकि कई लोग FPGA पर बिल्कुल सॉफ्ट माइक्रोप्रोसेसर लगाते हैं, पर्याप्त रूप से बड़ा FPGA दो या अधिक सॉफ्ट माइक्रोप्रोसेसर रख सकता है, जिसके परिणामस्वरूप [[मल्टी-कोर प्रोसेसर]] बनता है। एकल FPGA पर सॉफ्ट प्रोसेसर की संख्या केवल FPGA के आकार से सीमित होती है।<ref>[http://www.xilinx.com/products/design_resources/proc_central/microblaze_faq.pdf MicroBlaze Soft Processor: Frequently Asked Questions] {{webarchive|url=https://web.archive.org/web/20111027074459/http://www.xilinx.com/products/design_resources/proc_central/microblaze_faq.pdf |date=2011-10-27 }}</ref> कुछ लोगों ने एक ही FPGA पर दर्जनों या सैकड़ों सॉफ्ट माइक्रोप्रोसेसर लगाए हैं।<ref>
जबकि कई लोग एफपीजीए पर बिल्कुल सॉफ्ट माइक्रोप्रोसेसर लगाते हैं, जो कि पर्याप्त रूप से बड़ा एफपीजीए दो या दो से अधिक सॉफ्ट माइक्रोप्रोसेसर रख सकता है, जिसके परिणामस्वरूप [[मल्टी-कोर प्रोसेसर]] का निर्माण होता है। एकल एफपीजीए पर सॉफ्ट प्रोसेसर की संख्या केवल एफपीजीए के आकार से सीमित होती है।<ref>[http://www.xilinx.com/products/design_resources/proc_central/microblaze_faq.pdf MicroBlaze Soft Processor: Frequently Asked Questions] {{webarchive|url=https://web.archive.org/web/20111027074459/http://www.xilinx.com/products/design_resources/proc_central/microblaze_faq.pdf |date=2011-10-27 }}</ref> कुछ लोगों ने एक ही एफपीजीए पर दर्जनों या सैकड़ों सॉफ्ट माइक्रोप्रोसेसर लगाए हैं।<ref>
István Vassányi.
István Vassányi.
"Implementing processor arrays on FPGAs". 1998.
"Implementing processor arrays on FPGAs". 1998.
[https://doi.org/10.1007%2FBFb0055278 ]
[https://doi.org/10.1007%2FBFb0055278]
</ref><ref>
</ref><ref>
Zhoukun WANG and Omar HAMMAMI.
Zhoukun WANG and Omar HAMMAMI.
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2011.
2011.
[http://www.ecnmag.com/news/2011/01/research/Over-1000-Cores-on-One-Chip.aspx] {{Webarchive|url=https://web.archive.org/web/20120305082424/http://www.ecnmag.com/news/2011/01/research/Over-1000-Cores-on-One-Chip.aspx |date=2012-03-05 }}
[http://www.ecnmag.com/news/2011/01/research/Over-1000-Cores-on-One-Chip.aspx] {{Webarchive|url=https://web.archive.org/web/20120305082424/http://www.ecnmag.com/news/2011/01/research/Over-1000-Cores-on-One-Chip.aspx |date=2012-03-05 }}
</ref> यह कंप्यूटिंग में [[बड़े पैमाने पर समानांतर]] को लागू करने का तरीका है और इसे [[इन-मेमोरी प्रोसेसिंग]] | इन-मेमोरी कंप्यूटिंग पर भी लागू किया जा सकता है।
</ref> यह कंप्यूटिंग में [[बड़े पैमाने पर समानांतर|बड़े मापदंड पर समानांतर]] को क्रियान्वित करने का उपाय है और इसे [[इन-मेमोरी प्रोसेसिंग]] कंप्यूटिंग पर भी संचालित किया जा सकता है।


एफपीजीए में कार्यान्वित नरम माइक्रोप्रोसेसर और इसके आस-पास के परिधीय असतत प्रोसेसर की तुलना में अप्रचलन के प्रति कम संवेदनशील होते हैं।<ref>{{Cite web
एफपीजीए में कार्यान्वित सॉफ्ट माइक्रोप्रोसेसर और इसके साथ के परिधीय डिसकॉन्टीन्यू प्रोसेसर की तुलना में अप्रचलन के प्रति कम संवेदनशील होते हैं।<ref>{{Cite web
  | author=Joe DeLaere.
  | author=Joe DeLaere.
  | url=https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/wp/wp-01255-top-7-reasons-to-replace-your-microcontroller-with-a-max-10-fpga.pdf  
  | url=https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/wp/wp-01255-top-7-reasons-to-replace-your-microcontroller-with-a-max-10-fpga.pdf  
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{{Cite web|url=https://www.electronicsweekly.com/news/products/fpga-news/fpga-processor-ip-needs-to-be-supported-2010-02/|title=FPGA processor IP needs to be supported|last=Staff|date=2010-02-03|website=Electronics Weekly|language=en-GB|access-date=2019-04-03}}
{{Cite web|url=https://www.electronicsweekly.com/news/products/fpga-news/fpga-processor-ip-needs-to-be-supported-2010-02/|title=FPGA processor IP needs to be supported|last=Staff|date=2010-02-03|website=Electronics Weekly|language=en-GB|access-date=2019-04-03}}
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{| class="wikitable sortable"
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|-
|-
! Processor
! प्रोसेसर
! Developer
! डेवलपर
! Open source
! ओपन सोर्स
! Bus support
! बस सपोर्ट
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! नोट्स
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|-
|-
| colspan="7" align="center" | ''based on the [[ARM architecture|ARM]] instruction set architecture''
| colspan="7" align="center" | ''[[ARM architecture|एआरएम]]   इंस्ट्रक्शन सेट आर्किटेक्चर पर आधारित''
|-
|-
| [[Amber (processor core)|Amber]]
| [[Amber (processor core)|एम्बर]]  
| Conor Santifort
|कॉनर सैंटीफोर्ट
| {{yes|LGPLv2.1}}
| {{yes|LGPLv2.1}}
| [[Wishbone (computer bus)|Wishbone]]
| [[Wishbone (computer bus)|विशबोन]]
| [[ARM architecture|ARMv2a]] 3-stage or 5-stage pipeline
| [[ARM architecture|एआरएमv2a]] 3-स्टोज या 5-स्टेज
| [https://opencores.org/project/amber Project page at Opencores]
| [https://opencores.org/project/amber ओपनकोर्स पर प्रोजेक्ट पेज]
| Verilog
| वेरीलॉग
|-
|-
| [[Cortex-M1]]
| [[Cortex-M1|कॉरटेक्स-एम1]]
| [[ARM Holdings|ARM]]
| [[ARM Holdings|एआरएम]]
| {{no}}
| {{no}}
| [http://www.arm.com/products/system-ip/interconnect/index.php]
| [http://www.arm.com/products/system-ip/interconnect/index.php]
| 70–200MHz, 32-bit RISC
| 70–200MHz, 32-bit आरआईएससी
| [http://www.arm.com/products/CPUs/ARM_Cortex-M1.html]
| [http://www.arm.com/products/CPUs/ARM_Cortex-M1.html]
| Verilog
| वेरीलॉग
|-
|-
| colspan="7" align="center" | ''based on the [[AVR microcontrollers|AVR]] instruction set architecture''
| colspan="7" align="center" | ''[[AVR microcontrollers|ए.वी.आर]] अनुदेश सेट आर्किटेक्चर पर आधारित''
|-
|-
| Navré
|नवरे
| Sébastien Bourdeauducq
|सेबेस्टियन बॉर्डेउडुक
| {{yes}}
| {{yes}}
| Direct SRAM
|डायरेक्ट एसआरएएम
| [[Atmel AVR]]-compatible 8-bit RISC
| [[Atmel AVR|एटमेल ए.वी.आर]]-compatible 8-bit आरआईएससी
| [http://opencores.org/project,navre Project page at Opencores]
| [http://opencores.org/project,navre ओपनकोर्स पर प्रोजेक्ट पेज]
| Verilog
| वेरीलॉग
|-
|-
| pAVR
| pए.वी.आर
| Doru Cuturela
| Doru Cuturela
| {{yes}}
| {{yes}}
|
|
| [[Atmel AVR]]-compatible 8-bit RISC
| [[Atmel AVR|एटमेल ए.वी.आर]]- कॉम्पिटेबल 8-bit आरआईएससी
| [http://opencores.org/project,pavr Project page at Opencores]
| [http://opencores.org/project,pavr ओपनकोर्स पर प्रोजेक्ट पेज]
| VHDL
| वीएचडीएल
|-
|-
| softavrcore
| सॉफ्ट ए.वी.आर कोर
| Andras Pal
|एंड्रास पाल
| {{yes}}
| {{yes}}
| Standard AVR buses (core-coupled I/O, synchronous SRAM, synchronous program ROM)
|मानक ए.वी.आर. बसें (कोर-युग्मित I/O, सिंक्रोनस एस रैम, सिंक्रोनस प्रोग्राम रोम)
| [[Atmel AVR]]-compatible 8-bit RISC (up to AVR5), peripherals and SoC features included
| [[Atmel AVR|एटमेल ए.वी.आर]]-संगत 8-बिट आरटीआईसी (ए.वी.आर5 तक), परिधीय और SoC सुविधाएँ सम्मिलित हैं
| [http://opencores.org/project/softavrcore Project page at Opencores]
| [http://opencores.org/project/softavrcore ओपनकोर्स पर प्रोजेक्ट पेज]
| Verilog
| वेरीलॉग
|-
|-
| colspan="7" align="center" | ''based on the [[MicroBlaze]] instruction set architecture''
| colspan="7" align="center" | ''माइक्रो ब्लेज़ इंस्ट्रक्शन सेट आर्किटेक्चर पर आधारित''
|-
|-
| [[AEMB]]
| [http://www.aeste.my/aemb][[AEMB|एईएमबी]]
| Shawn Tan
|शॉन टैन
| {{yes}}
| {{yes}}
| [[Wishbone (computer bus)|Wishbone]]
|   [[Wishbone (computer bus)|विशबोन]]
| MicroBlaze EDK 3.2 compatible
|माइक्रोब्लेज़ ईडीके 3.2 संगत
| [http://www.aeste.my/aemb AEMB]
| [http://www.aeste.my/aemb एईएमबी]  
| Verilog
| वेरीलॉग
|-
|-
| [[MicroBlaze]]
| [[MicroBlaze|माइक्रो ब्लेज़]]
| [[Xilinx]]
| [[Xilinx|जीलीनिक्स]]
| {{no}}
| {{no}}
| PLB, OPB, FSL, LMB, AXI4
|पीएलबी, ओपीबी, एफएसएल, एलएमबी, AXI4
|
|
| [https://web.archive.org/web/20030430214925/http://www.xilinx.com/microblaze/ Xilinx MicroBlaze]
| [https://web.archive.org/web/20030430214925/http://www.xilinx.com/microblaze/ शीलाइनक्स माइक्रोब्लेज़]
|
|
|-
|-
| [[OpenFire Soft Processor|OpenFire]]
| [[OpenFire Soft Processor|ओपेन फायर]]
| Virginia Tech CCM Lab
|वर्जीनिया टेक सीसीएम लैब
| {{yes}}
| {{yes}}
| OPB, FSL
|ओपीबी, एफएसएल
| Binary compatible with the MicroBlaze
|माइक्रोब्लेज़ के साथ बाइनरी संगत
| [https://web.archive.org/web/20090724052731/http://www.ccm.ece.vt.edu/~scraven/openfire.html]<ref>{{Cite web|url=http://opencores.org/project,openfire_core,overview|title=Overview :: OpenFire Processor Core :: OpenCores}}</ref>
| [https://web.archive.org/web/20090724052731/http://www.ccm.ece.vt.edu/~scraven/openfire.html]<ref>{{Cite web|url=http://opencores.org/project,openfire_core,overview|title=Overview :: OpenFire Processor Core :: OpenCores}}</ref>
| Verilog
| वेरीलॉग
|-
|-
| [[SecretBlaze]]
| [[SecretBlaze|सीक्रेट ब्लेज]]
| LIRMM, University of Montpellier / CNRS
|एलआईआरएमएम, मोंटपेलियर विश्वविद्यालय / सीएनआरएस
| {{yes}}
| {{yes}}
| [[Wishbone (computer bus)|Wishbone]]
| [[Wishbone (computer bus)|विशबोन]]
| MicroBlaze ISA, VHDL
|माइक्रोब्लेज़ आईएसए, वीएचडीएचएल
| [http://www.lirmm.fr/ADAC/?page_id=462 SecretBlaze]
| [http://www.lirmm.fr/ADAC/?page_id=462 सीक्रेटब्लेज़]
| VHDL
| वीएचडीएल
|-
|-
| colspan="7" align="center" | ''based on the [[MCS-51]] instruction set architecture''
| colspan="7" align="center" | ''[[MCS-51|एमसीएस-51]] अनुदेश सेट आर्किटेक्चर पर आधारित''
|-
|-
| [http://www.microcorelabs.com MCL51]
| [http://www.microcorelabs.com एमसीएल51]
| [[MicroCore Labs]]
| [[MicroCore Labs|माइक्रो कोर लैब]]
| {{yes}}
| {{yes}}
| Ultra-small-footprint microsequencer-based 8051 core
|अल्ट्रा-स्मॉल-फ़ुटप्रिंट माइक्रोसेक्वेंसर-आधारित 8051 कोर
| 312 Artix-7 LUTs. Quad-core 8051 version is 1227 LUTs.
|312 आर्टिक्स-7 एलयूटी। क्वाड-कोर 8051 संस्करण 1227 एलयूटी है।
| [http://www.microcorelabs.com MCL51 Core]
| [http://www.microcorelabs.com MCL51 Core]
|
|
|-
|-
| [https://web.archive.org/web/20131008041359/http://wiki.altium.com/display/ADOH/TSK51x+MCU TSK51/52]
| [https://web.archive.org/web/20131008041359/http://wiki.altium.com/display/ADOH/TSK51x+MCU TSK51/52]
| [[Altium]]
| [[Altium|अल्टिम]]
| {{no|Royalty-free}}
| {{no|Royalty-free}}
| [[Wishbone (computer bus)|Wishbone]] / [[Intel 8051]]
| [[Wishbone (computer bus)|विशबोन/इंटेल 8051]]
| 8-bit [[Intel 8051]] instruction set compatible, lower clock cycle alternative
|8-बिट इंटेल 8051 निर्देश सेट संगत, लोवर क्लाक साइकल विकल्प
| [https://web.archive.org/web/20160306202550/http://wiki.altium.com/display/adoh/processor-based+fpga+design Embedded Design on Altium Wiki]
| [https://web.archive.org/web/20160306202550/http://wiki.altium.com/display/adoh/processor-based+fpga+design अल्टिम विकी पर एंबेडेड डिज़ाइन]  
|
|
|-
|-
| colspan="7" align="center" | ''based on the [[MIPS architecture|MIPS]] instruction set architecture''
| colspan="7" align="center" |   ''[[MIPS architecture|एमआईपीएस]] अनुदेश सेट आर्किटेक्चर पर आधारित''  
|-
|-
| [http://www.cl.cam.ac.uk/research/security/ctsrd/beri/ BERI]
| [http://www.cl.cam.ac.uk/research/security/ctsrd/beri/ बेरी]
| [[University of Cambridge]]
| [[University of Cambridge|यूनिवर्सिटी ऑफ कैम्ब्रिज]]
| {{yes|BSD}}
| {{yes|BSD}}
|
|
| [[MIPS architecture|MIPS]]
| ''[[MIPS architecture|एमआईपीएस]]''
| [http://www.cl.cam.ac.uk/research/security/ctsrd/beri/ Project page]
| [http://www.cl.cam.ac.uk/research/security/ctsrd/beri/ प्रोजेक्ट पेज]
| [[Bluespec]]
| [[Bluespec|ब्लूस्पेक]]  
|-
|-
| [http://www.dossmatik.de/mais-cpu.html Dossmatik]
| [http://www.dossmatik.de/mais-cpu.html डॉस मैटिक]
| [[René Doss]]
| [[René Doss|रेने डॉस]]
| {{yes|CC BY-NC 3.0, except ''commercial applicants have to pay a licence fee''.}}
| {{yes|CC BY-NC 3.0, except ''commercial applicants have to pay a licence fee''.}}
| Pipelined bus
|पाइपलाइन वाली बस
| MIPS I instruction set pipeline stages
|एमआईपीएस I अनुदेश सेट पाइपलाइन चरण
| [http://www.dossmatik.de/mais-cpu.html Dossmatik]
| [http://www.dossmatik.de/mais-cpu.html डॉस मैटिक]
| VHDL
| वीएचडीएल
|-
|-
| [https://web.archive.org/web/20131020113429/http://wiki.altium.com/display/ADOH/TSK3000A TSK3000A]
| [https://web.archive.org/web/20131020113429/http://wiki.altium.com/display/ADOH/TSK3000A TSK3000A]
| [[Altium]]
| [[Altium|अल्टिम]]
| {{no|Royalty-free}}
| {{no|Royalty-free}}
| [[Wishbone (computer bus)|Wishbone]]
| [[Wishbone (computer bus)|विशबोन]]
| 32-bit [[R3000]]-style RISC modified Harvard-architecture CPU
| 32-बिट [[R3000|आर3000]]-स्टाइल आरटीआईसी ने हार्वर्ड-आर्किटेक्चर सीपीयू को संशोधित किया
| [https://web.archive.org/web/20160306202550/http://wiki.altium.com/display/adoh/processor-based+fpga+design Embedded Design on Altium Wiki]
| [https://web.archive.org/web/20160306202550/http://wiki.altium.com/display/adoh/processor-based+fpga+design अल्टियम विकी पर एंबेडेड डिज़ाइन]  
|
|
|-
|-
Line 190: Line 193:
| Compatible with the PicoBlaze processors
| Compatible with the PicoBlaze processors
| [http://bleyer.org/pacoblaze PacoBlaze]
| [http://bleyer.org/pacoblaze PacoBlaze]
| Verilog
| वेरीलॉग
|-
|-
| [[PicoBlaze]]
| [[PicoBlaze]]
Line 198: Line 201:
|
|
| [https://web.archive.org/web/20030501203653/http://www.xilinx.com/picoblaze/ Xilinx PicoBlaze]
| [https://web.archive.org/web/20030501203653/http://www.xilinx.com/picoblaze/ Xilinx PicoBlaze]
| VHDL, Verilog
| वीएचडीएल, वेरीलॉग
|-
|-
| colspan="7" align="center" | ''based on the [[RISC-V]] instruction set architecture''
| colspan="7" align="center" | ''based on the [[RISC-V|आरआईएससी-V]] instruction set architecture''
|-
|-
| [https://github.com/f32c/f32c f32c]
| [https://github.com/f32c/f32c f32c]
Line 206: Line 209:
| {{yes|BSD}}
| {{yes|BSD}}
| AXI, SDRAM, SRAM
| AXI, SDRAM, SRAM
| 32-bit, RISC-V / MIPS ISA subsets (retargetable), GCC toolchain
| 32-bit, आरआईएससी-V / MIPS ISA subsets (retargetable), GCC toolchain
| [https://github.com/f32c/f32c f32c]
| [https://github.com/f32c/f32c f32c]
| VHDL
| वीएचडीएल
|-
|-
| [https://github.com/stnolting/neorv32 NEORV32]
| [https://github.com/stnolting/neorv32 NEORV32]
| Stephan Nolting
| Stephan Nolting
| {{yes|BSD}}
| {{yes|BSD}}
| Wishbone b4, AXI4
| विशबोन b4, AXI4
| rv32[i/e] [m] [a] [c] [b] [u] [Zfinx] [Zicsr] [Zifencei], RISC-V-compliant, CPU & SoC available, highly customizable, GCC toolchain
| rv32[i/e] [m] [a] [c] [b] [u] [Zfinx] [Zicsr] [Zifencei], आरआईएससी-V-compliant, CPU & SoC available, highly customizable, GCC toolchain
| [https://github.com/stnolting/neorv32 GitHub] [https://opencores.org/projects/neorv32 OpenCores]
| [https://github.com/stnolting/neorv32 GitHub] [https://opencores.org/projects/neorv32 OpenCores]
| VHDL
| वीएचडीएल
|-
|-
| VexRiscv
| Vexआरआईएससीv
| SpinalHDL|SpinalHDL
| SpinalHDL|SpinalHDL
| {{Yes}}
| {{Yes}}
| AXI4 / Avalon
| AXI4 / Avalon
| 32-bit, RISC-V, up to 340MHz on Artix 7. Up to 1.44DMIPS/MHz.
| 32-bit, आरआईएससी-V, up to 340MHz on Artix 7. Up to 1.44DMIPS/MHz.
| https://github.com/SpinalHDL/VexRiscv
| [https://github.com/SpinalHDL/VexRiscv https://github.com/SpinalHDL/Vexआरआईएससीv]
| VHDLVerilog (SpinalHDL)
| वीएचडीएलवेरीलॉग (SpinalHDL)
|-
|-
| colspan="7" align="center" | ''based on the [[SPARC]] instruction set architecture''
| colspan="7" align="center" | ''based on the [[SPARC]] instruction set architecture''
Line 234: Line 237:
| SPARC V8
| SPARC V8
| [http://www.esa.int/TEC/Microelectronics/SEMUD70CYTE_0.html ESA]
| [http://www.esa.int/TEC/Microelectronics/SEMUD70CYTE_0.html ESA]
| VHDL
| वीएचडीएल
|-
|-
| [[LEON|LEON3/4]]
| [[LEON|LEON3/4]]
Line 242: Line 245:
| SPARC V8
| SPARC V8
| [http://www.gaisler.com/cms/index.php?option=com_content&task=view&id=156&Itemid=104 Aeroflex Gaisler]
| [http://www.gaisler.com/cms/index.php?option=com_content&task=view&id=156&Itemid=104 Aeroflex Gaisler]
| VHDL
| वीएचडीएल
|-
|-
| [http://parallel.princeton.edu/openpiton/specs.html OpenPiton]
| [http://parallel.princeton.edu/openpiton/specs.html OpenPiton]
Line 250: Line 253:
| [[Manycore processor|Manycore]] [[SPARC|SPARC V9]]
| [[Manycore processor|Manycore]] [[SPARC|SPARC V9]]
| [http://parallel.princeton.edu/openpiton/specs.html OpenPiton]
| [http://parallel.princeton.edu/openpiton/specs.html OpenPiton]
| Verilog
| वेरीलॉग
|-
|-
| [[OpenSPARC|OpenSPARC T1]]
| [[OpenSPARC|OpenSPARC T1]]
Line 258: Line 261:
| 64-bit
| 64-bit
| [http://www.opensparc.net/opensparc-t1/index.html OpenSPARC.net]
| [http://www.opensparc.net/opensparc-t1/index.html OpenSPARC.net]
| Verilog
| वेरीलॉग
|-
|-
| Tacus/PIPE5
| Tacus/PIPE5
Line 266: Line 269:
| SPARC V8
| SPARC V8
| [http://temlib.org TEMLIB]
| [http://temlib.org TEMLIB]
| VHDL
| वीएचडीएल
|-
|-
| colspan="7" align="center" | ''based on the [[x86]] instruction set architecture''
| colspan="7" align="center" | ''based on the [[x86]] instruction set architecture''
Line 274: Line 277:
| {{yes}}
| {{yes}}
|
|
| 8088-compatible CPU in VHDL
| 8088-compatible CPU in वीएचडीएल
| [http://www.ht-lab.com/cpu86.htm cpu86]
| [http://www.ht-lab.com/cpu86.htm cpu86]
| VHDL
| वीएचडीएल
|-
|-
| [http://www.microcorelabs.com MCL86]
| [http://www.microcorelabs.com MCL86]
Line 292: Line 295:
| 80186-compatible GPLv3 core
| 80186-compatible GPLv3 core
| [https://www.jamieiles.com/80186/ s80x86]
| [https://www.jamieiles.com/80186/ s80x86]
| SystemVerilog
| Systemवेरीलॉग
|-
|-
| [[Zet (hardware)|Zet]]
| [[Zet (hardware)|Zet]]
| Zeus Gómez Marmolejo
| Zeus Gómez Mएआरएमolejo
| {{yes}}
| {{yes}}
| [[Wishbone (computer bus)|Wishbone]]
| [[Wishbone (computer bus)|विशबोन]]
| x86 PC clone
| x86 PC clone
| [https://archive.today/20130112150552/http://zet.aluzina.org/ Zet]
| [https://archive.today/20130112150552/http://zet.aluzina.org/ Zet]
| Verilog
| वेरीलॉग
|-
|-
| [[ao486 (hardware)|ao486]]
| [[ao486 (hardware)|ao486]]
Line 308: Line 311:
| i486 SX compatible core
| i486 SX compatible core
| [https://github.com/alfikpl/ao486 ao486]
| [https://github.com/alfikpl/ao486 ao486]
| Verilog
| वेरीलॉग
|-
|-
| colspan="7" align="center" | ''based on the [[Power ISA|PowerPC/Power]] instruction set architecture''
| colspan="7" align="center" | ''based on the [[Power ISA|PowerPC/Power]] instruction set architecture''
Line 318: Line 321:
| 32-bit PowerPC v.2.03 Book E
| 32-bit PowerPC v.2.03 Book E
| [[IBM]]
| [[IBM]]
| Verilog
| वेरीलॉग
|-
|-
| [[PowerPC 400#PowerPC 440|PowerPC 440S]]
| [[PowerPC 400#PowerPC 440|PowerPC 440S]]
Line 326: Line 329:
| 32-bit PowerPC v.2.03 Book E
| 32-bit PowerPC v.2.03 Book E
| [[IBM]]
| [[IBM]]
| Verilog
| वेरीलॉग
|-
|-
| [[PowerPC 400#PowerPC 470|PowerPC 470S]]
| [[PowerPC 400#PowerPC 470|PowerPC 470S]]
Line 334: Line 337:
| 32-bit PowerPC v.2.05 Book E
| 32-bit PowerPC v.2.05 Book E
| [[IBM]]
| [[IBM]]
| Verilog
| वेरीलॉग
|-
|-
| [[OpenPower Microwatt|Microwatt]]
| [[OpenPower Microwatt|Microwatt]]
| IBM/OpenPOWER
| IBM/OpenPOWER
| {{yes|CC-BY 4.0}}
| {{yes|CC-BY 4.0}}
| [[Wishbone (computer bus)|Wishbone]]
| [[Wishbone (computer bus)|विशबोन]]
| 64-bit PowerISA 3.0 proof of concept
| 64-bit PowerISA 3.0 proof of concept
| [https://github.com/antonblanchard/microwatt Microwatt @ Github]
| [https://github.com/antonblanchard/microwatt Microwatt @ Github]
| VHDL
| वीएचडीएल
|-
|-
| [[OpenPower Microwatt#Chiselwatt|Chiselwatt]]
| [[OpenPower Microwatt#Chiselwatt|Chiselwatt]]
| IBM/OpenPOWER
| IBM/OpenPOWER
| {{yes|CC-BY 4.0}}
| {{yes|CC-BY 4.0}}
| [[Wishbone (computer bus)|Wishbone]]
| [[Wishbone (computer bus)|विशबोन]]
| 64-bit PowerISA 3.0
| 64-bit PowerISA 3.0
| [https://github.com/antonblanchard/chiselwatt Chiselwatt @ Github]
| [https://github.com/antonblanchard/chiselwatt Chiselwatt @ Github]
Line 355: Line 358:
| [https://libre-soc.org Libre-SoC.org]
| [https://libre-soc.org Libre-SoC.org]
| {{yes|BSD/LGPLv2+}}
| {{yes|BSD/LGPLv2+}}
| [[Wishbone (computer bus)|Wishbone]]
| [[Wishbone (computer bus)|विशबोन]]
| 64-bit PowerISA 3.0. CPU/GPU/VPU implementation and custom vector instructions
| 64-bit PowerISA 3.0. CPU/GPU/VPU implementation and custom vector instructions
| [https://libre-soc.org Libre-SoC.org]
| [https://libre-soc.org Libre-SoC.org]
Line 366: Line 369:
| 64-bit PowerPC 2.6 Book E. In order core
| 64-bit PowerPC 2.6 Book E. In order core
| [https://github.com/openpower-cores/a2i A2I @ Github]
| [https://github.com/openpower-cores/a2i A2I @ Github]
| VHDL
| वीएचडीएल
|-
|-
| [[IBM A2#A2O|A2O]]
| [[IBM A2#A2O|A2O]]
Line 374: Line 377:
| 64-bit PowerPC 2.7 Book E. Out of order core
| 64-bit PowerPC 2.7 Book E. Out of order core
| [https://github.com/openpower-cores/a2o A2O @ Github]
| [https://github.com/openpower-cores/a2o A2O @ Github]
| Verilog
| वेरीलॉग
|-
|-
| colspan="7" align="center" | ''Other architectures''
| colspan="7" align="center" | ''Other architectures''
Line 382: Line 385:
| {{no}}
| {{no}}
|
|
| 16/32/64-bit ISA RISC
| 16/32/64-bit ISA आरआईएससी
| [https://www.synopsys.com/designware-ip/processor-solutions.html DesignWare ARC]
| [https://www.synopsys.com/designware-ip/processor-solutions.html DesignWare ARC]
| Verilog
| वेरीलॉग
|-
|-
| ERIC5
| ERIC5
Line 390: Line 393:
| {{no}}
| {{no}}
|
|
| 9-bit RISC, very small size, C-programmable
| 9-bit आरआईएससी, very small size, C-programmable
| [http://www.entner-electronics.com/tl/index.php/eric5.html ERIC5]
| [http://www.entner-electronics.com/tl/index.php/eric5.html ERIC5]
| VHDL
| वीएचडीएल
|-
|-
| [https://github.com/howerj/forth-cpu H2 CPU]
| [https://github.com/howerj/forth-cpu H2 CPU]
Line 400: Line 403:
| 16-bit Stack Machine, designed to execute Forth directly, small
| 16-bit Stack Machine, designed to execute Forth directly, small
| [https://github.com/howerj/forth-cpu H2 CPU]
| [https://github.com/howerj/forth-cpu H2 CPU]
| VHDL
| वीएचडीएल
|-
|-
| [http://www.fpga-cores.com/instant-soc/ Instant SoC]
| [http://www.fpga-cores.com/instant-soc/ Instant SoC]
| [http://www.fpga-cores.com/ FPGA Cores]
| [http://www.fpga-cores.com/ एफपीजीए Cores]
| {{no}}
| {{no}}
| Custom
| Custom
| 32-bit RISC-V M Extension, SoC defined by C++
| 32-bit आरआईएससी-V M Extension, SoC defined by C++
| [http://www.fpga-cores.com/instant-soc/ Instant SoC]
| [http://www.fpga-cores.com/instant-soc/ Instant SoC]
| VHDL
| वीएचडीएल
|-
|-
| [[Java optimized processor|JOP]]
| [[Java optimized processor|JOP]]
| Martin Schoeberl
| Martin Schoeberl
| {{yes}}
| {{yes}}
| [[SimpCon]] / [[Wishbone (computer bus)|Wishbone]] (extension)
| [[SimpCon]] / [[Wishbone (computer bus)|विशबोन]] (extension)
| Stack-oriented, hard real-time support, executing [[Java bytecode]] directly
| Stack-oriented, hard real-time support, executing [[Java bytecode]] directly
| [https://web.archive.org/web/20190417225405/http://www.jopdesign.com/ Jop]
| [https://web.archive.org/web/20190417225405/http://www.jopdesign.com/ Jop]
| VHDL
| वीएचडीएल
|-
|-
| [[LatticeMico8]]
| [[LatticeMico8]]
| [[Lattice Semiconductor|Lattice]]
| [[Lattice Semiconductor|Lattice]]
| {{yes}}
| {{yes}}
| [[Wishbone (computer bus)|Wishbone]]
| [[Wishbone (computer bus)|विशबोन]]
|
|
| [http://www.latticesemi.com/Products/DesignSoftwareAndIP/IntellectualProperty/IPCore/IPCores02/Mico8.aspx LatticeMico8]
| [http://www.latticesemi.com/Products/DesignSoftwareAndIP/IntellectualProperty/IPCore/IPCores02/Mico8.aspx LatticeMico8]
| Verilog
| वेरीलॉग
|-
|-
| [[LatticeMico32]]
| [[LatticeMico32]]
| [[Lattice Semiconductor|Lattice]]
| [[Lattice Semiconductor|Lattice]]
| {{yes}}
| {{yes}}
| [[Wishbone (computer bus)|Wishbone]]
| [[Wishbone (computer bus)|विशबोन]]
|
|
| [http://www.latticesemi.com/products/intellectualproperty/ipcores/mico32/index.cfm LatticeMico32]
| [http://www.latticesemi.com/products/intellectualproperty/ipcores/mico32/index.cfm LatticeMico32]
| Verilog
| वेरीलॉग
|-
|-
| [https://lxp32.github.io/ LXP32]
| [https://lxp32.github.io/ LXP32]
| Alex Kuznetsov
| Alex Kuznetsov
| {{yes|MIT}}
| {{yes|MIT}}
| [[Wishbone (computer bus)|Wishbone]]
| [[Wishbone (computer bus)|विशबोन]]
| 32-bit, 3-stage pipeline, [[register file]] based on block RAM
| 32-bit, 3-stage pipeline, [[register file]] based on block RAM
| [https://lxp32.github.io/ lxp32]
| [https://lxp32.github.io/ lxp32]
| VHDL
| वीएचडीएल
|-
|-
| [https://github.com/MicroCoreLabs/Projects MCL65]
| [https://github.com/MicroCoreLabs/Projects MCL65]
Line 450: Line 453:
|
|
|-
|-
| [https://mrisc32.bitsnbites.eu/ MRISC32-A1]
| [https://mrisc32.bitsnbites.eu/ Mआरआईएससी32-A1]
| Marcus Geelnard
| Marcus Geelnard
| {{yes}}
| {{yes}}
| [[Wishbone (computer bus)|Wishbone]], B4/pipelined
| [[Wishbone (computer bus)|विशबोन]], B4/pipelined
| 32-bit RISC/Vector CPU implementing the MRISC32 ISA
| 32-bit आरआईएससी/Vector CPU implementing the Mआरआईएससी32 ISA
| [https://mrisc32.bitsnbites.eu/ MRISC32]
| [https://mrisc32.bitsnbites.eu/ Mआरआईएससी32]
| VHDL
| वीएचडीएल
|-
|-
| [https://github.com/stnolting/neo430 NEO430]
| [https://github.com/stnolting/neo430 NEO430]
| Stephan Nolting
| Stephan Nolting
| {{yes}}
| {{yes}}
| Wishbone (Avalon, AXI4-Lite)
| विशबोन (Avalon, AXI4-Lite)
| 16-bit MSP430 ISA-compatible, very small size, many peripherals, highly customizable
| 16-bit MSP430 ISA-compatible, very small size, many peripherals, highly customizable
| [https://github.com/stnolting/neo430 NEO430]
| [https://github.com/stnolting/neo430 NEO430]
| VHDL
| वीएचडीएल
|-
|-
| [[Nios embedded processor|Nios]], [[Nios II]]
| [[Nios embedded processor|Nios]], [[Nios II]]
Line 472: Line 475:
|
|
| [https://web.archive.org/web/20101225092752/http://www.altera.com/products/ip/processors/nios2/ni2-index.html Altera Nios II]
| [https://web.archive.org/web/20101225092752/http://www.altera.com/products/ip/processors/nios2/ni2-index.html Altera Nios II]
| Verilog
| वेरीलॉग
|-
|-
| [[OpenRISC]]
| [[OpenRISC|Openआरआईएससी]]
| [[OpenCores]]
| [[OpenCores]]
| {{yes}}
| {{yes}}
| [[Wishbone (computer bus)|Wishbone]]
| [[Wishbone (computer bus)|विशबोन]]
| 32-bit; done in ASIC, Actel, Altera, Xilinx FPGA.
| 32-bit; done in ASIC, Actel, Altera, Xilinx एफपीजीए.
| [https://openrisc.io/]
| [https://openrisc.io/]
| Verilog
| वेरीलॉग
|-
|-
| [[SpartanMC]]
| [[SpartanMC]]
| TU Darmstadt / TU Dresden
| TU Dएआरएमstadt / TU Dresden
| {{Yes}}
| {{Yes}}
| Custom ([[Advanced eXtensible Interface|AXI]] support in development)
| Custom ([[Advanced eXtensible Interface|AXI]] support in development)
| 18-bit ISA (GNU Binutils / GCC support in development)
| 18-bit ISA (GNU Binutils / GCC support in development)
| [http://www.spartanmc.de SpartanMC]
| [http://www.spartanmc.de SpartanMC]
| Verilog
| वेरीलॉग
|-
|-
| SYNPIC12
| SYNPIC12
Line 496: Line 499:
| PIC12F compatible, program synthesised in gates
| PIC12F compatible, program synthesised in gates
| [http://projects.nbee.es/display/IPCORES/SYNPIC12+8bit+RISC+CPU+core nbee.es]
| [http://projects.nbee.es/display/IPCORES/SYNPIC12+8bit+RISC+CPU+core nbee.es]
| VHDL
| वीएचडीएल
|-
|-
| [[xr16]]
| [[xr16]]
Line 502: Line 505:
| {{no}}
| {{no}}
| XSOC abstract bus
| XSOC abstract bus
| 16-bit RISC CPU and SoC featured in Circuit Cellar Magazine #116-118
| 16-bit आरआईएससी CPU and SoC featured in Circuit Cellar Magazine #116-118
| [http://www.fpgacpu.org/xsoc/index.html XSOC/xr16]
| [http://www.fpgacpu.org/xsoc/index.html XSOC/xr16]
| Schematic
| Schematic
Line 510: Line 513:
| {{yes|AGPLv3}}
| {{yes|AGPLv3}}
| Direct SRAM
| Direct SRAM
| 16 or 32 bits, RTL in [https://web.archive.org/web/20121207045204/http://yasep.org/VHDL/ VHDL] & [http://yasep.org/#!ASM/impASM#examples/keywords.yas asm] in [[JavaScript|JS]], microcontroller subset : ready
| 16 or 32 bits, RTL in [https://web.archive.org/web/20121207045204/http://yasep.org/VHDL/ वीएचडीएल] & [http://yasep.org/#!ASM/impASM#examples/keywords.yas asm] in [[JavaScript|JS]], microcontroller subset : ready
| [http://yasep.org yasep.org] ([http://www.mozilla.com/ Firefox] required)
| [http://yasep.org yasep.org] ([http://www.mozilla.com/ Firefox] required)
| VHDL
| वीएचडीएल
|-
|-
| [http://zipcpu.com/about/zipcpu.html ZipCPU]
| [http://zipcpu.com/about/zipcpu.html ZipCPU]
| [http://zipcpu.com/about/gisselquist-technology.html Gisselquist Technology]
| [http://zipcpu.com/about/gisselquist-technology.html Gisselquist Technology]
| {{yes|GPLv3}}
| {{yes|GPLv3}}
| Wishbone, B4/pipelined
| विशबोन, B4/pipelined
| 32-bit CPU targeted for minimal FPGA resource usage
| 32-bit CPU targeted for minimal एफपीजीए resource usage
| [http://zipcpu.com/about/zipcpu.html zipcpu.com]
| [http://zipcpu.com/about/zipcpu.html zipcpu.com]
| Verilog
| वेरीलॉग
|-
|-
| [[ZPU (microprocessor)|ZPU]]
| [[ZPU (microprocessor)|ZPU]]
| Zylin AS
| Zylin AS
| {{yes}}
| {{yes}}
| [[Wishbone (computer bus)|Wishbone]]
| [[Wishbone (computer bus)|विशबोन]]
| Stack based CPU, configurable 16/32 bit datapath, [[eCos]] support
| Stack based CPU, configurable 16/32 bit datapath, [[eCos]] support
| [http://opensource.zylin.com/zpu.htm Zylin CPU]
| [http://opensource.zylin.com/zpu.htm Zylin CPU]
| VHDL
| वीएचडीएल
|-
|-
|RISC5
|आरआईएससी5
|Niklaus Wirth| Niklaus Wirth
|Niklaus Wirth| Niklaus Wirth
| {{yes}}
| {{yes}}
|Custom
|Custom
|Running a complete graphical Oberon System including an editor and compiler. Software can be developed and ran on the same FPGA board.
|Running a complete graphical Oberon System including an editor and compiler. Software can be developed and ran on the same एफपीजीए board.
|[http://www.projectoberon.com/ www.projectoberon.com/]
|[http://www.projectoberon.com/ www.projectoberon.com/]
|Verilog
|वेरीलॉग
|}
|}




== यह भी देखें ==
== यह भी देखें ==
* [[एक चिप पर सिस्टम|चिप पर सिस्टम]]|सिस्टम-ऑन-ए-चिप (SoC)
* [[एक चिप पर सिस्टम|चिप पर प्रणाली]]|प्रणाली-ऑन-ए-चिप (SoC)
** [[एक चिप पर नेटवर्क|चिप पर नेटवर्क]]|नेटवर्क-ऑन-ए-चिप (NoC)
** [[एक चिप पर नेटवर्क|चिप पर नेटवर्क]]|नेटवर्क-ऑन-ए-चिप (NoC)
* [[पुन: कॉन्फ़िगर करने योग्य कंप्यूटिंग]]
* [[पुन: कॉन्फ़िगर करने योग्य कंप्यूटिंग]]
** फील्ड-प्रोग्रामेबल गेट ऐरे (एफपीजीए)
** फील्ड-प्रोग्रामेबल गेट ऐरे (एफपीजीए)
* [[वीएचडीएल]]
* [[वीएचडीएल]]
* [[ Verilog ]]
* [[ Verilog | वेरीलॉग]]  
** सिस्टम वेरिलॉग
** प्रणाली वेरिलॉग
* [[हार्डवेयर एक्सिलरेशन]]
* [[हार्डवेयर एक्सिलरेशन]]


Line 555: Line 558:


== बाहरी संबंध ==
== बाहरी संबंध ==
* [https://web.archive.org/web/20091026171102/http://1-core.com/library/digital/soft-cpu-cores/ Soft CPU Cores for FPGA]
* [https://web.archive.org/web/20091026171102/http://1-core.com/library/digital/soft-cpu-cores/ Soft CPU Cores for एफपीजीए]
* [https://web.archive.org/web/20070615082550/http://www.ews.uiuc.edu/~pdabrows/soft_processor_comparison.html Detailed Comparison of 12 Soft Microprocessors]
* [https://web.archive.org/web/20070615082550/http://www.ews.uiuc.edu/~pdabrows/soft_processor_comparison.html Detailed Comparison of 12 Soft Microprocessors]
* [http://www.fpgacpu.org FPGA CPU News]
* [http://www.fpgacpu.org एफपीजीए CPU News]
* [http://f-cpu.org Freedom CPU website]
* [http://f-cpu.org Freedom CPU website]
* [http://opencores.org/projects Microprocessor cores] on Opencores.org (Expand the "Processor" tab)
* [http://opencores.org/projects Microprocessor cores] on Opencores.org (Expand the "Processor" tab)
* [http://www.niktech.com NikTech] 32 bit RISC Microprocessor MANIK.
* [http://www.niktech.com NikTech] 32 bit आरआईएससी Microprocessor MANIK.


{{Soft microprocessors}}
{{Soft microprocessors}}

Revision as of 01:06, 12 August 2023


सॉफ्ट माइक्रोप्रोसेसर (जिसे सॉफ्टकोर माइक्रोप्रोसेसर या सॉफ्ट प्रोसेसर भी कहा जाता है) माइक्रोप्रोसेसर कोर है। जिसे लॉजिक संश्लेषण का उपयोग करके पूर्णतः कार्यान्वित किया जा सकता है। इसे प्रोग्रामेबल लॉजिक (जैसे, विशिष्ट एकीकृत परिपथ आवेदन, क्षेत्र में प्रोग्राम की जा सकने वाली द्वार श्रंखला, जटिल प्रोग्राम करने योग्य लॉजिक उपकरण ) वाले विभिन्न अर्धचालक उपकरणों के माध्यम से कार्यान्वित किया जा सकता है, जिसमें हाई-एंड कमोडिटी दोनों विविधताएं सम्मिलित हैं।[1]

अधिकांश प्रणाली, यदि वे किसी सॉफ्ट प्रोसेसर का उपयोग करते हैं, तब केवल एक ही सॉफ्ट प्रोसेसर का उपयोग करते हैं। चूंकि कुछ डिज़ाइनर एफपीजीए पर उतने ही सॉफ्ट कोर लगाते हैं, जितने फिट होंगे।[2] उन मल्टी कोर प्रणाली में क्लस्टर में सभी कोर के बीच सम्भवतः ही कभी उपयोग किए जाने वाले संसाधनों को साझा किया जा सकता है।

जबकि कई लोग एफपीजीए पर बिल्कुल सॉफ्ट माइक्रोप्रोसेसर लगाते हैं, जो कि पर्याप्त रूप से बड़ा एफपीजीए दो या दो से अधिक सॉफ्ट माइक्रोप्रोसेसर रख सकता है, जिसके परिणामस्वरूप मल्टी-कोर प्रोसेसर का निर्माण होता है। एकल एफपीजीए पर सॉफ्ट प्रोसेसर की संख्या केवल एफपीजीए के आकार से सीमित होती है।[3] कुछ लोगों ने एक ही एफपीजीए पर दर्जनों या सैकड़ों सॉफ्ट माइक्रोप्रोसेसर लगाए हैं।[4][5][6][7][8] यह कंप्यूटिंग में बड़े मापदंड पर समानांतर को क्रियान्वित करने का उपाय है और इसे इन-मेमोरी प्रोसेसिंग कंप्यूटिंग पर भी संचालित किया जा सकता है।

एफपीजीए में कार्यान्वित सॉफ्ट माइक्रोप्रोसेसर और इसके साथ के परिधीय डिसकॉन्टीन्यू प्रोसेसर की तुलना में अप्रचलन के प्रति कम संवेदनशील होते हैं।[9][10][11]


कोर तुलना

प्रोसेसर डेवलपर ओपन सोर्स बस सपोर्ट नोट्स प्रोजेक्ट होम डिस्क्रिप्सन लैंग्वेज
एआरएम इंस्ट्रक्शन सेट आर्किटेक्चर पर आधारित
एम्बर कॉनर सैंटीफोर्ट LGPLv2.1 विशबोन एआरएमv2a 3-स्टोज या 5-स्टेज ओपनकोर्स पर प्रोजेक्ट पेज वेरीलॉग
कॉरटेक्स-एम1 एआरएम No [6] 70–200MHz, 32-bit आरआईएससी [7] वेरीलॉग
ए.वी.आर अनुदेश सेट आर्किटेक्चर पर आधारित
नवरे सेबेस्टियन बॉर्डेउडुक Yes डायरेक्ट एसआरएएम एटमेल ए.वी.आर-compatible 8-bit आरआईएससी ओपनकोर्स पर प्रोजेक्ट पेज वेरीलॉग
pए.वी.आर Doru Cuturela Yes एटमेल ए.वी.आर- कॉम्पिटेबल 8-bit आरआईएससी ओपनकोर्स पर प्रोजेक्ट पेज वीएचडीएल
सॉफ्ट ए.वी.आर कोर एंड्रास पाल Yes मानक ए.वी.आर. बसें (कोर-युग्मित I/O, सिंक्रोनस एस रैम, सिंक्रोनस प्रोग्राम रोम) एटमेल ए.वी.आर-संगत 8-बिट आरटीआईसी (ए.वी.आर5 तक), परिधीय और SoC सुविधाएँ सम्मिलित हैं ओपनकोर्स पर प्रोजेक्ट पेज वेरीलॉग
माइक्रो ब्लेज़ इंस्ट्रक्शन सेट आर्किटेक्चर पर आधारित
[8]एईएमबी शॉन टैन Yes विशबोन माइक्रोब्लेज़ ईडीके 3.2 संगत एईएमबी वेरीलॉग
माइक्रो ब्लेज़ जीलीनिक्स No पीएलबी, ओपीबी, एफएसएल, एलएमबी, AXI4 शीलाइनक्स माइक्रोब्लेज़
ओपेन फायर वर्जीनिया टेक सीसीएम लैब Yes ओपीबी, एफएसएल माइक्रोब्लेज़ के साथ बाइनरी संगत [9][12] वेरीलॉग
सीक्रेट ब्लेज एलआईआरएमएम, मोंटपेलियर विश्वविद्यालय / सीएनआरएस Yes विशबोन माइक्रोब्लेज़ आईएसए, वीएचडीएचएल सीक्रेटब्लेज़ वीएचडीएल
एमसीएस-51 अनुदेश सेट आर्किटेक्चर पर आधारित
एमसीएल51 माइक्रो कोर लैब Yes अल्ट्रा-स्मॉल-फ़ुटप्रिंट माइक्रोसेक्वेंसर-आधारित 8051 कोर 312 आर्टिक्स-7 एलयूटी। क्वाड-कोर 8051 संस्करण 1227 एलयूटी है। MCL51 Core
TSK51/52 अल्टिम Royalty-free विशबोन/इंटेल 8051 8-बिट इंटेल 8051 निर्देश सेट संगत, लोवर क्लाक साइकल विकल्प अल्टिम विकी पर एंबेडेड डिज़ाइन
एमआईपीएस अनुदेश सेट आर्किटेक्चर पर आधारित
बेरी यूनिवर्सिटी ऑफ कैम्ब्रिज BSD एमआईपीएस प्रोजेक्ट पेज ब्लूस्पेक
डॉस मैटिक रेने डॉस CC BY-NC 3.0, except commercial applicants have to pay a licence fee. पाइपलाइन वाली बस एमआईपीएस I अनुदेश सेट पाइपलाइन चरण डॉस मैटिक वीएचडीएल
TSK3000A अल्टिम Royalty-free विशबोन 32-बिट आर3000-स्टाइल आरटीआईसी ने हार्वर्ड-आर्किटेक्चर सीपीयू को संशोधित किया अल्टियम विकी पर एंबेडेड डिज़ाइन
based on the PicoBlaze instruction set architecture
PacoBlaze Pablo Bleyer Yes Compatible with the PicoBlaze processors PacoBlaze वेरीलॉग
PicoBlaze Xilinx No Xilinx PicoBlaze वीएचडीएल, वेरीलॉग
based on the आरआईएससी-V instruction set architecture
f32c University of Zagreb BSD AXI, SDRAM, SRAM 32-bit, आरआईएससी-V / MIPS ISA subsets (retargetable), GCC toolchain f32c वीएचडीएल
NEORV32 Stephan Nolting BSD विशबोन b4, AXI4 rv32[i/e] [m] [a] [c] [b] [u] [Zfinx] [Zicsr] [Zifencei], आरआईएससी-V-compliant, CPU & SoC available, highly customizable, GCC toolchain GitHub OpenCores वीएचडीएल
Vexआरआईएससीv SpinalHDL Yes AXI4 / Avalon 32-bit, आरआईएससी-V, up to 340MHz on Artix 7. Up to 1.44DMIPS/MHz. https://github.com/SpinalHDL/Vexआरआईएससीv वीएचडीएलवेरीलॉग (SpinalHDL)
based on the SPARC instruction set architecture
LEON2(-FT) ESA Yes AMBA2 SPARC V8 ESA वीएचडीएल
LEON3/4 Aeroflex Gaisler Yes AMBA2 SPARC V8 Aeroflex Gaisler वीएचडीएल
OpenPiton Princeton Parallel Group Yes Manycore SPARC V9 OpenPiton वेरीलॉग
OpenSPARC T1 Sun Yes 64-bit OpenSPARC.net वेरीलॉग
Tacus/PIPE5 TemLib Yes Pipelined bus SPARC V8 TEMLIB वीएचडीएल
based on the x86 instruction set architecture
CPU86 HT-Lab Yes 8088-compatible CPU in वीएचडीएल cpu86 वीएचडीएल
MCL86 MicroCore Labs Yes 8088 BIU provided. Others easy to create. Cycle accurate 8088/8086 implemented with a microsequencer. Less than 2% utilization of Kintex-7. MCL86 Core
s80x86 Jamie Iles GPLv3 Custom 80186-compatible GPLv3 core s80x86 Systemवेरीलॉग
Zet Zeus Gómez Mएआरएमolejo Yes विशबोन x86 PC clone Zet वेरीलॉग
ao486 Aleksander Osman 3-Clause BSD Avalon i486 SX compatible core ao486 वेरीलॉग
based on the PowerPC/Power instruction set architecture
PowerPC 405S IBM No CoreConnect 32-bit PowerPC v.2.03 Book E IBM वेरीलॉग
PowerPC 440S IBM No CoreConnect 32-bit PowerPC v.2.03 Book E IBM वेरीलॉग
PowerPC 470S IBM No CoreConnect 32-bit PowerPC v.2.05 Book E IBM वेरीलॉग
Microwatt IBM/OpenPOWER CC-BY 4.0 विशबोन 64-bit PowerISA 3.0 proof of concept Microwatt @ Github वीएचडीएल
Chiselwatt IBM/OpenPOWER CC-BY 4.0 विशबोन 64-bit PowerISA 3.0 Chiselwatt @ Github Chisel
Libre-SOC Libre-SoC.org BSD/LGPLv2+ विशबोन 64-bit PowerISA 3.0. CPU/GPU/VPU implementation and custom vector instructions Libre-SoC.org python/nMigen
A2I IBM/OpenPOWER CC-BY 4.0 Custom PBus 64-bit PowerPC 2.6 Book E. In order core A2I @ Github वीएचडीएल
A2O IBM/OpenPOWER CC-BY 4.0 Custom PBus 64-bit PowerPC 2.7 Book E. Out of order core A2O @ Github वेरीलॉग
Other architectures
ARC ARC International, Synopsys No 16/32/64-bit ISA आरआईएससी DesignWare ARC वेरीलॉग
ERIC5 Entner Electronics No 9-bit आरआईएससी, very small size, C-programmable ERIC5 वीएचडीएल
H2 CPU Richard James Howe MIT Custom 16-bit Stack Machine, designed to execute Forth directly, small H2 CPU वीएचडीएल
Instant SoC एफपीजीए Cores No Custom 32-bit आरआईएससी-V M Extension, SoC defined by C++ Instant SoC वीएचडीएल
JOP Martin Schoeberl Yes SimpCon / विशबोन (extension) Stack-oriented, hard real-time support, executing Java bytecode directly Jop वीएचडीएल
LatticeMico8 Lattice Yes विशबोन LatticeMico8 वेरीलॉग
LatticeMico32 Lattice Yes विशबोन LatticeMico32 वेरीलॉग
LXP32 Alex Kuznetsov MIT विशबोन 32-bit, 3-stage pipeline, register file based on block RAM lxp32 वीएचडीएल
MCL65 MicroCore Labs Yes Ultra-small-footprint microsequencer-based 6502 core 252 Spartan-7 LUTs. Clock cycle-exact. MCL65 Core
Mआरआईएससी32-A1 Marcus Geelnard Yes विशबोन, B4/pipelined 32-bit आरआईएससी/Vector CPU implementing the Mआरआईएससी32 ISA Mआरआईएससी32 वीएचडीएल
NEO430 Stephan Nolting Yes विशबोन (Avalon, AXI4-Lite) 16-bit MSP430 ISA-compatible, very small size, many peripherals, highly customizable NEO430 वीएचडीएल
Nios, Nios II Altera No Avalon Altera Nios II वेरीलॉग
Openआरआईएससी OpenCores Yes विशबोन 32-bit; done in ASIC, Actel, Altera, Xilinx एफपीजीए. [10] वेरीलॉग
SpartanMC TU Dएआरएमstadt / TU Dresden Yes Custom (AXI support in development) 18-bit ISA (GNU Binutils / GCC support in development) SpartanMC वेरीलॉग
SYNPIC12 Miguel Angel Ajo Pelayo MIT PIC12F compatible, program synthesised in gates nbee.es वीएचडीएल
xr16 Jan Gray No XSOC abstract bus 16-bit आरआईएससी CPU and SoC featured in Circuit Cellar Magazine #116-118 XSOC/xr16 Schematic
YASEP Yann Guidon AGPLv3 Direct SRAM 16 or 32 bits, RTL in वीएचडीएल & asm in JS, microcontroller subset : ready yasep.org (Firefox required) वीएचडीएल
ZipCPU Gisselquist Technology GPLv3 विशबोन, B4/pipelined 32-bit CPU targeted for minimal एफपीजीए resource usage zipcpu.com वेरीलॉग
ZPU Zylin AS Yes विशबोन Stack based CPU, configurable 16/32 bit datapath, eCos support Zylin CPU वीएचडीएल
आरआईएससी5 Niklaus Wirth Yes Custom Running a complete graphical Oberon System including an editor and compiler. Software can be developed and ran on the same एफपीजीए board. www.projectoberon.com/ वेरीलॉग


यह भी देखें

संदर्भ

  1. ↑ http://www.dailycircuitry.com/2011/10/zet-soft-core-running-windows-30.html Archived 2018-10-13 at the Wayback Machine "Zet soft core running Windows 3.0" by Andrew Felch 2011
  2. ↑ "Embedded.com - FPGA Architectures from 'A' to 'Z' : Part 2". Archived from the original on 2007-10-08. Retrieved 2012-08-18. "FPGA Architectures from 'A' to 'Z'" by Clive Maxfield 2006
  3. ↑ MicroBlaze Soft Processor: Frequently Asked Questions Archived 2011-10-27 at the Wayback Machine
  4. ↑ István Vassányi. "Implementing processor arrays on FPGAs". 1998. [1]
  5. ↑ Zhoukun WANG and Omar HAMMAMI. "A 24 Processors System on Chip FPGA Design with Network on Chip". [2]
  6. ↑ John Kent. "Micro16 Array - A Simple CPU Array" [3]
  7. ↑ Kit Eaton. "1,000 Core CPU Achieved: Your Future Desktop Will Be a Supercomputer". 2011. [4]
  8. ↑ "Scientists Squeeze Over 1,000 Cores onto One Chip". 2011. [5] Archived 2012-03-05 at the Wayback Machine
  9. ↑ Joe DeLaere. ""Top 7 Reasons to Replace Your Microcontroller with a MAX 10 FPGA"" (PDF).
  10. ↑ John Swan; Tomek Krzyzak. (2008). ""Using FPGAs to avoid microprocessor obsolescence"". Archived from the original on 2016-01-30. {{cite web}}: |archive-date= / |archive-url= timestamp mismatch (help)
  11. ↑ Staff (2010-02-03). "FPGA processor IP needs to be supported". Electronics Weekly (in British English). Retrieved 2019-04-03.
  12. ↑ "Overview :: OpenFire Processor Core :: OpenCores".


बाहरी संबंध

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