डाई श्रिंक: Difference between revisions
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2000 के दशक के उदाहरणों में [[सोनी]] एवं [[ तोशीबा ]] से [[प्लेस्टेशन 2]] के [[भावना इंजन]] प्रोसेसर की डाउनस्केलिंग | 2000 के दशक के उदाहरणों में [[सोनी]] एवं [[ तोशीबा |तोशीबा]] से [[प्लेस्टेशन 2]] के [[भावना इंजन]] प्रोसेसर की डाउनस्केलिंग (2000 में 180 एनएम [[सीएमओएस]] से 2003 में 90 एनएम सीएमओएस तक),<ref name="sony2003">{{cite news |title=EMOTION ENGINE® AND GRAPHICS SYNTHESIZER USED IN THE CORE OF PLAYSTATION® BECOME ONE CHIP |url=https://www.sie.com/content/dam/corporate/en/corporate/release/pdf/030421be.pdf |access-date=26 June 2019 |publisher=[[Sony]] |date=April 21, 2003}}</ref> कोडनेम सीडर मिल [[पेंटियम 4]] प्रोसेसर (90 एनएम सीएमओएस से 65 एनएम सीएमओएस तक) सम्मिलित हैं एवं पेनरीन (माइक्रोआर्किटेक्चर) प्रोसेसर (65 एनएम सीएमओएस से 45 एनएम सीएमओएस), कोडनेम ब्रिस्बेन एथलॉन 64 X2 प्रोसेसर (इंसुलेटर पर 90 एनएम सिलिकॉन से लेकर इंसुलेटर पर 65 एनएम सिलिकॉन), एटीआई एवं एनवीडिया दोनों से [[ ग्राफ़िक्स प्रोसेसिंग युनिट ]]की विभिन्न पीढ़ियां, एवं सैमसंग, तोशिबा एवं एसके हाइनिक्स की [[ रैंडम एक्सेस मेमोरी |रैंडम एक्सेस मेमोरी]] एवं [[फ्लैश मेमोरी]] चिप्स की विभिन्न पीढ़ियां हैं। जनवरी 2010 में, इंटेल ने [[क्लार्कडेल (माइक्रोप्रोसेसर)|क्लार्कडेल कोर i5 (माइक्रोप्रोसेसर)]] सूची जारी की एवं कोर इंटेल i7 प्रोसेसर को 32 एनएम प्रक्रिया के साथ निर्मित किया, जो [[नेहलेम (माइक्रोआर्किटेक्चर)|नेहलेम]] ([[microआर्किटेक्चर|माइक्रोआर्किटेक्चर]]) [[सेंट्रल प्रोसेसिंग यूनिट]] के प्राचीन पुनरावृत्तियों में उपयोग की जाने वाली प्राथमिक 45 एनएम प्रक्रिया से कम है। इंटेल, विशेष रूप से, पूर्व में अपने [[टिक-टॉक मॉडल]] के माध्यम से नियमित रूप से उत्पाद के प्रदर्शन को श्रेष्ठ बनाने के लिए डाई सिकुड़न का लाभ उठाने पर ध्यान केंद्रित करता था। इस व्यवसाय मॉडल में, उसी माइक्रोआर्किटेक्चर के साथ प्रदर्शन को श्रेष्ठ बनाने के लिए प्रत्येक [[नेहलेम (माइक्रोआर्किटेक्चर)|(माइक्रोआर्किटेक्चर)]] (टॉक) के पश्चात डाई श्रिंक (टिक) किया जाता है।<ref name="anandtech-pao">{{cite web|title=इंटेल का 'टिक-टॉक' लगातार मृत, 'प्रक्रिया-वास्तुकला-अनुकूलन' बन गया|url=http://www.anandtech.com/show/10183/intels-tick-tock-seemingly-dead-becomes-process-architecture-optimization|website=Anandtech|access-date=23 March 2016}}</ref> | ||
डाई सिकोड़ना एंड-यूजर्स के लिए | डाई सिकोड़ना एंड-यूजर्स के लिए लाभकारी होता है क्योंकि डाई को सिकोड़ने से चिप क्लॉक फ्रीक्वेंसी को बनाए रखते हुए [[ अर्धचालक उपकरण |अर्धचालक उपकरण]] में प्रत्येक ट्रांजिस्टर स्विचिंग के प्रारम्भ या संवृत होने से करंट कम हो जाता है, जिससे कम बिजली की खपत (एवं इस तरह कम गर्मी उत्पादन) वाला उत्पाद बनता है, [[घड़ी की दर|क्लॉक रेट हेडरूम]] में वृद्धि एवं कीमतों में कमी होती है।<ref name="anandtech-pao" />चूंकि 200-मिमी या 300-मिमी सिलिकॉन वेफर बनाने की लागत फैब्रिकेशन चरणों की संख्या के समानुपाती होती है एवं वेफर पर चिप्स की संख्या के अनुपात में नहीं होती है, डाई प्रत्येक वेफर पर अधिक चिप्स को सिकोड़ती है, जिसके परिणामस्वरूप प्रति चिप निर्माण लागत कम हो जाती है।। | ||
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Revision as of 10:25, 21 June 2023
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MOSFET scaling (process nodes) |
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Future
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डाई सिकुड़न (ऑप्टिकल सिकुड़न या प्रक्रिया सिकुड़न) शब्द धातु-ऑक्साइड-अर्धचालक (एमओएस) उपकरणों के सेमीकंडक्टर स्तर के उदाहरणों की सूची को संदर्भित करता है। डाई (एकीकृत परिपथ) को सिकोड़ने का कार्य अधिक उन्नत निर्माण प्रक्रिया का उपयोग करके कुछ समान परिपथ बनाता है, जिसमें सामान्यतः पत्थर के छापे से छापने का सेमीकंडक्टर नोड का अग्रिम सम्मिलित होता है। यह चिप कंपनी के लिए समग्र लागत को कम करता है, क्योंकि प्रोसेसर में प्रमुख वास्तुशिल्प परिवर्तनों की अनुपस्थिति अनुसंधान एवं विकास लागत को कम करती है जबकि उसी समय में सिलिकॉन बिस्किट के भाग पर अधिक प्रोसेसर डाई की अनुमति देता है, जिसके परिणामस्वरूप बेचे जाने वाले प्रति उत्पाद की लागत कम होती है।
सेमीकंडक्टर कंपनी जैसे सैमसंग इलेक्ट्रॉनिक्स, इंटेल, टीएसएमसी,एवं एसके हाइनिक्स, एवं उन्नत माइक्रो डिवाइसेस (पूर्व व्हाट टेक्नोलॉजीज सहित), एनविडीए एवं मीडियाटेक जैसे कल्पित निर्माताओं में डाई सिकुड़न कम कीमतों एवं उच्च प्रदर्शन की कुंजी है।
विवरण
2000 के दशक के उदाहरणों में सोनी एवं तोशीबा से प्लेस्टेशन 2 के भावना इंजन प्रोसेसर की डाउनस्केलिंग (2000 में 180 एनएम सीएमओएस से 2003 में 90 एनएम सीएमओएस तक),[1] कोडनेम सीडर मिल पेंटियम 4 प्रोसेसर (90 एनएम सीएमओएस से 65 एनएम सीएमओएस तक) सम्मिलित हैं एवं पेनरीन (माइक्रोआर्किटेक्चर) प्रोसेसर (65 एनएम सीएमओएस से 45 एनएम सीएमओएस), कोडनेम ब्रिस्बेन एथलॉन 64 X2 प्रोसेसर (इंसुलेटर पर 90 एनएम सिलिकॉन से लेकर इंसुलेटर पर 65 एनएम सिलिकॉन), एटीआई एवं एनवीडिया दोनों से ग्राफ़िक्स प्रोसेसिंग युनिट की विभिन्न पीढ़ियां, एवं सैमसंग, तोशिबा एवं एसके हाइनिक्स की रैंडम एक्सेस मेमोरी एवं फ्लैश मेमोरी चिप्स की विभिन्न पीढ़ियां हैं। जनवरी 2010 में, इंटेल ने क्लार्कडेल कोर i5 (माइक्रोप्रोसेसर) सूची जारी की एवं कोर इंटेल i7 प्रोसेसर को 32 एनएम प्रक्रिया के साथ निर्मित किया, जो नेहलेम (माइक्रोआर्किटेक्चर) सेंट्रल प्रोसेसिंग यूनिट के प्राचीन पुनरावृत्तियों में उपयोग की जाने वाली प्राथमिक 45 एनएम प्रक्रिया से कम है। इंटेल, विशेष रूप से, पूर्व में अपने टिक-टॉक मॉडल के माध्यम से नियमित रूप से उत्पाद के प्रदर्शन को श्रेष्ठ बनाने के लिए डाई सिकुड़न का लाभ उठाने पर ध्यान केंद्रित करता था। इस व्यवसाय मॉडल में, उसी माइक्रोआर्किटेक्चर के साथ प्रदर्शन को श्रेष्ठ बनाने के लिए प्रत्येक (माइक्रोआर्किटेक्चर) (टॉक) के पश्चात डाई श्रिंक (टिक) किया जाता है।[2] डाई सिकोड़ना एंड-यूजर्स के लिए लाभकारी होता है क्योंकि डाई को सिकोड़ने से चिप क्लॉक फ्रीक्वेंसी को बनाए रखते हुए अर्धचालक उपकरण में प्रत्येक ट्रांजिस्टर स्विचिंग के प्रारम्भ या संवृत होने से करंट कम हो जाता है, जिससे कम बिजली की खपत (एवं इस तरह कम गर्मी उत्पादन) वाला उत्पाद बनता है, क्लॉक रेट हेडरूम में वृद्धि एवं कीमतों में कमी होती है।[2]चूंकि 200-मिमी या 300-मिमी सिलिकॉन वेफर बनाने की लागत फैब्रिकेशन चरणों की संख्या के समानुपाती होती है एवं वेफर पर चिप्स की संख्या के अनुपात में नहीं होती है, डाई प्रत्येक वेफर पर अधिक चिप्स को सिकोड़ती है, जिसके परिणामस्वरूप प्रति चिप निर्माण लागत कम हो जाती है।।
आधा सिकुड़ना
सीपीयू फैब्रिकेशन में, डाई सिकुड़न में माइक्रोलिथोग्राफी नोड के लिए अग्रिम सम्मिलित होता है, जैसा कि सेमीकंडक्टर के लिए अंतर्राष्ट्रीय प्रौद्योगिकी रोडमैप (सूची देखें) द्वारा परिभाषित किया गया है। चिप निर्माण पर जीपीयू एवं प्रणाली के लिए, डाई के सिकुड़ने में प्रायः आईटीआरएस द्वारा परिभाषित नोड पर डाई कम करना सम्मिलित होता है, उदाहरण के लिए, 150 एनएम, 110 एनएम, 80 एनएम, 55 एनएम, 40 एनएम एवं अधिक वर्तमान में 8 एनएम नोड्स, कभी-कभी अर्ध-नोड के रूप में संदर्भित किया जाता है। यह दो आईटीआरएस-परिभाषित लिथोग्राफी नोड्स के मध्य स्टॉपगैप है (इस प्रकार इसे "आधा-नोड सिकुड़न" कहा जाता है), इससे पहले कि कम आईटीआरएस-परिभाषित नोड्स घटित होते हैं, जो अतिरिक्त आर को बचाने में सहायता करता है। पूर्ण नोड्स या अर्ध-नोड्स के लिए डाई सिकुड़ने का विकल्प एकीकृत परिपथ डिजाइनर के पास नहीं अपितु फाउंड्री के पास होता है ।
| Main ITRS node | Stopgap half-node |
|---|---|
| 250 nm | 220 nm |
| 180 nm | 150 nm |
| 130 nm | 110 nm |
| 90 nm | 80 nm |
| 65 nm | 55 nm |
| 45 nm | 40 nm |
| 32 nm | 28 nm |
| 22 nm | 20 nm |
| 14 nm | 12 nm[3] |
| 10 nm | 8 nm |
| 7 nm | 6 nm |
| 5 nm | 4 nm |
| 3 nm | — |
यह भी देखें
- एकीकृत परिपथ
- सेमीकंडक्टर डिवाइस निर्माण
- फोटोलिथोग्राफी
- मूर की विधि
- ट्रांजिस्टर गिनती
संदर्भ
- ↑ "EMOTION ENGINE® AND GRAPHICS SYNTHESIZER USED IN THE CORE OF PLAYSTATION® BECOME ONE CHIP" (PDF). Sony. April 21, 2003. Retrieved 26 June 2019.
- ↑ 2.0 2.1 "इंटेल का 'टिक-टॉक' लगातार मृत, 'प्रक्रिया-वास्तुकला-अनुकूलन' बन गया". Anandtech. Retrieved 23 March 2016.
- ↑ "Taiwan Semiconductor Mfg. Co. Ltd. Confirms "12nm" Chip Technology Plans". The Motley Fool. Retrieved January 18, 2017.
बाहरी संबंध
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