इंटेल कोर (माइक्रोआर्किटेक्चर): Difference between revisions

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'''इंटेल कोर माइक्रोआर्किटेक्चर''' (अस्थायी रूप से अगली जनरेशन के माइक्रो-आर्किटेक्चर के रूप में जाना जाता है,<ref>{{cite web |last1=Bessonov |first1=Oleg |title=New Wine into Old Skins. Conroe: Grandson of Pentium III, Nephew of NetBurst? |url=http://ixbtlabs.com/articles2/cpu/p6-nexgen.html |website=ixbtlabs.com |date=9 September 2005}} Note that all mentions of "Next-Generation Micro-architecture" in Intel's slides have asterisks that warn that "micro-architecture name [[To be determined|TBD]]".</ref> और यह मेरोम के रूप में विकसित)<ref name="hinton">{{cite web |last1=Hinton |first1=Glenn |title=आप क्या चयन करेंगे?|url=https://web.stanford.edu/class/ee380/Abstracts/100217-slides.pdf |date=17 February 2010}}</ref> 2006 के मध्य में [[इंटेल]] द्वारा लॉन्च किया गया मल्टी-कोर [[सेंट्रल प्रोसेसिंग यूनिट]] [[ सूक्ष्मवास्तुकला |सूक्ष्मवास्तुकला]] है। यह [[योना (माइक्रोप्रोसेसर)]] की तुलना में प्रमुख विकास है, जो [[पी6 (माइक्रोआर्किटेक्चर)]] का पूर्व संस्करण है जो 1995 में [[पेंटियम प्रो]] के साथ प्रारंभ हुआ था। इसने [[नेटबर्स्ट]] माइक्रोआर्किटेक्चर को भी प्रतिस्थापित कर दिया था, जो उच्च [[घड़ी की दर]] के लिए डिज़ाइन की गई अकुशल [[पाइपलाइन (कंप्यूटिंग)|संसाधन (कंप्यूटिंग)]] के कारण उच्च विद्युत की खपत और ऊर्जा की तीव्रता से ग्रस्त था। 2004 के प्रारंभ में नेटबर्स्ट (प्रेस्कॉट) के नए संस्करण को प्रतिस्पर्धी प्रदर्शन के लिए आवश्यक क्लॉक रेट तक पहुंचने के लिए बहुत उच्च शक्ति की आवश्यकता थी, जिससे यह मल्टी-कोर प्रोसेसर | डुअल/मल्टी-कोर सीपीयू में परिवर्तन के लिए अनुपयुक्त हो गया था। 7 मई 2004 को इंटेल ने अगले नेटबर्स्ट, [[तेजस और जयहॉक]] को अस्वीकृत करने की पुष्टि की हैं।<ref>{{cite web |title=इंटेल ने तेजस को रद्द किया, डुअल-कोर डिजाइन पर स्विच किया|url=https://www.eetimes.com/intel-cancels-tejas-moves-to-dual-core-designs/ |website=[[EE Times]] |date=7 May 2004}}</ref> इंटेल 2001 से [[पेंटियम एम]] का 64-बिट विकास मेरोम विकसित कर रहा था,<ref name="hinton"/> और डेस्कटॉप कंप्यूटर और सर्वर में नेटबर्स्ट की स्थान लेते हुए इसे सभी मार्केट क्षेत्रों में विस्तारित करने का निर्णय लिया हैं। इसे पेंटियम एम से छोटी और कुशल संसाधन का विकल्प उत्तराधिकार में मिला है, जो नेटबर्स्ट की उच्च क्लॉक रेट तक नहीं पहुंचने के अतिरिक्त उत्तम प्रदर्शन प्रदान करता है।{{Efn|NetBurst had reached 3.8 GHz in 2004. Core initially reached 3 GHz, and after moving to 45nm in [[Penryn (microarchitecture)|Penryn]] would reach 3.5 GHz. [[Westmere (microarchitecture)|Westmere]], the ultimate evolution of P6, reached 3.6 GHz base and 3.86 GHz boost frequency. (Excluding the 4.4 GHz special-order Xeons.)}}
'''इंटेल कोर माइक्रोआर्किटेक्चर''' (अस्थायी रूप से अगली जनरेशन के माइक्रो-आर्किटेक्चर के रूप में जाना जाता है,<ref>{{cite web |last1=Bessonov |first1=Oleg |title=New Wine into Old Skins. Conroe: Grandson of Pentium III, Nephew of NetBurst? |url=http://ixbtlabs.com/articles2/cpu/p6-nexgen.html |website=ixbtlabs.com |date=9 September 2005}} Note that all mentions of "Next-Generation Micro-architecture" in Intel's slides have asterisks that warn that "micro-architecture name [[To be determined|TBD]]".</ref> और यह मेरोम के रूप में विकसित)<ref name="hinton">{{cite web |last1=Hinton |first1=Glenn |title=आप क्या चयन करेंगे?|url=https://web.stanford.edu/class/ee380/Abstracts/100217-slides.pdf |date=17 February 2010}}</ref> 2006 के मध्य में [[इंटेल]] द्वारा लॉन्च किया गया मल्टी-कोर [[सेंट्रल प्रोसेसिंग यूनिट]] [[ सूक्ष्मवास्तुकला |सूक्ष्मवास्तुकला]] है। यह [[योना (माइक्रोप्रोसेसर)]] की तुलना में प्रमुख विकास है, जो [[पी6 (माइक्रोआर्किटेक्चर)]] का पूर्व संस्करण है जो 1995 में [[पेंटियम प्रो]] के साथ प्रारंभ हुआ था। इसने [[नेटबर्स्ट]] माइक्रोआर्किटेक्चर को भी प्रतिस्थापित कर दिया था, जो उच्च [[घड़ी की दर]] के लिए डिज़ाइन की गई अकुशल [[पाइपलाइन (कंप्यूटिंग)]] के कारण उच्च विद्युत की खपत और ऊर्जा की तीव्रता से ग्रस्त था। 2004 के प्रारंभ में नेटबर्स्ट (प्रेस्कॉट) के नए संस्करण को प्रतिस्पर्धी प्रदर्शन के लिए आवश्यक घड़ियों तक पहुंचने के लिए बहुत उच्च शक्ति की आवश्यकता थी, जिससे यह मल्टी-कोर प्रोसेसर | डुअल/मल्टी-कोर सीपीयू में परिवर्तन के लिए अनुपयुक्त हो गया था। 7 मई 2004 को इंटेल ने अगले नेटबर्स्ट, [[तेजस और जयहॉक]] को अस्वीकृत करने की पुष्टि की हैं।<ref>{{cite web |title=इंटेल ने तेजस को रद्द किया, डुअल-कोर डिजाइन पर स्विच किया|url=https://www.eetimes.com/intel-cancels-tejas-moves-to-dual-core-designs/ |website=[[EE Times]] |date=7 May 2004}}</ref> इंटेल 2001 से [[पेंटियम एम]] का 64-बिट विकास मेरोम विकसित कर रहा था,<ref name="hinton"/> और डेस्कटॉप कंप्यूटर और सर्वर में नेटबर्स्ट की स्थान लेते हुए इसे सभी मार्केट क्षेत्रों में विस्तारित करने का निर्णय लिया हैं। इसे पेंटियम एम से छोटी और कुशल पाइपलाइन का विकल्प उत्तराधिकार में मिला है, जो नेटबर्स्ट की उच्च घड़ियों तक नहीं पहुंचने के अतिरिक्त उत्तम प्रदर्शन प्रदान करता है।{{Efn|NetBurst had reached 3.8 GHz in 2004. Core initially reached 3 GHz, and after moving to 45nm in [[Penryn (microarchitecture)|Penryn]] would reach 3.5 GHz. [[Westmere (microarchitecture)|Westmere]], the ultimate evolution of P6, reached 3.6 GHz base and 3.86 GHz boost frequency. (Excluding the 4.4 GHz special-order Xeons.)}}


इस आर्किटेक्चर का उपयोग करने वाले पूर्व प्रोसेसर का कोड-नाम '[[मेरोम (माइक्रोप्रोसेसर)]]', '[[कॉनरो (माइक्रोप्रोसेसर)]]', और '[[वुडक्रेस्ट (माइक्रोप्रोसेसर)]]' था; मेरोम मोबाइल कंप्यूटिंग के लिए है, कॉनरो डेस्कटॉप सिस्टम के लिए है, और वुडक्रेस्ट सर्वर और वर्कस्टेशन के लिए है। वास्तुशिल्प रूप से समान होते हुए भी, तीन प्रोसेसर लाइनें उपयोग किए गए सॉकेट, बस की गति और विद्युत की खपत में भिन्न होती हैं। पूर्व कोर-आधारित डेस्कटॉप और मोबाइल प्रोसेसर को [[इंटेल कोर 2]] ब्रांड दिया गया था,इसके पश्चात् इसमें निचले स्तर के [[पेंटियम]] डुअल-कोर, पेंटियम और [[ सेलेरोन |सेलेरोन]] ब्रांडों तक इसका विस्तार किया गया; जबकि सर्वर और वर्कस्टेशन कोर-आधारित प्रोसेसर को [[Xeon|जिऑन]] ब्रांड किया गया था।
इस आर्किटेक्चर का उपयोग करने वाले पूर्व प्रोसेसर का कोड-नाम '[[मेरोम (माइक्रोप्रोसेसर)]]', '[[कॉनरो (माइक्रोप्रोसेसर)]]', और '[[वुडक्रेस्ट (माइक्रोप्रोसेसर)]]' था; मेरोम मोबाइल कंप्यूटिंग के लिए है, कॉनरो डेस्कटॉप सिस्टम के लिए है, और वुडक्रेस्ट सर्वर और वर्कस्टेशन के लिए है। वास्तुशिल्प रूप से समान होते हुए भी, तीन प्रोसेसर लाइनें उपयोग किए गए सॉकेट, बस की गति और विद्युत की खपत में भिन्न होती हैं। पूर्व कोर-आधारित डेस्कटॉप और मोबाइल प्रोसेसर को [[इंटेल कोर 2]] ब्रांड दिया गया था,इसके पश्चात् इसमें निचले स्तर के [[पेंटियम]] डुअल-कोर, पेंटियम और [[ सेलेरोन |सेलेरोन]] ब्रांडों तक इसका विस्तार किया गया; जबकि सर्वर और वर्कस्टेशन कोर-आधारित प्रोसेसर को [[Xeon|जिऑन]] ब्रांड किया गया था।
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[[पेंटियम 4]] और [[पेंटियम डी]]-ब्रांडेड सीपीयू के पूर्ववर्ती नेटबर्स्ट माइक्रोआर्किटेक्चर की तुलना में कोर माइक्रोआर्किटेक्चर कम घड़ी दरों पर परिवर्तित किया और उपलब्ध घड़ी चक्र और शक्ति दोनों के उपयोग में सुधार हुआ।<ref>{{cite web|title=Penryn Arrives: Core 2 Extreme QX9650 Review |url=http://www.extremetech.com/article2/0,1697,2208241,00.asp |publisher=ExtremeTech |access-date=October 30, 2006 |url-status=dead |archive-url=https://web.archive.org/web/20071031004242/http://www.extremetech.com/article2/0%2C1697%2C2208241%2C00.asp |archive-date=October 31, 2007}}</ref> कोर माइक्रोआर्किटेक्चर अधिक कुशल डिकोडिंग चरण, निष्पादन इकाइयां, [[सीपीयू कैश]] और [[बस (कंप्यूटिंग)]] प्रदान करता है, जिससे उनकी प्रसंस्करण क्षमता में वृद्धि करते हुए कोर 2-ब्रांडेड सीपीयू की विद्युत ऊर्जा खपत कम हो जाती है। इंटेल के सीपीयू में क्लॉक रेट, आर्किटेक्चर और सेमीकंडक्टर प्रक्रिया के अनुसार विद्युत की खपत में व्यापक रूप से भिन्नता है, जैसा कि सीपीयू पावर अपव्यय तालिकाओं में दिखाया गया है।
[[पेंटियम 4]] और [[पेंटियम डी]]-ब्रांडेड सीपीयू के पूर्ववर्ती नेटबर्स्ट माइक्रोआर्किटेक्चर की तुलना में कोर माइक्रोआर्किटेक्चर कम घड़ी दरों पर परिवर्तित किया और उपलब्ध घड़ी चक्र और शक्ति दोनों के उपयोग में सुधार हुआ।<ref>{{cite web|title=Penryn Arrives: Core 2 Extreme QX9650 Review |url=http://www.extremetech.com/article2/0,1697,2208241,00.asp |publisher=ExtremeTech |access-date=October 30, 2006 |url-status=dead |archive-url=https://web.archive.org/web/20071031004242/http://www.extremetech.com/article2/0%2C1697%2C2208241%2C00.asp |archive-date=October 31, 2007}}</ref> कोर माइक्रोआर्किटेक्चर अधिक कुशल डिकोडिंग चरण, निष्पादन इकाइयां, [[सीपीयू कैश]] और [[बस (कंप्यूटिंग)]] प्रदान करता है, जिससे उनकी प्रसंस्करण क्षमता में वृद्धि करते हुए कोर 2-ब्रांडेड सीपीयू की विद्युत ऊर्जा खपत कम हो जाती है। इंटेल के सीपीयू में क्लॉक रेट, आर्किटेक्चर और सेमीकंडक्टर प्रक्रिया के अनुसार विद्युत की खपत में व्यापक रूप से भिन्नता है, जैसा कि सीपीयू पावर अपव्यय तालिकाओं में दिखाया गया है।


पिछले नेटबर्स्ट सीपीयू की तरह, कोर आधारित प्रोसेसर में अनेक कोर और हार्डवेयर वर्चुअलाइजेशन समर्थन ([[इंटेल वीटी-एक्स]] के रूप में विपणन), और [[इंटेल 64]] और [[स्स्स्स्स्स्स्स]] 3 की सुविधा है। चूँकि, कोर-आधारित प्रोसेसर में पेंटियम 4 प्रोसेसर की तरह [[ हाइपर थ्रेडिंग |हाइपर थ्रेडिंग]] तकनीक नहीं होती है। ऐसा इसलिए है क्योंकि कोर माइक्रोआर्किटेक्चर पेंटियम प्रो, II, III और एम द्वारा उपयोग किए जाने वाले P6 (माइक्रोआर्किटेक्चर) पर आधारित है।
पिछले नेटबर्स्ट सीपीयू की तरह, कोर आधारित प्रोसेसर में अनेक कोर और हार्डवेयर वर्चुअलाइजेशन समर्थन ([[इंटेल वीटी-एक्स]] के रूप में विपणन), और [[इंटेल 64]] और [[स्स्स्स्स्स्स्स|एसएसएसई]] 3 की सुविधा है। चूँकि, कोर-आधारित प्रोसेसर में पेंटियम 4 प्रोसेसर की तरह [[ हाइपर थ्रेडिंग |हाइपर थ्रेडिंग]] तकनीक नहीं होती है। ऐसा इसलिए है क्योंकि कोर माइक्रोआर्किटेक्चर पेंटियम प्रो, II, III और एम द्वारा उपयोग किए जाने वाले P6 (माइक्रोआर्किटेक्चर) पर आधारित है।


64 केबी एल1 कैश/कोर (32 केबी एल1 डेटा + 32 केबी एल1 निर्देश) पर कोर माइक्रोआर्किटेक्चर का एल1 कैश पेंटियम एम जितना बड़ा है, पेंटियम II/III पर 32 केबी (16 केबी एल1 डेटा + 16 केबी) से अधिक है। एल1 निर्देश)। उपभोक्ता संस्करण में पेंटियम 4 एक्सट्रीम संस्करण के गैलेटिन कोर की तरह एल3 कैश का भी अभाव है, चूँकि यह विशेष रूप से कोर-आधारित ज़ीऑन के उच्च-अंत संस्करणों में उपस्थित है। L3 कैश और हाइपर-थ्रेडिंग दोनों को [[नेहलेम माइक्रोआर्किटेक्चर]] में उपभोक्ता लाइन में फिर से प्रस्तुत किया गया था।
64 केबी एल1 कैश/कोर (32 केबी एल1 डेटा + 32 केबी एल1 निर्देश) पर कोर माइक्रोआर्किटेक्चर का एल1 कैश पेंटियम एम जितना बड़ा है, पेंटियम II/III पर 32 केबी (16 केबी एल1 डेटा + 16 केबी) से अधिक है। एल1 निर्देश)। उपभोक्ता संस्करण में पेंटियम 4 एक्सट्रीम संस्करण के गैलेटिन कोर की तरह एल3 कैश का भी अभाव है, चूँकि यह विशेष रूप से कोर-आधारित ज़ीऑन के उच्च-अंत संस्करणों में उपस्थित है। L3 कैश और हाइपर-थ्रेडिंग दोनों को [[नेहलेम माइक्रोआर्किटेक्चर]] में उपभोक्ता लाइन में फिर से प्रस्तुत किया गया था।
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==प्रौद्योगिकी==
==प्रौद्योगिकी==
[[Image:Intel Core2 arch.svg|right|thumb|upright=2|इंटेल कोर माइक्रोआर्किटेक्चर]]जबकि कोर माइक्रोआर्किटेक्चर प्रमुख वास्तुशिल्प संशोधन है, यह इंटेल इज़राइल द्वारा डिजाइन किए गए पेंटियम एम प्रोसेसर परिवार पर आधारित है।<ref>{{cite web |url=http://seattletimes.nwsource.com/html/businesstechnology/2003658346_intelisrael09.html |title=इज़राइल ने इंटेल को कैसे बचाया?|last=King |first=Ian |publisher=The Seattle Times |date=April 9, 2007 |access-date=April 15, 2012}}</ref> कोर/[[पेन्रीन (माइक्रोआर्किटेक्चर)]] की संसाधन (कंप्यूटिंग) 14 चरण लंबी है <ref>{{cite web |title=इंटेल कोर माइक्रोआर्किटेक्चर के साथ ऊर्जा-कुशल प्रदर्शन, नवाचार को बढ़ावा देना|url=https://www.intel.com/pressroom/kits/events/idfspr_2006/BackgrounderIDF.pdf |publisher=Intel |date=7 March 2006}}</ref> - पेंटियम 4 या प्रेस्कॉट के अर्ध से भी कम हैं। पेन्रीन के उत्तराधिकारी नेहलेम (माइक्रोआर्किटेक्चर) में कोर/पेन्रीन की तुलना में दो चक्र अधिक शाखा त्रुटि पूर्वानुमान का दंड है। <ref>{{cite web |last1=De Gelas |first1=Johan |title=The Bulldozer Aftermath: Delving Even Deeper |url=https://www.anandtech.com/show/5057/the-bulldozer-aftermath-delving-even-deeper/2 |website=[[AnandTech]]}}</ref><ref>{{cite web |last1=Thomadakis |first1=Michael Euaggelos |title=नेहलेम प्रोसेसर और नेहलेम-ईपी एसएमपी प्लेटफॉर्म का आर्किटेक्चर|url=https://www.researchgate.net/publication/235960679}}</ref> पी6 (माइक्रोआर्किटेक्चर), [[पेंटियम एम (माइक्रोआर्किटेक्चर)]] और नेटबर्स्ट माइक्रोआर्किटेक्चर की 3 आईपीसी क्षमता की तुलना में कोर आदर्श रूप से प्रति चक्र 4 निर्देश (आईपीसी) निष्पादन दर को बनाए रख सकता है। नया आर्किटेक्चर डुअल कोर डिज़ाइन है जिसमें प्रति वाट अधिकतम प्रदर्शन और उत्तम स्केलेबिलिटी के लिए साझा L2 कैश इंजीनियर किया गया है।
[[Image:Intel Core2 arch.svg|right|thumb|upright=2|इंटेल कोर माइक्रोआर्किटेक्चर]]जबकि कोर माइक्रोआर्किटेक्चर प्रमुख वास्तुशिल्प संशोधन है, यह इंटेल इज़राइल द्वारा डिजाइन किए गए पेंटियम एम प्रोसेसर परिवार पर आधारित है।<ref>{{cite web |url=http://seattletimes.nwsource.com/html/businesstechnology/2003658346_intelisrael09.html |title=इज़राइल ने इंटेल को कैसे बचाया?|last=King |first=Ian |publisher=The Seattle Times |date=April 9, 2007 |access-date=April 15, 2012}}</ref> कोर/[[पेन्रीन (माइक्रोआर्किटेक्चर)]] की पाइपलाइन (कंप्यूटिंग) 14 चरण लंबी है <ref>{{cite web |title=इंटेल कोर माइक्रोआर्किटेक्चर के साथ ऊर्जा-कुशल प्रदर्शन, नवाचार को बढ़ावा देना|url=https://www.intel.com/pressroom/kits/events/idfspr_2006/BackgrounderIDF.pdf |publisher=Intel |date=7 March 2006}}</ref> - पेंटियम 4 या प्रेस्कॉट के अर्ध से भी कम हैं। पेन्रीन के उत्तराधिकारी नेहलेम (माइक्रोआर्किटेक्चर) में कोर/पेन्रीन की तुलना में दो चक्र अधिक शाखा त्रुटि पूर्वानुमान का दंड है। <ref>{{cite web |last1=De Gelas |first1=Johan |title=The Bulldozer Aftermath: Delving Even Deeper |url=https://www.anandtech.com/show/5057/the-bulldozer-aftermath-delving-even-deeper/2 |website=[[AnandTech]]}}</ref><ref>{{cite web |last1=Thomadakis |first1=Michael Euaggelos |title=नेहलेम प्रोसेसर और नेहलेम-ईपी एसएमपी प्लेटफॉर्म का आर्किटेक्चर|url=https://www.researchgate.net/publication/235960679}}</ref> पी6 (माइक्रोआर्किटेक्चर), [[पेंटियम एम (माइक्रोआर्किटेक्चर)]] और नेटबर्स्ट माइक्रोआर्किटेक्चर की 3 आईपीसी क्षमता की तुलना में कोर आदर्श रूप से प्रति चक्र 4 निर्देश (आईपीसी) निष्पादन दर को बनाए रख सकता है। नया आर्किटेक्चर डुअल कोर डिज़ाइन है जिसमें प्रति वाट अधिकतम प्रदर्शन और उत्तम स्केलेबिलिटी के लिए साझा L2 कैश इंजीनियर किया गया है।


डिज़ाइन में सम्मिलित नवीन तकनीक [[मैक्रो-ऑप्स फ़्यूज़न]] है, जो दो x[[86]] निर्देशों को एकल [[ माइक्रो आपरेशन |माइक्रो आपरेशन]] में जोड़ती है। उदाहरण के लिए, तुलना जैसा सामान्य कोड अनुक्रम जिसके पश्चात् सशर्त जम्प लगाई जाती है, तब एकल माइक्रो-ऑप बन जाएगा। चूँकि, यह तकनीक 64-बिट मोड में कार्य नहीं करती है।
डिज़ाइन में सम्मिलित नवीन तकनीक [[मैक्रो-ऑप्स फ़्यूज़न]] है, जो दो x[[86]] निर्देशों को एकल [[ माइक्रो आपरेशन |माइक्रो आपरेशन]] में जोड़ती है। उदाहरण के लिए, तुलना जैसा सामान्य कोड अनुक्रम जिसके पश्चात् सशर्त जम्प लगाई जाती है, तब एकल माइक्रो-ऑप बन जाएगा। चूँकि, यह तकनीक 64-बिट मोड में कार्य नहीं करती है।
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==प्रोसेसर कोर==
==प्रोसेसर कोर==


कोर माइक्रोआर्किटेक्चर के प्रोसेसर को कोर की संख्या, कैश आकार और सॉकेट के आधार पर वर्गीकृत किया जा सकता है; इनमें से प्रत्येक संयोजन का अद्वितीय कोड नाम और उत्पाद कोड होता है जिसका उपयोग अनेक ब्रांडों में किया जाता है। उदाहरण के लिए, उत्पाद कोड 80557 के साथ कोड नाम ऑलेंडेल में दो कोर, 2 एमबी एल2 कैश है और डेस्कटॉप सॉकेट 775 का उपयोग करता है, लेकिन इसे सेलेरॉन, पेंटियम, कोर 2 और ज़ीऑन के रूप में विपणन किया गया है, जिनमें से प्रत्येक में अलग-अलग सुविधाओं के सेट सक्षम हैं। अधिकांश मोबाइल और डेस्कटॉप प्रोसेसर दो वेरिएंट में आते हैं जो L2 कैश के आकार में भिन्न होते हैं, लेकिन किसी उत्पाद में L2 कैश की विशिष्ट मात्रा को उत्पादन समय पर भागों को अक्षम करके भी कम किया जा सकता है। टाइगर्टन डुअल-कोर और सभी क्वाड-कोर प्रोसेसर को छोड़कर - दो डाई को मिलाने वाले मल्टी-चिप मॉड्यूल हैं। 65 एनएम प्रोसेसर के लिए, ही उत्पाद कोड को अलग-अलग डाई वाले प्रोसेसर द्वारा साझा किया जा सकता है, लेकिन किसका उपयोग किया जाता है, इसके बारे में विशिष्ट जानकारी स्टेपिंग से प्राप्त की जा सकती है।
कोर माइक्रोआर्किटेक्चर के प्रोसेसर को कोर की संख्या, कैश आकार और सॉकेट के आधार पर वर्गीकृत किया जा सकता है; इनमें से प्रत्येक संयोजन का अद्वितीय कोड नाम और उत्पाद कोड होता है जिसका उपयोग अनेक ब्रांडों में किया जाता है। उदाहरण के लिए, उत्पाद कोड 80557 के साथ कोड नाम ऑलेंडेल में दो कोर, 2 एमबी एल2 कैश है और डेस्कटॉप सॉकेट 775 का उपयोग करता है, किन्तु इसे सेलेरॉन, पेंटियम, कोर 2 और ज़ीऑन के रूप में विपणन किया गया है, जिनमें से प्रत्येक में अलग-अलग सुविधाओं के सेट सक्षम हैं। अधिकांश मोबाइल और डेस्कटॉप प्रोसेसर दो वेरिएंट में आते हैं जो L2 कैश के आकार में भिन्न होते हैं, किन्तु किसी उत्पाद में L2 कैश की विशिष्ट मात्रा को उत्पादन समय पर भागों को अक्षम करके भी कम किया जा सकता है। टाइगर्टन डुअल-कोर और सभी क्वाड-कोर प्रोसेसर को छोड़कर - दो डाई को मिलाने वाले मल्टी-चिप मॉड्यूल हैं। 65 एनएम प्रोसेसर के लिए, ही उत्पाद कोड को अलग-अलग डाई वाले प्रोसेसर द्वारा साझा किया जा सकता है, किन्तु किसका उपयोग किया जाता है, इसके बारे में विशिष्ट जानकारी स्टेपिंग से प्राप्त की जा सकती है।


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===कॉनरो/मेरोम (65 एनएम)===
===कॉनरो/मेरोम (65 एनएम)===
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| X73xx || 2×4 एमबी || 130 W
| X73xx || 2×4 एमबी || 130 W
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===कॉनरो-एल/मेरोम-एल===
===कॉनरो-एल/मेरोम-एल===


कॉनरो-एल और मेरोम-एल प्रोसेसर कॉनरो और मेरोम के समान कोर पर आधारित हैं, लेकिन इसमें केवल कोर और 1 एमबी एल2 कैश होता है, जो प्रदर्शन की कीमत पर प्रोसेसर की उत्पादन लागत और विद्युत की खपत को काफी कम कर देता है। दोहरे कोर संस्करण. इसका उपयोग केवल अल्ट्रा-लो वोल्टेज कोर 2 सोलो यू2xxx और सेलेरॉन प्रोसेसर में किया जाता है और इसे सीपीयूआईडी परिवार 6 मॉडल 22 के रूप में पहचाना जाता है।
कॉनरो-एल और मेरोम-एल प्रोसेसर कॉनरो और मेरोम के समान कोर पर आधारित हैं, किन्तु इसमें केवल कोर और 1 एमबी एल2 कैश होता है, जो प्रदर्शन की कीमत पर प्रोसेसर की उत्पादन निवेश और विद्युत की खपत को काफी कम कर देता है। दोहरे कोर संस्करण. इसका उपयोग केवल अल्ट्रा-लो वोल्टेज कोर 2 सोलो यू2xxx और सेलेरॉन प्रोसेसर में किया जाता है और इसे सीपीयूआईडी परिवार 6 मॉडल 22 के रूप में पहचाना जाता है।


{| class="wikitable" style="font-size: 100%; text-align: center"
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| [[List of Intel Celeron microprocessors#"Conroe-CL" (65 nm)|4x5]] || एलजीए 771 || 65 W
| [[List of Intel Celeron microprocessors#"Conroe-CL" (65 nm)|4x5]] || एलजीए 771 || 65 W
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===पेन्रीन/वुल्फडेल (शाम 45 बजे)===
===पेन्रीन/वुल्फडेल (शाम 45 बजे)===
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वास्तुकला की दृष्टि से, 45 एनएम कोर 2 प्रोसेसर में SSE4.1 और नया डिवाइड/शफल इंजन है।<ref>{{Cite web|url=http://www.anandtech.com/show/2362|title = Intel Core 2 Extreme QX9650 - Penryn Ticks Ahead}}</ref>
वास्तुकला की दृष्टि से, 45 एनएम कोर 2 प्रोसेसर में SSE4.1 और नया डिवाइड/शफल इंजन है।<ref>{{Cite web|url=http://www.anandtech.com/show/2362|title = Intel Core 2 Extreme QX9650 - Penryn Ticks Ahead}}</ref>
चिप्स दो आकारों में आते हैं, 6 एमबी और 3 एमबी एल2 कैश के साथ। छोटे संस्करण को आमतौर पर क्रमशः पेन्रीन-3एम और वोल्फडेल-3एम और यॉर्कफील्ड-6एम कहा जाता है। पेन्रीन का सिंगल-कोर संस्करण, जिसे यहां पेन्रीन-एल के रूप में सूचीबद्ध किया गया है, मेरोम-एल की तरह अलग मॉडल नहीं है, बल्कि केवल सक्रिय कोर के साथ पेन्रीन-3एम मॉडल का संस्करण है।
चिप्स दो आकारों में आते हैं, 6 एमबी और 3 एमबी एल2 कैश के साथ। छोटे संस्करण को सामान्यतः क्रमशः पेन्रीन-3एम और वोल्फडेल-3एम और यॉर्कफील्ड-6एम कहा जाता है। पेन्रीन का सिंगल-कोर संस्करण, जिसे यहां पेन्रीन-एल के रूप में सूचीबद्ध किया गया है, मेरोम-एल की तरह अलग मॉडल नहीं है, बल्कि केवल सक्रिय कोर के साथ पेन्रीन-3एम मॉडल का संस्करण है।


{| class="wikitable" style="font-size: 100%; text-align: center"
{| class="wikitable" style="font-size: 100%; text-align: center"
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| 120-150 W
| 120-150 W
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===डनिंगटन===
===डनिंगटन===
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==स्टेपिंगस==


==कदम==
कोर माइक्रोआर्किटेक्चर अनेक स्टेपिंग स्तरों (स्टेपिंग्स) का उपयोग करता है, जो पिछले माइक्रोआर्किटेक्चर के विपरीत, वृद्धिशील सुधार और कैश आकार और कम पावर मोड जैसी सुविधाओं के विभिन्न सेटों का प्रतिनिधित्व करता है। इनमें से अधिकांश [[कदम उठाने का स्तर|स्टेपिंग लेवेल्स]] उपयोग ब्रांडों में किया जाता है, सामान्यतः कुछ सुविधाओं को अक्षम करके और लो-एंड चिप्स पर घड़ी की आवृत्तियों को सीमित करके।


कोर माइक्रोआर्किटेक्चर अनेक स्टेपिंग स्तरों (स्टेपिंग्स) का उपयोग करता है, जो पिछले माइक्रोआर्किटेक्चर के विपरीत, वृद्धिशील सुधार और कैश आकार और कम पावर मोड जैसी सुविधाओं के विभिन्न सेटों का प्रतिनिधित्व करता है। इनमें से अधिकांश [[कदम उठाने का स्तर]] उपयोग ब्रांडों में किया जाता है, आमतौर पर कुछ सुविधाओं को अक्षम करके और लो-एंड चिप्स पर घड़ी की आवृत्तियों को सीमित करके।
कम कैश आकार वाले स्टेपिंग अलग नामकरण योजना का उपयोग करते हैं, जिसका अर्थ है कि रिलीज़ अब वर्णमाला क्रम में नहीं हैं। अतिरिक्त स्टेपिंग का उपयोग आंतरिक और इंजीनियरिंग नमूनों में किया गया है, किन्तु तालिकाओं में असूचीबद्ध हैं।
 
कम कैश आकार वाले स्टेपिंग अलग नामकरण योजना का उपयोग करते हैं, जिसका अर्थ है कि रिलीज़ अब वर्णमाला क्रम में नहीं हैं। अतिरिक्त स्टेपिंग का उपयोग आंतरिक और इंजीनियरिंग नमूनों में किया गया है, लेकिन तालिकाओं में असूचीबद्ध हैं।


अनेक हाई-एंड कोर 2 और ज़ीऑन प्रोसेसर बड़े कैश आकार या दो से अधिक कोर प्राप्त करने के लिए दो चिप्स के मल्टी-चिप मॉड्यूल का उपयोग करते हैं।
अनेक हाई-एंड कोर 2 और ज़ीऑन प्रोसेसर बड़े कैश आकार या दो से अधिक कोर प्राप्त करने के लिए दो चिप्स के मल्टी-चिप मॉड्यूल का उपयोग करते हैं।


===65 एनएम प्रक्रिया का उपयोग कर कदम===
===65 एनएम प्रोसेस यूजिंग स्टेपिंग===
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प्रारंभिक ES/Qएस चरण हैं: B0 (सीपीयूआईडी 6F4h), B1 (6F5h) और E0 (6F9h)।
प्रारंभिक ES/Qएस चरण हैं: B0 (सीपीयूआईडी 6F4h), B1 (6F5h) और E0 (6F9h)।


मॉडल 15 (सीपीयूआईडी 06एफएक्स) प्रोसेसर के स्टेपिंग बी2/बी3, ई1, और जी0 4 एमबी एल2 कैश के साथ मानक मेरोम/कॉनरो डाई के विकासवादी चरण हैं, अल्पकालिक ई1 स्टेपिंग का उपयोग केवल मोबाइल प्रोसेसर में किया जाता है। स्टेपिंग एल2 और एम0 केवल 2 एमबी एल2 कैश के साथ कॉनरो (माइक्रोप्रोसेसर) या एलेंडेल चिप्स हैं, जो लो-एंड प्रोसेसर के लिए उत्पादन लागत और विद्युत की खपत को कम करते हैं।
मॉडल 15 (सीपीयूआईडी 06एफएक्स) प्रोसेसर के स्टेपिंग बी2/बी3, ई1, और जी0 4 एमबी एल2 कैश के साथ मानक मेरोम/कॉनरो डाई के विकासवादी चरण हैं, अल्पकालिक ई1 स्टेपिंग का उपयोग केवल मोबाइल प्रोसेसर में किया जाता है। स्टेपिंग एल2 और एम0 केवल 2 एमबी एल2 कैश के साथ कॉनरो (माइक्रोप्रोसेसर) या एलेंडेल चिप्स हैं, जो लो-एंड प्रोसेसर के लिए उत्पादन निवेश और विद्युत की खपत को कम करते हैं।


G0 और M0 चरण C1E स्थिति में निष्क्रिय विद्युत की खपत में सुधार करते हैं और डेस्कटॉप प्रोसेसर में C2E स्थिति जोड़ते हैं। मोबाइल प्रोसेसर में, जो सभी C4 निष्क्रिय अवस्थाओं के माध्यम से C1 का समर्थन करते हैं, स्टेपिंग E1, G0 और M0 [[सॉकेट पी]] के साथ मोबाइल इंटेल 965 एक्सप्रेस (सेंट्रिनो या सांता रोजा प्लेटफॉर्म (2007)) प्लेटफॉर्म के लिए समर्थन जोड़ते हैं, जबकि पूर्व वाले B2 और L2 स्टेपिंग केवल सॉकेट एम आधारित मोबाइल इंटेल 945 एक्सप्रेस (सेंट्रिनो या नापा प्लेटफॉर्म (2006)) प्लेटफॉर्म के लिए दिखाई देते हैं।
G0 और M0 चरण C1E स्थिति में निष्क्रिय विद्युत की खपत में सुधार करते हैं और डेस्कटॉप प्रोसेसर में C2E स्थिति जोड़ते हैं। मोबाइल प्रोसेसर में, जो सभी C4 निष्क्रिय अवस्थाओं के माध्यम से C1 का समर्थन करते हैं, स्टेपिंग E1, G0 और M0 [[सॉकेट पी]] के साथ मोबाइल इंटेल 965 एक्सप्रेस (सेंट्रिनो या सांता रोजा प्लेटफॉर्म (2007)) प्लेटफॉर्म के लिए समर्थन जोड़ते हैं, जबकि पूर्व वाले B2 और L2 स्टेपिंग केवल सॉकेट एम आधारित मोबाइल इंटेल 945 एक्सप्रेस (सेंट्रिनो या नापा प्लेटफॉर्म (2006)) प्लेटफॉर्म के लिए दिखाई देते हैं।


मॉडल 22 स्टेपिंग A1 (सीपीयूआईडी 10661h) महत्वपूर्ण डिज़ाइन परिवर्तन को दर्शाता है, जिसमें केवल कोर और 1 एमबी L2 कैश है जो निम्न-अंत के लिए विद्युत की खपत और विनिर्माण लागत को कम करता है। पूर्व के चरणों की तरह, A1 का उपयोग मोबाइल इंटेल 965 एक्सप्रेस प्लेटफ़ॉर्म के साथ नहीं किया जाता है।
मॉडल 22 स्टेपिंग A1 (सीपीयूआईडी 10661h) महत्वपूर्ण डिज़ाइन परिवर्तन को दर्शाता है, जिसमें केवल कोर और 1 एमबी L2 कैश है जो निम्न-अंत के लिए विद्युत की खपत और विनिर्माण निवेश को कम करता है। पूर्व के चरणों की तरह, A1 का उपयोग मोबाइल इंटेल 965 एक्सप्रेस प्लेटफ़ॉर्म के साथ नहीं किया जाता है।


स्टेपिंग G0, M0 और A1 ने 2008 में ज्यादातर सभी पुराने स्टेपिंग को बदल दिया। 2009 में, मूल स्टेपिंग B2 को बदलने के लिए नया स्टेपिंग G2 पेश किया गया था।<ref>{{cite web|url=http://www.radisys.com/files/support_downloads/PCN%203100003_L7400%20stepping%20change%208%2012%2009.pdf|access-date=June 17, 2012|title=उत्पाद परिवर्तन सूचना|url-status=dead|archive-url=https://web.archive.org/web/20101222141937/http://radisys.com/files/support_downloads/PCN%203100003_L7400%20stepping%20change%208%2012%2009.pdf|archive-date=December 22, 2010}}</ref>
स्टेपिंग G0, M0 और A1 ने 2008 में अधिकतर सभी पुराने स्टेपिंग को बदल दिया। 2009 में, मूल स्टेपिंग B2 को बदलने के लिए नया स्टेपिंग G2 पेश किया गया था।<ref>{{cite web|url=http://www.radisys.com/files/support_downloads/PCN%203100003_L7400%20stepping%20change%208%2012%2009.pdf|access-date=June 17, 2012|title=उत्पाद परिवर्तन सूचना|url-status=dead|archive-url=https://web.archive.org/web/20101222141937/http://radisys.com/files/support_downloads/PCN%203100003_L7400%20stepping%20change%208%2012%2009.pdf|archive-date=December 22, 2010}}</ref>




===45 एनएम प्रक्रिया का उपयोग करते हुए कदम===
===45 एनएम प्रोसेस यूजिंग स्टेपिंग===
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मॉडल 23 (सीपीयूआईडी 01067एक्सएच) में, इंटेल ने ही समय में पूर्ण (6 एमबी) और कम (3 एमबी) एल2 कैश के साथ विपणन प्रारंभ किया, और उन्हें समान सीपीयू मान दिए। सभी चरणों में नए SSE4|SSE4.1 निर्देश हैं। स्टेपिंग C1/M1 विशेष रूप से क्वाड कोर प्रोसेसर के लिए C0/M0 का बग फिक्स संस्करण था और केवल उन्हीं में उपयोग किया जाता था। स्टेपिंग E0/R0 दो नए निर्देश (XSAVE/XRSTOR) जोड़ता है और सभी पुराने स्टेपिंग्स को बदल देता है।
मॉडल 23 (सीपीयूआईडी 01067एक्सएच) में, इंटेल ने ही समय में पूर्ण (6 एमबी) और कम (3 एमबी) एल2 कैश के साथ विपणन प्रारंभ किया, और उन्हें समान सीपीयू मान दिए। सभी चरणों में नए SSE4|SSE4.1 निर्देश हैं। स्टेपिंग C1/M1 विशेष रूप से क्वाड कोर प्रोसेसर के लिए C0/M0 का बग फिक्स संस्करण था और केवल उन्हीं में उपयोग किया जाता था। स्टेपिंग E0/R0 दो नए निर्देश (XSAVE/XRSTOR) जोड़ता है और सभी पुराने स्टेपिंग्स को बदल देता है।


मोबाइल प्रोसेसर में, स्टेपिंग C0/M0 का उपयोग केवल इंटेल मोबाइल 965 एक्सप्रेस (सेंट्रिनो या सांता रोजा प्लेटफॉर्म (2007)) प्लेटफॉर्म में किया जाता है, जबकि स्टेपिंग E0/R0 पश्चात् के इंटेल मोबाइल 4 एक्सप्रेस (सेंट्रिनो या मोंटेविना प्लेटफॉर्म (2008)) को सपोर्ट करता है। प्लैटफ़ॉर्म।
मोबाइल प्रोसेसर में, स्टेपिंग C0/M0 का उपयोग केवल इंटेल मोबाइल 965 एक्सप्रेस (सेंट्रिनो या सांता रोजा प्लेटफॉर्म (2007)) प्लेटफॉर्म में किया जाता है, जबकि स्टेपिंग E0/R0 पश्चात् के इंटेल मोबाइल 4 एक्सप्रेस (सेंट्रिनो या मोंटेविना प्लेटफॉर्म (2008)) को सपोर्ट करता है।


मॉडल 30 स्टेपिंग ए1 (सीपीयूआईडी 106डी1एच) सामान्य दो कोर के अतिरिक्त एल3 कैश और छह जोड़ता है, जिससे 503 मिमी² का असामान्य रूप से बड़ा डाई आकार बनता है।<ref>{{cite web |title=ARK entry for Intel Xeon Processor X7460 |url=http://ark.intel.com/Product.aspx?id=36947&processor=X7460&spec-codes=SLG9P |publisher=Intel |access-date=July 14, 2009}}</ref> फरवरी 2008 तक, इसे केवल उच्च-स्तरीय ज़ीऑन 7400 श्रृंखला ([[डनिंगटन (माइक्रोप्रोसेसर)]]) में ही स्थान मिली है।
मॉडल 30 स्टेपिंग ए1 (सीपीयूआईडी 106डी1एच) सामान्य दो कोर के अतिरिक्त एल3 कैश और छह जोड़ता है, जिससे 503 मिमी² का असामान्य रूप से बड़ा डाई आकार बनता है।<ref>{{cite web |title=ARK entry for Intel Xeon Processor X7460 |url=http://ark.intel.com/Product.aspx?id=36947&processor=X7460&spec-codes=SLG9P |publisher=Intel |access-date=July 14, 2009}}</ref> फरवरी 2008 तक, इसे केवल उच्च-स्तरीय ज़ीऑन 7400 श्रृंखला ([[डनिंगटन (माइक्रोप्रोसेसर)]]) में ही स्थान मिली है।
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यॉर्कफील्डएक्सई मॉडल QX9770 (1600 एमटी/एस एफएसबी के साथ 45 एनएम) में सीमित चिपसेट अनुकूलता है - केवल X38, P35 ([[ overclocking | overसी.एलocking]] के साथ) और कुछ उच्च-प्रदर्शन X48 और P45 मदरबोर्ड संगत हैं। पेन्रीन तकनीक के लिए समर्थन प्रदान करने के लिए धीरे-धीरे BIOएस अपडेट जारी किए जा रहे थे, और QX9775 केवल Intel D5400Xएस मदरबोर्ड के साथ संगत है। वोल्फडेल-3एम मॉडल ई7200 में भी सीमित अनुकूलता है (कम से कम एक्सप्रेस 200 चिपसेट असंगत है).
यॉर्कफील्डएक्सई मॉडल QX9770 (1600 एमटी/एस एफएसबी के साथ 45 एनएम) में सीमित चिपसेट अनुकूलता है - केवल X38, P35 ([[ overclocking | overसी.एलocking]] के साथ) और कुछ उच्च-प्रदर्शन X48 और P45 मदरबोर्ड संगत हैं। पेन्रीन तकनीक के लिए समर्थन प्रदान करने के लिए धीरे-धीरे BIOएस अपडेट जारी किए जा रहे थे, और QX9775 केवल Intel D5400Xएस मदरबोर्ड के साथ संगत है। वोल्फडेल-3एम मॉडल ई7200 में भी सीमित अनुकूलता है (कम से कम एक्सप्रेस 200 चिपसेट असंगत है).


चूँकि मदरबोर्ड में कॉनरो को सपोर्ट करने के लिए आवश्यक चिपसेट हो सकता है, लेकिन उपर्युक्त चिपसेट पर आधारित कुछ मदरबोर्ड कॉनरो को सपोर्ट नहीं करते हैं। ऐसा इसलिए है क्योंकि सभी कॉनरो-आधारित प्रोसेसर को [http://download.intel.com/design/processor/applnots/31321402.pdf वोल्टेज रेगुलेटर-डाउन (VRD) 11.0] में निर्दिष्ट नवीन पावर डिलीवरी सुविधा सेट की आवश्यकता होती है। यह आवश्यकता कॉनरो द्वारा प्रतिस्थापित पेंटियम 4/डी सीपीयू की तुलना में काफी कम विद्युत खपत का परिणाम है। मदरबोर्ड जिसमें सहायक चिपसेट और वीआरडी 11 दोनों हैं, कॉनरो प्रोसेसर का समर्थन करता है, लेकिन फिर भी कुछ बोर्डों को कॉनरो की एफआईडी (फ़्रीक्वेंसी आईडी) और वीआईडी ​​(वोल्टेज आईडी) को पहचानने के लिए अद्यतन [[BIOS|BIO]]एस की आवश्यकता होगी।
चूँकि मदरबोर्ड में कॉनरो को सपोर्ट करने के लिए आवश्यक चिपसेट हो सकता है, किन्तु उपर्युक्त चिपसेट पर आधारित कुछ मदरबोर्ड कॉनरो को सपोर्ट नहीं करते हैं। ऐसा इसलिए है क्योंकि सभी कॉनरो-आधारित प्रोसेसर को [http://download.intel.com/design/processor/applnots/31321402.pdf वोल्टेज रेगुलेटर-डाउन (VRD) 11.0] में निर्दिष्ट नवीन पावर डिलीवरी सुविधा सेट की आवश्यकता होती है। यह आवश्यकता कॉनरो द्वारा प्रतिस्थापित पेंटियम 4/डी सीपीयू की तुलना में काफी कम विद्युत खपत का परिणाम है। मदरबोर्ड जिसमें सहायक चिपसेट और वीआरडी 11 दोनों हैं, कॉनरो प्रोसेसर का समर्थन करता है, किन्तु फिर भी कुछ बोर्डों को कॉनरो की एफआईडी (फ़्रीक्वेंसी आईडी) और वीआईडी ​​(वोल्टेज आईडी) को पहचानने के लिए अद्यतन [[BIOS|BIO]]एस की आवश्यकता होगी।


===सिंक्रोनस मेमोरी मॉड्यूल===
===सिंक्रोनस मेमोरी मॉड्यूल===
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{| class="wikitable" style="font-size: 100%; text-align: center"
{| class="wikitable" style="font-size: 100%; text-align: center"
|+ Matched प्रोसेसर और RAM ratings
|+ मैच प्रोसेसर एंड आरएएम रेटिंग
|-
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! style="text-align:left;" rowspan="2"| प्रोसेसर मॉडल
! style="text-align:left;" rowspan="2"| प्रोसेसर मॉडल
Line 670: Line 665:
|align=center| 1600 एमटी/s
|align=center| 1600 एमटी/s
|}
|}
बड़ी मात्रा में मेमोरी एक्सेस की आवश्यकता वाले कार्यों पर, क्वाड-कोर कोर 2 प्रोसेसर महत्वपूर्ण रूप से लाभान्वित हो सकते हैं<ref>{{cite web |title=Benchmarks of four Prime95 processes on a quad-core |url=http://www.mersenneforum.org/showpost.php?p=106531&postcount=25 |publisher=Mersenne Forum |author=Jacob |date=May 19, 2007 |access-date=May 22, 2007}}</ref> DDR2 SDRAM या Specification मानकों|PC2-8500 मेमोरी का उपयोग करने से, जो CPU के एफएसबी के समान गति से चलती है; यह आधिकारिक रूप से समर्थित कॉन्फ़िगरेशन नहीं है, लेकिन अनेक मदरबोर्ड इसका समर्थन करते हैं।
बड़ी मात्रा में मेमोरी एक्सेस की आवश्यकता वाले कार्यों पर, क्वाड-कोर कोर 2 प्रोसेसर महत्वपूर्ण रूप से लाभान्वित हो सकते हैं<ref>{{cite web |title=Benchmarks of four Prime95 processes on a quad-core |url=http://www.mersenneforum.org/showpost.php?p=106531&postcount=25 |publisher=Mersenne Forum |author=Jacob |date=May 19, 2007 |access-date=May 22, 2007}}</ref> DDR2 SDRAM या Specification मानकों|PC2-8500 मेमोरी का उपयोग करने से, जो CPU के एफएसबी के समान गति से चलती है; यह आधिकारिक रूप से समर्थित कॉन्फ़िगरेशन नहीं है, किन्तु अनेक मदरबोर्ड इसका समर्थन करते हैं।


कोर 2 प्रोसेसर को DDR2 के उपयोग की आवश्यकता नहीं है। जबकि Intel 975X और P965 चिपसेट को इस मेमोरी की आवश्यकता होती है, कुछ मदरबोर्ड और चिपसेट कोर 2 प्रोसेसर और [[DDR SDRAM]] मेमोरी दोनों का समर्थन करते हैं। डीडीआर मेमोरी का उपयोग करते समय, कम उपलब्ध मेमोरी बैंडविड्थ के कारण प्रदर्शन कम हो सकता है।
कोर 2 प्रोसेसर को DDR2 के उपयोग की आवश्यकता नहीं है। जबकि Intel 975X और P965 चिपसेट को इस मेमोरी की आवश्यकता होती है, कुछ मदरबोर्ड और चिपसेट कोर 2 प्रोसेसर और [[DDR SDRAM]] मेमोरी दोनों का समर्थन करते हैं। डीडीआर मेमोरी का उपयोग करते समय, कम उपलब्ध मेमोरी बैंडविड्थ के कारण प्रदर्शन कम हो सकता है।
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==चिप इरेटा==
==चिप इरेटा==


X6800, E6000 और E4000 प्रोसेसर में कोर 2 [[ स्मृति प्रबंधन इकाई |स्मृति प्रबंधन इकाई]] (MMU) x86 हार्डवेयर की पिछली पीढ़ियों में पूर्व विनिर्देशों के [[कार्यान्वयन]] के लिए कार्य नहीं करती है। इससे मौजूदा [[ऑपरेटिंग सिस्टम]] सॉफ़्टवेयर के साथ समस्याएं उत्पन्न हो सकती हैं, जिनमें से अनेक गंभीर सुरक्षा और स्थिरता संबंधी समस्याएं हैं। इंटेल के दस्तावेज़ में कहा गया है कि उनके प्रोग्रामिंग मैनुअल को आने वाले महीनों में समस्याओं से बचने के लिए कोर 2 के लिए [[अनुवाद लुकासाइड बफर]] (टीएलबी) को प्रबंधित करने के अनुशंसित तरीकों की जानकारी के साथ अपडेट किया जाएगा, और स्वीकार करते हैं कि, दुर्लभ मामलों में, अनुचित टीएलबी अमान्यता के परिणामस्वरूप अप्रत्याशित परिणाम हो सकते हैं। सिस्टम व्यवहार, जैसे हैंग होना या त्रुटि डेटा।<ref>{{cite web |title=Dual-Core Intel Xeon Processor 7200 Series and Quad-Core Intel Xeon Processor 7300 Series |url=http://download.intel.com/design/processor/datashts/31327807.pdf |page=46 |access-date=January 23, 2010}}</ref>
X6800, E6000 और E4000 प्रोसेसर में कोर 2 [[ स्मृति प्रबंधन इकाई |मेमोरी मैनेजमेंट यूनिट]] (MMU) x86 हार्डवेयर की पिछली पीढ़ियों में पूर्व विनिर्देशों के [[कार्यान्वयन]] के लिए कार्य नहीं करती है। इससे मौजूदा [[ऑपरेटिंग सिस्टम]] सॉफ़्टवेयर के साथ समस्याएं उत्पन्न हो सकती हैं, जिनमें से अनेक गंभीर सुरक्षा और स्थिरता संबंधी समस्याएं हैं। इंटेल के दस्तावेज़ में कहा गया है कि उनके प्रोग्रामिंग मैनुअल को आने वाले महीनों में समस्याओं से बचने के लिए कोर 2 के लिए [[अनुवाद लुकासाइड बफर|ट्रांसलेशन लुकासाइड बफर]] (टीएलबी) को प्रबंधित करने के अनुशंसित तरीकों की जानकारी के साथ अपडेट किया जाएगा, और स्वीकार करते हैं कि, दुर्लभ मामलों में, अनुचित टीएलबी अमान्यता के परिणामस्वरूप अप्रत्याशित परिणाम हो सकते हैं। सिस्टम व्यवहार, जैसे हैंग होना या त्रुटि डेटा।<ref>{{cite web |title=Dual-Core Intel Xeon Processor 7200 Series and Quad-Core Intel Xeon Processor 7300 Series |url=http://download.intel.com/design/processor/datashts/31327807.pdf |page=46 |access-date=January 23, 2010}}</ref>
बताए गए मुद्दों में से:
 
बताए गए विषय में से:


* NX बिट|गैर-निष्पादित बिट को कोर में साझा किया जाता है।
* NX बिट|गैर-निष्पादित बिट को कोर में साझा किया जाता है।
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* सामान्य अनुदेश अनुक्रम चलाकर किसी प्रक्रिया के लिए अनुमत लेखन की सीमा के बाहर स्मृति भ्रष्टाचार की अनुमति दी जाती है।
* सामान्य अनुदेश अनुक्रम चलाकर किसी प्रक्रिया के लिए अनुमत लेखन की सीमा के बाहर स्मृति भ्रष्टाचार की अनुमति दी जाती है।


Intel [[इरेटा]] Ax39, Ax43, Ax65, Ax79, Ax90, Ax99 को विशेष रूप से गंभीर कहा जाता है।<ref>{{cite web |url=http://download.intel.com/design/mobile/SPECUPDT/31407918.pdf |pages=18–21 |title=Intel Core 2 Duo Processor for Intel Centrino Duo Processor Technology Specification Update}}</ref> 39, 43, 79, जो अप्रत्याशित व्यवहार या सिस्टम हैंग का कारण बन सकते हैं, को हाल के स्टेपिंग स्तर में ठीक कर दिया गया है।
Intel [[इरेटा]] Ax39, Ax43, Ax65, Ax79, Ax90, Ax99 को विशेष रूप से गंभीर कहा जाता है।<ref>{{cite web |url=http://download.intel.com/design/mobile/SPECUPDT/31407918.pdf |pages=18–21 |title=Intel Core 2 Duo Processor for Intel Centrino Duo Processor Technology Specification Update}}</ref> 39, 43, 79, जो अप्रत्याशित व्यवहार या सिस्टम हैंग का कारण बन सकते हैं, को वर्तमान के स्टेपिंग स्तर में ठीक कर दिया गया है।


जिन लोगों ने इरेटा को विशेष रूप से गंभीर बताया है उनमें [[ओपनबीएसडी]] के थियो डी रैड्ट सम्मिलित हैं<ref>{{Cite web|url=https://marc.info/?l=openbsd-misc&m=118296441702631|title='Intel Core 2' - MARC|website=marc.info}}</ref> और [[ड्रैगनफ्लाई बीएसडी]] के [[मैट डिलन (कंप्यूटर वैज्ञानिक)]]।<ref>{{cite web |url=http://undeadly.org/cgi?action=article&sid=20070630105416&mode=expanded&count=14 |title=इंटेल कोर बग्स पर मैथ्यू डिलन|publisher=OpenBSD journal |date=June 30, 2007 |access-date=April 15, 2012}}</ref> [[लिनस टोरवाल्ड्स]] ने विपरीत दृष्टिकोण रखते हुए टीएलबी मुद्दे को पूरी तरह से महत्वहीन बताया और कहा, सबसे बड़ी समस्या यह है कि इंटेल को टीएलबी व्यवहार को उत्तम विधि से प्रलेखित करना चाहिए था।<ref>{{cite web |url=http://www.realworldtech.com/forums/index.cfm?action=detail&id=80552&threadid=80534&roomid=2 |publisher=Real World Technologies |last=Torvalds |first=Linus |title=Core 2 Errata -- problematic or overblown? |access-date=April 15, 2012 |date=June 27, 2007}}</ref>
जिन लोगों ने इरेटा को विशेष रूप से गंभीर बताया है उनमें [[ओपनबीएसडी]] के थियो डी रैड्ट सम्मिलित हैं<ref>{{Cite web|url=https://marc.info/?l=openbsd-misc&m=118296441702631|title='Intel Core 2' - MARC|website=marc.info}}</ref> और [[ड्रैगनफ्लाई बीएसडी]] के [[मैट डिलन (कंप्यूटर वैज्ञानिक)]]।<ref>{{cite web |url=http://undeadly.org/cgi?action=article&sid=20070630105416&mode=expanded&count=14 |title=इंटेल कोर बग्स पर मैथ्यू डिलन|publisher=OpenBSD journal |date=June 30, 2007 |access-date=April 15, 2012}}</ref> [[लिनस टोरवाल्ड्स]] ने विपरीत दृष्टिकोण रखते हुए टीएलबी मुद्दे को पूरी तरह से महत्वहीन बताया और कहा, सबसे बड़ी समस्या यह है कि इंटेल को टीएलबी व्यवहार को उत्तम विधि से प्रलेखित करना चाहिए था।<ref>{{cite web |url=http://www.realworldtech.com/forums/index.cfm?action=detail&id=80552&threadid=80534&roomid=2 |publisher=Real World Technologies |last=Torvalds |first=Linus |title=Core 2 Errata -- problematic or overblown? |access-date=April 15, 2012 |date=June 27, 2007}}</ref>
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==यह भी देखें==
==यह भी देखें==
*x86
*x86
* [[इंटेल सीपीयू माइक्रोआर्किटेक्चर की सूची]]
* [[इंटेल सीपीयू माइक्रोआर्किटेक्चर की सूची|इंटेल सीपीयू माइक्रोआर्किटेक्चर लिस्ट]]


==संदर्भ==
==संदर्भ==

Revision as of 13:11, 8 December 2023

For इंटेल प्रोसेसर को इंटेल कोर के रूप में ब्रांड किया गया, see इंटेल कोर.
इंटेल कोर
General information
LaunchedJune 26, 2006; 18 years ago (June 26, 2006) (Xeon)
July 27, 2006; 18 years ago (July 27, 2006) (Core 2)
Performance
Max. CPU clock rate933 MHz to 3.5 गीगा
FSB speeds533 MT/s to 1600 एमटी/एस
Cache
L1 cache64 KB प्रति कोर
L2 cache0.5 को 6 एमबी प्रति 2 कोर
L3 cache8 एमबी से 16 एमबी साझा किया गया (ज़ीऑन 7400)
Architecture and classification
Technology node65 nm to 45 nm
Microarchitectureकोर
Instruction setx86-64
Instructionsx86, x86-64
Extensions
Physical specifications
Transistors
Cores
  • 1–4 (2-6 ज़ीऑन)
Socket(s)
Products, models, variants
Model(s)
History
PredecessorNetBurst
उन्नत पेंटियम M (माइक्रोआर्किटेक्चर संवर्धित पेंटियम M ([[P6 (उन्नत पेंटियम एम (माइक्रोआर्किटेक्चर

उन्नत पेंटियम एम

माइक्रोआर्किटेक्चर)|P6]])
Successorपेन्रीन (टिक)
(कोर का एक संस्करण)
नेहलेम (टॉक)
Support status
असमर्थित

इंटेल कोर माइक्रोआर्किटेक्चर (अस्थायी रूप से अगली जनरेशन के माइक्रो-आर्किटेक्चर के रूप में जाना जाता है,[1] और यह मेरोम के रूप में विकसित)[2] 2006 के मध्य में इंटेल द्वारा लॉन्च किया गया मल्टी-कोर सेंट्रल प्रोसेसिंग यूनिट सूक्ष्मवास्तुकला है। यह योना (माइक्रोप्रोसेसर) की तुलना में प्रमुख विकास है, जो पी6 (माइक्रोआर्किटेक्चर) का पूर्व संस्करण है जो 1995 में पेंटियम प्रो के साथ प्रारंभ हुआ था। इसने नेटबर्स्ट माइक्रोआर्किटेक्चर को भी प्रतिस्थापित कर दिया था, जो उच्च घड़ी की दर के लिए डिज़ाइन की गई अकुशल पाइपलाइन (कंप्यूटिंग) के कारण उच्च विद्युत की खपत और ऊर्जा की तीव्रता से ग्रस्त था। 2004 के प्रारंभ में नेटबर्स्ट (प्रेस्कॉट) के नए संस्करण को प्रतिस्पर्धी प्रदर्शन के लिए आवश्यक घड़ियों तक पहुंचने के लिए बहुत उच्च शक्ति की आवश्यकता थी, जिससे यह मल्टी-कोर प्रोसेसर | डुअल/मल्टी-कोर सीपीयू में परिवर्तन के लिए अनुपयुक्त हो गया था। 7 मई 2004 को इंटेल ने अगले नेटबर्स्ट, तेजस और जयहॉक को अस्वीकृत करने की पुष्टि की हैं।[3] इंटेल 2001 से पेंटियम एम का 64-बिट विकास मेरोम विकसित कर रहा था,[2] और डेस्कटॉप कंप्यूटर और सर्वर में नेटबर्स्ट की स्थान लेते हुए इसे सभी मार्केट क्षेत्रों में विस्तारित करने का निर्णय लिया हैं। इसे पेंटियम एम से छोटी और कुशल पाइपलाइन का विकल्प उत्तराधिकार में मिला है, जो नेटबर्स्ट की उच्च घड़ियों तक नहीं पहुंचने के अतिरिक्त उत्तम प्रदर्शन प्रदान करता है।[lower-alpha 1]

इस आर्किटेक्चर का उपयोग करने वाले पूर्व प्रोसेसर का कोड-नाम 'मेरोम (माइक्रोप्रोसेसर)', 'कॉनरो (माइक्रोप्रोसेसर)', और 'वुडक्रेस्ट (माइक्रोप्रोसेसर)' था; मेरोम मोबाइल कंप्यूटिंग के लिए है, कॉनरो डेस्कटॉप सिस्टम के लिए है, और वुडक्रेस्ट सर्वर और वर्कस्टेशन के लिए है। वास्तुशिल्प रूप से समान होते हुए भी, तीन प्रोसेसर लाइनें उपयोग किए गए सॉकेट, बस की गति और विद्युत की खपत में भिन्न होती हैं। पूर्व कोर-आधारित डेस्कटॉप और मोबाइल प्रोसेसर को इंटेल कोर 2 ब्रांड दिया गया था,इसके पश्चात् इसमें निचले स्तर के पेंटियम डुअल-कोर, पेंटियम और सेलेरोन ब्रांडों तक इसका विस्तार किया गया; जबकि सर्वर और वर्कस्टेशन कोर-आधारित प्रोसेसर को जिऑन ब्रांड किया गया था।

सुविधाएँ

पेंटियम 4 और पेंटियम डी-ब्रांडेड सीपीयू के पूर्ववर्ती नेटबर्स्ट माइक्रोआर्किटेक्चर की तुलना में कोर माइक्रोआर्किटेक्चर कम घड़ी दरों पर परिवर्तित किया और उपलब्ध घड़ी चक्र और शक्ति दोनों के उपयोग में सुधार हुआ।[4] कोर माइक्रोआर्किटेक्चर अधिक कुशल डिकोडिंग चरण, निष्पादन इकाइयां, सीपीयू कैश और बस (कंप्यूटिंग) प्रदान करता है, जिससे उनकी प्रसंस्करण क्षमता में वृद्धि करते हुए कोर 2-ब्रांडेड सीपीयू की विद्युत ऊर्जा खपत कम हो जाती है। इंटेल के सीपीयू में क्लॉक रेट, आर्किटेक्चर और सेमीकंडक्टर प्रक्रिया के अनुसार विद्युत की खपत में व्यापक रूप से भिन्नता है, जैसा कि सीपीयू पावर अपव्यय तालिकाओं में दिखाया गया है।

पिछले नेटबर्स्ट सीपीयू की तरह, कोर आधारित प्रोसेसर में अनेक कोर और हार्डवेयर वर्चुअलाइजेशन समर्थन (इंटेल वीटी-एक्स के रूप में विपणन), और इंटेल 64 और एसएसएसई 3 की सुविधा है। चूँकि, कोर-आधारित प्रोसेसर में पेंटियम 4 प्रोसेसर की तरह हाइपर थ्रेडिंग तकनीक नहीं होती है। ऐसा इसलिए है क्योंकि कोर माइक्रोआर्किटेक्चर पेंटियम प्रो, II, III और एम द्वारा उपयोग किए जाने वाले P6 (माइक्रोआर्किटेक्चर) पर आधारित है।

64 केबी एल1 कैश/कोर (32 केबी एल1 डेटा + 32 केबी एल1 निर्देश) पर कोर माइक्रोआर्किटेक्चर का एल1 कैश पेंटियम एम जितना बड़ा है, पेंटियम II/III पर 32 केबी (16 केबी एल1 डेटा + 16 केबी) से अधिक है। एल1 निर्देश)। उपभोक्ता संस्करण में पेंटियम 4 एक्सट्रीम संस्करण के गैलेटिन कोर की तरह एल3 कैश का भी अभाव है, चूँकि यह विशेष रूप से कोर-आधारित ज़ीऑन के उच्च-अंत संस्करणों में उपस्थित है। L3 कैश और हाइपर-थ्रेडिंग दोनों को नेहलेम माइक्रोआर्किटेक्चर में उपभोक्ता लाइन में फिर से प्रस्तुत किया गया था।

रोडमैप

Main article: इंटेल टिक-टॉक

प्रौद्योगिकी

इंटेल कोर माइक्रोआर्किटेक्चर

जबकि कोर माइक्रोआर्किटेक्चर प्रमुख वास्तुशिल्प संशोधन है, यह इंटेल इज़राइल द्वारा डिजाइन किए गए पेंटियम एम प्रोसेसर परिवार पर आधारित है।[5] कोर/पेन्रीन (माइक्रोआर्किटेक्चर) की पाइपलाइन (कंप्यूटिंग) 14 चरण लंबी है [6] - पेंटियम 4 या प्रेस्कॉट के अर्ध से भी कम हैं। पेन्रीन के उत्तराधिकारी नेहलेम (माइक्रोआर्किटेक्चर) में कोर/पेन्रीन की तुलना में दो चक्र अधिक शाखा त्रुटि पूर्वानुमान का दंड है। [7][8] पी6 (माइक्रोआर्किटेक्चर), पेंटियम एम (माइक्रोआर्किटेक्चर) और नेटबर्स्ट माइक्रोआर्किटेक्चर की 3 आईपीसी क्षमता की तुलना में कोर आदर्श रूप से प्रति चक्र 4 निर्देश (आईपीसी) निष्पादन दर को बनाए रख सकता है। नया आर्किटेक्चर डुअल कोर डिज़ाइन है जिसमें प्रति वाट अधिकतम प्रदर्शन और उत्तम स्केलेबिलिटी के लिए साझा L2 कैश इंजीनियर किया गया है।

डिज़ाइन में सम्मिलित नवीन तकनीक मैक्रो-ऑप्स फ़्यूज़न है, जो दो x86 निर्देशों को एकल माइक्रो आपरेशन में जोड़ती है। उदाहरण के लिए, तुलना जैसा सामान्य कोड अनुक्रम जिसके पश्चात् सशर्त जम्प लगाई जाती है, तब एकल माइक्रो-ऑप बन जाएगा। चूँकि, यह तकनीक 64-बिट मोड में कार्य नहीं करती है।

कोर अज्ञात पतों के साथ मेमोरी डिसएम्बिगेशन या रॉ निर्भरता उल्लंघनों को चिंतन रूप से निष्पादित कर सकता है।[9]

अन्य नवीन प्रौद्योगिकियों में सभी 128-बिट एसएसई निर्देशों का 1 चक्र थ्रूपुट (2 चक्र पूर्व) और नया विद्युत बचत डिज़ाइन सम्मिलित है। सभी घटक न्यूनतम गति पर चलेंगे, और आवश्यकतानुसार गति को गतिशील रूप से बढ़ाएंगे (एएमडी की कूल'एन'क्विट पावर-सेविंग तकनीक के समान, और पूर्व के मोबाइल प्रोसेसर से इंटेल की अपनी स्पीडस्टेप तकनीक के समान) होती हैं। यह चिप को कम ऊर्जा उत्पन्न करने और विद्युत का उपयोग कम करने की अनुमति देता है।

अधिकांश वुडक्रेस्ट सीपीयू के लिए, सामने की ओर बस (एफएसबी) 1333 एमटी/सेकेंड पर चलती है; चूँकि, निचले स्तर के 1.60 और 1.86 गीगा वेरिएंट के लिए इसे घटाकर 1066 एमटी/एस कर दिया गया है।[10][11] मेरोम मोबाइल वेरिएंट के- प्रारंभ में 667 एमटी/एस के एफएसबी पर चलाने का लक्ष्य रखा गया था, जबकि 800 एमटी/एस एफएसबी का समर्थन करने वाले मेरोम की दूसरी लहर को मई 2007 में अलग सॉकेट के साथ सांता रोजा प्लेटफॉर्म के भाग के रूप में जारी किया गया था। डेस्कटॉप -ओरिएंटेड कॉनरो ने 800 एमटी/एस या 1066 एमटी/एस की एफएसबी वाले मॉडल के साथ प्रारंभ की और 1333 एमटी/एस लाइन को आधिकारिक तौर पर 22 जुलाई 2007 को लॉन्च किया गया।

इन प्रोसेसरों का विद्युत उपयोग बहुत कम है: औसत ऊर्जा उपयोग अल्ट्रा लो वोल्टेज वेरिएंट में 1-2 वाट रेंज में होना चाहिए, कॉनरो और अधिकांश वुडक्रेस्ट के लिए 65 वाट की थर्मल डिज़ाइन पावर (टीडीपी), 3.0 के लिए 80 वाट के साथ होता हैं। गीगावुडक्रेस्ट, और लो-वोल्टेज वुडक्रेस्ट के लिए 40 या 35 वॉट की होती हैं। इसकी तुलना में, 2.2 गीगा एएमडी ओपर्टन 875एचई प्रोसेसर 55 वाट की खपत करता है, जबकि ऊर्जा कुशल सॉकेट एएम2 लाइन 35 वाट थर्मल लिफाफे में फिट होती है (एक अलग विधि से निर्दिष्ट इसलिए सीधे तुलनीय नहीं है)। मेरोम, मोबाइल संस्करण, मानक संस्करणों के लिए 35 वाट टीडीपी और अल्ट्रा लो वोल्टेज (यूएलवी) संस्करणों के लिए 5 वाट टीडीपी पर सूचीबद्ध है।

पूर्व, इंटेल ने घोषणा की थी कि वह अब कच्चे प्रदर्शन के अतिरिक्त विद्युत दक्षता पर ध्यान केंद्रित करेगा। चूँकि, 2006 के वसंत में इंटेल डेवलपर फोरम (आईडीएफ) में, इंटेल ने दोनों का विज्ञापन किया। कुछ प्रॉमिस किए गए नंबर थे:

  • समान शक्ति स्तर पर मेरोम के लिए 20% अधिक प्रदर्शन; कोर डुओ की तुलना में
  • 40% कम विद्युत पर कॉनरो के लिए 40% अधिक प्रदर्शन; पेंटियम डी की तुलना में
  • 35% कम विद्युत पर वुडक्रेस्ट के लिए 80% अधिक प्रदर्शन; मूल ज़ीऑन या डुअल-कोर ज़ीऑन|डुअल-कोर ज़ीऑन की तुलना में

प्रोसेसर कोर

कोर माइक्रोआर्किटेक्चर के प्रोसेसर को कोर की संख्या, कैश आकार और सॉकेट के आधार पर वर्गीकृत किया जा सकता है; इनमें से प्रत्येक संयोजन का अद्वितीय कोड नाम और उत्पाद कोड होता है जिसका उपयोग अनेक ब्रांडों में किया जाता है। उदाहरण के लिए, उत्पाद कोड 80557 के साथ कोड नाम ऑलेंडेल में दो कोर, 2 एमबी एल2 कैश है और डेस्कटॉप सॉकेट 775 का उपयोग करता है, किन्तु इसे सेलेरॉन, पेंटियम, कोर 2 और ज़ीऑन के रूप में विपणन किया गया है, जिनमें से प्रत्येक में अलग-अलग सुविधाओं के सेट सक्षम हैं। अधिकांश मोबाइल और डेस्कटॉप प्रोसेसर दो वेरिएंट में आते हैं जो L2 कैश के आकार में भिन्न होते हैं, किन्तु किसी उत्पाद में L2 कैश की विशिष्ट मात्रा को उत्पादन समय पर भागों को अक्षम करके भी कम किया जा सकता है। टाइगर्टन डुअल-कोर और सभी क्वाड-कोर प्रोसेसर को छोड़कर - दो डाई को मिलाने वाले मल्टी-चिप मॉड्यूल हैं। 65 एनएम प्रोसेसर के लिए, ही उत्पाद कोड को अलग-अलग डाई वाले प्रोसेसर द्वारा साझा किया जा सकता है, किन्तु किसका उपयोग किया जाता है, इसके बारे में विशिष्ट जानकारी स्टेपिंग से प्राप्त की जा सकती है।

फैब कोर मोबाइल डेस्कटॉप, यूपी सर्वर सीएल सर्वर डीपी सर्वर एमपी सर्वर
सिंगल कोर 65 nm 65 nm 1 मेरोम-एल
80537		 कॉनरो-L
80557
सिंगल कोर 45 nm 45 nm 1 पेन्रीन-L
80585		 वोल्फडेल-सी.एल
80588
डुअल-कोर 65 nm 65 nm 2 मेरोम-2M
80537		 मेरोम
80537		 ऑलेंडेल
80557		 कॉनरो
80557		 कॉनरो-सी.एल
80556		 वुडक्रेस्ट
80556		 टाइगर्टन-डीसी
80564
डुअल-कोर 45 nm 45 nm 2 पेन्रीन-3M
80577		 पेन्रीन
80576		 वोल्फडेल-3M
80571		 वोल्फडेल
80570		 वोल्फडेल-सी.एल
80588		 वोल्फडेल-डी पी
80573
क्वाड कोर 65 nm 65 nm 4 केंट्सफ़ील्ड
80562		 क्लॉवरटाउन
80563		 टाइगर्टन
80565
क्वाड कोर 45 nm 45 nm 4 पेन्रीन-QC
80581		 यॉर्कफील्ड-6M
80580		 यॉर्कफील्ड
80569		 यॉर्कफील्ड-सी.एल
80584		 हार्परटाउन
80574		 डनिंगटन क्यूसी
80583
सिक्स कोर 45 nm 45 nm 6 डनिंगटन
80582

कॉनरो/मेरोम (65 एनएम)

Main article: कॉनरो (माइक्रोप्रोसेसर)

मूल कोर 2 प्रोसेसर उसी डाई पर आधारित हैं जिन्हें सीपीयूआईडी फैमिली 6 मॉडल 15 के रूप में पहचाना जा सकता है। उनके कॉन्फ़िगरेशन और पैकेजिंग के आधार पर, उनके कोड नाम कॉनरो (एलजीए 775, 4 एमबी एल 2 कैश), ऑलेंडेल (एलजीए 775, 2) हैं एमबी एल2 कैश), मेरोम (सॉकेट एम, 4 एमबी एल2 कैश) और केंट्सफील्ड (मल्टी-चिप मॉड्यूल, एलजीए 775, 2x4एमबी एल2 कैश)। सीमित सुविधाओं वाले मेरोम और ऑलेंडेल प्रोसेसर पेंटियम डुअल कोर और सेलेरॉन प्रोसेसर में हैं, जबकि कॉनरो, ऑलेंडेल और केंट्सफील्ड भी ज़ीऑन प्रोसेसर के रूप में बेचे जाते हैं।

इस मॉडल पर आधारित प्रोसेसर के लिए अतिरिक्त कोड नाम जिऑन या 5100-सीरीज़ वुडक्रेस्ट (एलजीए 771, 4 एमबी L2 कैश), जिऑन या 5300-सीरीज़ क्लोवरटाउन (MCM, एलजीए 771, 2×4एमबी L2 कैश) और जिऑन या 7300-सीरीज़ हैं। टाइगर्टन (एमसीएम, सॉकेट 604, 2×4एमबी एल2 कैशे), इन सभी का विपणन केवल ज़ीऑन ब्रांड के तहत किया जाता है।

प्रोसेसर ब्रांड का नाम मॉडल (सूची) कोर L2 कैचे सॉकेट टीडीपी
मेरोम-2M मोबाइल कोर 2 डुओ U7xxx 2 2 एमबी बीजीए479 10 W
मेरोम L7xxx 4 एमबी 17 W
मेरोम
मेरोम-2M 		T5xxx
T7xxx		 2–4 एमबी सॉकेट M
सॉकेट P
बीजीए479		 35 W
मेरोम मोबाइल कोर 2 एक्सट्रीम X7xxx 2 4 एमबी सॉकेट P 44 W
मेरोम सेलेरोन M 5x0 1 1 एमबी सॉकेट M
सॉकेट P		 30 W
मेरोम-2M 5x5 सॉकेट P 31 W
मेरोम-2M सेलेरोन डुअल-कोर T1xxx 2 512–1024 KB सॉकेट P 35 W
मेरोम-2M पेंटियम डुअल-कोर T2xxx
T3xxx		 2 1 एमबी सॉकेट P 35 W
ऑलेंडेल जिऑन 3xxx 2 2 एमबी एलजीए 775 65 W
कॉनरो 3xxx 2–4 एमबी
कॉनरो and
ऑलेंडेल 		कोर 2 डुओ E4xxx 2 2 एमबी एलजीए 775 65 W
E6xx0 2–4 एमबी
कॉनरो-सी.एल E6xx5 2–4 एमबी एलजीए 771
कॉनरो-XE कोर 2 एक्सट्रीम X6xxx 2 4 एमबी एलजीए 775 75 W
ऑलेंडेल पेंटियम डुअल-कोर E2xxx 2 1 एमबी एलजीए 775 65 W
ऑलेंडेल सेलेरोन E1xxx 2 512 KB एलजीए 775 65 W
केंट्सफ़ील्ड जिऑन 32xx 4 2×4 एमबी एलजीए 775 95–105 W
केंट्सफ़ील्ड कोर 2 क्वाड Q6xxx 4 2×4 एमबी एलजीए 775 95–105 W
केंट्सफ़ील्डएक्सई कोर 2 एक्सट्रीम QX6xxx 4 2×4 एमबी एलजीए 775 130 W
वुडक्रेस्ट जिऑन 51xx 2 4 एमबी एलजीए 771 65–80 W
क्लॉवरटाउन L53xx 4 2×4 एमबी एलजीए 771 40–50 W
E53xx 80 W
X53xx 120–150 W
टाइगर्टन-डीसी E72xx 2 2×4 एमबी सॉकेट 604 80 W
टाइगर्टन L73xx 4 50 W
E73xx 2×2–2×4 एमबी 80 W
X73xx 2×4 एमबी 130 W

कॉनरो-एल/मेरोम-एल

कॉनरो-एल और मेरोम-एल प्रोसेसर कॉनरो और मेरोम के समान कोर पर आधारित हैं, किन्तु इसमें केवल कोर और 1 एमबी एल2 कैश होता है, जो प्रदर्शन की कीमत पर प्रोसेसर की उत्पादन निवेश और विद्युत की खपत को काफी कम कर देता है। दोहरे कोर संस्करण. इसका उपयोग केवल अल्ट्रा-लो वोल्टेज कोर 2 सोलो यू2xxx और सेलेरॉन प्रोसेसर में किया जाता है और इसे सीपीयूआईडी परिवार 6 मॉडल 22 के रूप में पहचाना जाता है।

प्रोसेसर ब्रांड का नाम मॉडल (सूची) कोर L2 कैचे सॉकेट टीडीपी
मेरोम-एल मोबाइल कोर 2 सोलो U2xxx 1 2 एमबी बीजीए479 5.5 W
मेरोम-एल सेलेरोन M 5x0 1 512 KB सॉकेट M
सॉकेट P		 27 W
मेरोम-एल 5x3 512–1024 KB बीजीए479 5.5–10 W
कॉनरो-एल सेलेरोन M 4x0 1 512 KB एलजीए 775 35 W
कॉनरो-सीएल 4x5 एलजीए 771 65 W

पेन्रीन/वुल्फडेल (शाम 45 बजे)

Main article: पेनरिन (माइक्रोआर्किटेक्चर)
वोल्फडेल-प्रकार कोर 2 डुओ ई8400 शीर्ष दृश्य
वोल्फडेल-प्रकार कोर 2 डुओ E8400 परिप्रेक्ष्य दृश्य

इंटेल के इंटेल टिक-टॉक | टिक-टॉक चक्र में, 2007/2008 टिक सीपीयूआईडी मॉडल 23 के रूप में कोर माइक्रोआर्किटेक्चर को 45 नैनोमीटर तक छोटा कर दिया गया था। कोर 2 प्रोसेसर में, इसका उपयोग कोड नाम पेन्रीन (सॉकेट पी) के साथ किया जाता है। वोल्फडेल (एलजीए 775) और यॉर्कफील्ड (एमसीएम, एलजीए 775), जिनमें से कुछ सेलेरॉन, पेंटियम और ज़ीऑन प्रोसेसर के रूप में भी बेचे जाते हैं। जिऑन ब्रांड में, जिऑन या 5200-श्रृंखला वोल्फडेल-डी पी |वोल्फडेल-डी पी और जिऑन या 5400-श्रृंखला हार्परटाउन कोड नाम दो या चार सक्रिय वोल्फडेल कोर के साथ एलजीए 771 आधारित MCM के लिए उपयोग किए जाते हैं।

वास्तुकला की दृष्टि से, 45 एनएम कोर 2 प्रोसेसर में SSE4.1 और नया डिवाइड/शफल इंजन है।[12] चिप्स दो आकारों में आते हैं, 6 एमबी और 3 एमबी एल2 कैश के साथ। छोटे संस्करण को सामान्यतः क्रमशः पेन्रीन-3एम और वोल्फडेल-3एम और यॉर्कफील्ड-6एम कहा जाता है। पेन्रीन का सिंगल-कोर संस्करण, जिसे यहां पेन्रीन-एल के रूप में सूचीबद्ध किया गया है, मेरोम-एल की तरह अलग मॉडल नहीं है, बल्कि केवल सक्रिय कोर के साथ पेन्रीन-3एम मॉडल का संस्करण है।

प्रोसेसर ब्रांड का नाम मॉडल (सूची) कोर L2 कैचे सॉकेट टीडीपी
पेन्रीन-L कोर 2 सोलो SU3xxx 1 3 एमबी बीजीए956 5.5 W
पेन्रीन-3M कोर 2 डुओ SU7xxx 2 3 एमबी बीजीए956 10 W
SU9xxx
पेन्रीन SL9xxx 6 एमबी 17 W
SP9xxx 25/28 W
पेन्रीन-3M P7xxx 3 एमबी सॉकेट P
FCBGA6		 25 W
P8xxx
पेन्रीन P9xxx 6 एमबी
पेन्रीन-3M T6xxx 2 एमबी 35 W
T8xxx 3 एमबी
पेन्रीन T9xxx 6 एमबी
E8x35 6 एमबी सॉकेट P 35-55 W
पेन्रीन-QC कोर 2 क्वाड Q9xxx 4 2x3-2x6 एमबी सॉकेट P 45 W
पेन्रीनएक्सई कोर 2 एक्सट्रीम X9xxx 2 6 एमबी सॉकेट P 44 W
पेन्रीन-QC QX9xxx 4 2x6 एमबी 45 W
पेन्रीन-3M सेलेरोन T3xxx 2 1 एमबी सॉकेट P 35 W
SU2xxx µFC-बीजीए956 10 W
पेन्रीन-L 9x0 1 1 एमबी सॉकेट P 35 W
7x3 µFC-बीजीए956 10 W
पेन्रीन-3M पेंटियम T4xxx 2 1 एमबी सॉकेट P 35 W
SU4xxx 2 एमबी µFC-बीजीए956 10 W
पेन्रीन-L SU2xxx 1 5.5 W
वोल्फडेल-3M
सेलेरोन E3xxx 2 1 एमबी एलजीए 775 65 W
पेंटियम E2210
E5xxx 2 एमबी
E6xxx
कोर 2 डुओ E7xxx 3 एमबी
वोल्फडेल E8xxx 6 एमबी
जिऑन 31x0 45-65 W
वोल्फडेल-सी.एल 30x4 1 एलजीए 771 30 W
31x3 2 65 W
यॉर्कफील्ड जिऑन X33x0 4 2×3–2×6 एमबी एलजीए 775 65–95 W
यॉर्कफील्ड-सी.एल X33x3 एलजीए 771 80 W
यॉर्कफील्ड-6M कोर 2 क्वाड Q8xxx 2×2 एमबी एलजीए 775 65–95 W
Q9x0x 2×3 एमबी
यॉर्कफील्ड Q9x5x 2×6 एमबी
यॉर्कफील्ड एक्सई कोर 2 एक्सट्रीम QX9xxx 2×6 एमबी 130–136 W
QX9xx5 एलजीए 771 150 W
वोल्फडेल-डी पी जिऑन E52xx 2 6 एमबी एलजीए 771 65 W
L52xx 20-55 W
X52xx 80 W
हार्परटाउन E54xx 4 2×6 एमबी एलजीए 771 80 W
L54xx 40-50 W
X54xx 120-150 W

डनिंगटन

जिऑन या 7400-श्रृंखला डनिंगटन | ज़ीऑन के रूप में, कोर 2 के रूप में नहीं।

प्रोसेसर ब्रांड का नाम मॉडल (सूची) कोर L3 कैचे सॉकेट टीडीपी
डनिंगटन जिऑन E74xx 4-6 8-16 एमबी सॉकेट 604 90 W
L74xx 4-6 12 एमबी 50-65 W
X7460 6 16 एमबी 130 W

स्टेपिंगस

कोर माइक्रोआर्किटेक्चर अनेक स्टेपिंग स्तरों (स्टेपिंग्स) का उपयोग करता है, जो पिछले माइक्रोआर्किटेक्चर के विपरीत, वृद्धिशील सुधार और कैश आकार और कम पावर मोड जैसी सुविधाओं के विभिन्न सेटों का प्रतिनिधित्व करता है। इनमें से अधिकांश स्टेपिंग लेवेल्स उपयोग ब्रांडों में किया जाता है, सामान्यतः कुछ सुविधाओं को अक्षम करके और लो-एंड चिप्स पर घड़ी की आवृत्तियों को सीमित करके।

कम कैश आकार वाले स्टेपिंग अलग नामकरण योजना का उपयोग करते हैं, जिसका अर्थ है कि रिलीज़ अब वर्णमाला क्रम में नहीं हैं। अतिरिक्त स्टेपिंग का उपयोग आंतरिक और इंजीनियरिंग नमूनों में किया गया है, किन्तु तालिकाओं में असूचीबद्ध हैं।

अनेक हाई-एंड कोर 2 और ज़ीऑन प्रोसेसर बड़े कैश आकार या दो से अधिक कोर प्राप्त करने के लिए दो चिप्स के मल्टी-चिप मॉड्यूल का उपयोग करते हैं।

65 एनएम प्रोसेस यूजिंग स्टेपिंग

मोबाइल (मेरोम) डेस्कटॉप (कॉनरो) डेस्कटॉप (केंट्सफ़ील्ड) सर्वर (वुडक्रेस्ट, क्लॉवरटाउन, टाइगर्टन)
स्टेपिंग जारी किया क्षेत्र सीपीयूआईडी L2 कैचे मैक्स. सी.लॉक सेलेरोन पेंटियम कोर 2 सेलेरोन पेंटियम कोर 2 जिऑन कोर 2 जिऑन जिऑन
B2 जुलाई 2006 143 mm² 06F6 4 एमबी 2.93 GHz M5xx T5000 T7000 L7000 E6000 X6000 3000 5100
B3 नवंबर 2006 143 mm² 06F7 4 एमबी 3.00 GHz Q6000 QX6000 3200 5300
L2 जनवरी 2007 111 mm² 06F2 2 एमबी 2.13 GHz T5000 U7000 E2000 E4000 E6000 3000
E1 मई 2007 143 mm² 06FA 4 एमबी 2.80 GHz M5xx T7000 L7000 X7000
G0 अप्रैल 2007 143 mm² 06FB 4 एमबी 3.00 GHz M5xx T7000 L7000 X7000 E2000 E4000 E6000 3000 Q6000 QX6000 3200 5100 5300 7200 7300
G2 मार्च 2009[13] 143 mm² 06FB 4 एमबी 2.16 GHz M5xx T5000 T7000 L7000
M0 जुलाई 2007 111 mm² 06FD 2 एमबी 2.40 GHz 5xx T1000 T2000 T3000 T5000 T7000 U7000 E1000 E2000 E4000
A1 जून 2007 81 mm²[lower-alpha 2] 10661 1 एमबी 2.20 GHz M5xx U2000 220 4x0

प्रारंभिक ES/Qएस चरण हैं: B0 (सीपीयूआईडी 6F4h), B1 (6F5h) और E0 (6F9h)।

मॉडल 15 (सीपीयूआईडी 06एफएक्स) प्रोसेसर के स्टेपिंग बी2/बी3, ई1, और जी0 4 एमबी एल2 कैश के साथ मानक मेरोम/कॉनरो डाई के विकासवादी चरण हैं, अल्पकालिक ई1 स्टेपिंग का उपयोग केवल मोबाइल प्रोसेसर में किया जाता है। स्टेपिंग एल2 और एम0 केवल 2 एमबी एल2 कैश के साथ कॉनरो (माइक्रोप्रोसेसर) या एलेंडेल चिप्स हैं, जो लो-एंड प्रोसेसर के लिए उत्पादन निवेश और विद्युत की खपत को कम करते हैं।

G0 और M0 चरण C1E स्थिति में निष्क्रिय विद्युत की खपत में सुधार करते हैं और डेस्कटॉप प्रोसेसर में C2E स्थिति जोड़ते हैं। मोबाइल प्रोसेसर में, जो सभी C4 निष्क्रिय अवस्थाओं के माध्यम से C1 का समर्थन करते हैं, स्टेपिंग E1, G0 और M0 सॉकेट पी के साथ मोबाइल इंटेल 965 एक्सप्रेस (सेंट्रिनो या सांता रोजा प्लेटफॉर्म (2007)) प्लेटफॉर्म के लिए समर्थन जोड़ते हैं, जबकि पूर्व वाले B2 और L2 स्टेपिंग केवल सॉकेट एम आधारित मोबाइल इंटेल 945 एक्सप्रेस (सेंट्रिनो या नापा प्लेटफॉर्म (2006)) प्लेटफॉर्म के लिए दिखाई देते हैं।

मॉडल 22 स्टेपिंग A1 (सीपीयूआईडी 10661h) महत्वपूर्ण डिज़ाइन परिवर्तन को दर्शाता है, जिसमें केवल कोर और 1 एमबी L2 कैश है जो निम्न-अंत के लिए विद्युत की खपत और विनिर्माण निवेश को कम करता है। पूर्व के चरणों की तरह, A1 का उपयोग मोबाइल इंटेल 965 एक्सप्रेस प्लेटफ़ॉर्म के साथ नहीं किया जाता है।

स्टेपिंग G0, M0 और A1 ने 2008 में अधिकतर सभी पुराने स्टेपिंग को बदल दिया। 2009 में, मूल स्टेपिंग B2 को बदलने के लिए नया स्टेपिंग G2 पेश किया गया था।[16]


45 एनएम प्रोसेस यूजिंग स्टेपिंग

मोबाइल (पेन्रीन) डेस्कटॉप (वोल्फडेल) डेस्कटॉप (यॉर्कफील्ड) सर्वर (वोल्फडेल-डी पी, हार्परटाउन, डनिंगटन)
स्टेपिंग जारी किया क्षेत्र सीपीयूआईडी L2 कैचे मैक्स. सी.एलock सेलेरोन पेंटियम कोर 2 सेलेरोन पेंटियम कोर 2 जिऑन कोर 2 जिऑन जिऑन
C0 नवंबर 2007 107 mm² 10676 6 एमबी 3.00 GHz E8000 P7000 T8000 T9000 P9000 SP9000 SL9000 X9000 E8000 3100 QX9000 5200 5400
M0 मार्च 2008 82 mm² 10676 3 एमबी 2.40 GHz 7xx SU3000 P7000 P8000 T8000 SU9000 E5000 E2000 E7000
C1 मार्च 2008 107 mm² 10677 6 एमबी 3.20 GHz Q9000 QX9000 3300
M1 मार्च 2008 82 mm² 10677 3 एमबी 2.50 GHz Q8000 Q9000 3300
E0 अगस्त 2008 107 mm² 1067A 6 एमबी 3.33 GHz T9000 P9000 SP9000 SL9000 Q9000 QX9000 E8000 3100 Q9000 Q9000एस QX9000 3300 5200 5400
R0 अगस्त 2008 82 mm² 1067A 3 एमबी 2.93 GHz 7xx 900 SU2000 T3000 T4000 SU2000 SU4000 SU3000 T6000 SU7000 P8000 SU9000 E3000 E5000 E6000 E7000 Q8000 Q8000एस Q9000 Q9000S 3300
A1 सितम्बर 2008 503 mm² 106D1 3 एमबी 2.67 GHz 7400

मॉडल 23 (सीपीयूआईडी 01067एक्सएच) में, इंटेल ने ही समय में पूर्ण (6 एमबी) और कम (3 एमबी) एल2 कैश के साथ विपणन प्रारंभ किया, और उन्हें समान सीपीयू मान दिए। सभी चरणों में नए SSE4|SSE4.1 निर्देश हैं। स्टेपिंग C1/M1 विशेष रूप से क्वाड कोर प्रोसेसर के लिए C0/M0 का बग फिक्स संस्करण था और केवल उन्हीं में उपयोग किया जाता था। स्टेपिंग E0/R0 दो नए निर्देश (XSAVE/XRSTOR) जोड़ता है और सभी पुराने स्टेपिंग्स को बदल देता है।

मोबाइल प्रोसेसर में, स्टेपिंग C0/M0 का उपयोग केवल इंटेल मोबाइल 965 एक्सप्रेस (सेंट्रिनो या सांता रोजा प्लेटफॉर्म (2007)) प्लेटफॉर्म में किया जाता है, जबकि स्टेपिंग E0/R0 पश्चात् के इंटेल मोबाइल 4 एक्सप्रेस (सेंट्रिनो या मोंटेविना प्लेटफॉर्म (2008)) को सपोर्ट करता है।

मॉडल 30 स्टेपिंग ए1 (सीपीयूआईडी 106डी1एच) सामान्य दो कोर के अतिरिक्त एल3 कैश और छह जोड़ता है, जिससे 503 मिमी² का असामान्य रूप से बड़ा डाई आकार बनता है।[17] फरवरी 2008 तक, इसे केवल उच्च-स्तरीय ज़ीऑन 7400 श्रृंखला (डनिंगटन (माइक्रोप्रोसेसर)) में ही स्थान मिली है।

सिस्टम आवश्यकताएँ

मदरबोर्ड अनुकूलता

कॉनरो, कॉनरो एक्सई और ऑलेंडेल सभी सॉकेट एलजीए 775 का उपयोग करते हैं; चूँकि, प्रत्येक मदरबोर्ड इन प्रोसेसर के साथ संगत नहीं है।

सहायक चिपसेट हैं:

यॉर्कफील्डएक्सई मॉडल QX9770 (1600 एमटी/एस एफएसबी के साथ 45 एनएम) में सीमित चिपसेट अनुकूलता है - केवल X38, P35 ( overसी.एलocking के साथ) और कुछ उच्च-प्रदर्शन X48 और P45 मदरबोर्ड संगत हैं। पेन्रीन तकनीक के लिए समर्थन प्रदान करने के लिए धीरे-धीरे BIOएस अपडेट जारी किए जा रहे थे, और QX9775 केवल Intel D5400Xएस मदरबोर्ड के साथ संगत है। वोल्फडेल-3एम मॉडल ई7200 में भी सीमित अनुकूलता है (कम से कम एक्सप्रेस 200 चिपसेट असंगत है).

चूँकि मदरबोर्ड में कॉनरो को सपोर्ट करने के लिए आवश्यक चिपसेट हो सकता है, किन्तु उपर्युक्त चिपसेट पर आधारित कुछ मदरबोर्ड कॉनरो को सपोर्ट नहीं करते हैं। ऐसा इसलिए है क्योंकि सभी कॉनरो-आधारित प्रोसेसर को वोल्टेज रेगुलेटर-डाउन (VRD) 11.0 में निर्दिष्ट नवीन पावर डिलीवरी सुविधा सेट की आवश्यकता होती है। यह आवश्यकता कॉनरो द्वारा प्रतिस्थापित पेंटियम 4/डी सीपीयू की तुलना में काफी कम विद्युत खपत का परिणाम है। मदरबोर्ड जिसमें सहायक चिपसेट और वीआरडी 11 दोनों हैं, कॉनरो प्रोसेसर का समर्थन करता है, किन्तु फिर भी कुछ बोर्डों को कॉनरो की एफआईडी (फ़्रीक्वेंसी आईडी) और वीआईडी ​​(वोल्टेज आईडी) को पहचानने के लिए अद्यतन BIOएस की आवश्यकता होगी।

सिंक्रोनस मेमोरी मॉड्यूल

पूर्व के पेंटियम 4 और पेंटियम डी डिज़ाइन के विपरीत, कोर 2 तकनीक फ्रंट-साइड बस (एफएसबी) के साथ मेमोरी रनिंग सिंक्रोनाइज़ेशन (कंप्यूटर विज्ञान) से अधिक लाभ देखती है। इसका मतलब यह है कि 1066 एमटी/एस के एफएसबी वाले कॉनरो सीपीयू के लिए, DDR2 के लिए आदर्श मेमोरी प्रदर्शन DDR2 SDRAM या Specification मानक|PC2-8500 है। कुछ कॉन्फ़िगरेशन में, PC2-4200 के अतिरिक्त DDR2 SDRAM या Specification मानकों|PC2-5300 का उपयोग करने से वास्तव में प्रदर्शन में कमी आ सकती है। केवल DDR2 SDRAM या Specificationstandards|PC2-6400 पर जाने पर ही प्रदर्शन में उल्लेखनीय वृद्धि होती है। जबकि सख्त टाइमिंग विनिर्देशों के साथ DDR2 मेमोरी मॉडल प्रदर्शन में सुधार करते हैं, वास्तविक दुनिया के गेम और एप्लिकेशन में अंतर अक्सर नगण्य होता है।[18] इष्टतम रूप से, प्रदान की गई मेमोरी बैंडविड्थ को एफएसबी की बैंडविड्थ से मेल खाना चाहिए, यानी कि 533 एमटी/एस रेटेड बस गति वाले सीपीयू को उसी रेटेड गति से मेल खाने वाली रैम के साथ जोड़ा जाना चाहिए, उदाहरण के लिए डीडीआर2 533, या पीसी2-4200 . आम मिथक यह है कि इंटरलीव्ड रैम स्थापित करने से दोगुनी बैंडविड्थ मिलेगी। चूँकि, इंटरलीव्ड रैम स्थापित करने से बैंडविड्थ में अधिकतम वृद्धि लगभग 5-10% होती है। AGTL+ PSB सभी नेटबर्स्ट प्रोसेसर और वर्तमान और मध्यम द्वारा उपयोग किया जाता है- टर्म (प्री-इंटेल क्विकपाथ इंटरकनेक्ट) कोर 2 प्रोसेसर 64-बिट डेटा पथ प्रदान करते हैं। वर्तमान चिपसेट कुछ DDR2 या DDR3 चैनल प्रदान करते हैं।

मैच प्रोसेसर एंड आरएएम रेटिंग
प्रोसेसर मॉडल फ्रंट-साइड बस सुमेलित मेमोरी और मैक्सिमम बैंडविड्थ
single channel, dual channel
DDR DDR2 DDR3
मोबाइल: T5200, T5300, U2n00, U7n00 533 एमटी/s PC-3200 (DDR-400)
3.2 GB/s 		PC2-4200 (DDR2-533)
4.264 GB/s
PC2-8500 (DDR2-1066)
8.532 GB/s 		PC3-8500 (DDR3-1066)
8.530 GB/s
डेस्कटॉप: E6n00, E6n20, X6n00, E7n00, Q6n00 और QX6n00
मोबाइल: T9400, T9550, T9600, P7350, P7450, P8400, P8600, P8700, P9500, P9600, SP9300, SP9400, X9100 		1066 एमटी/s
मोबाइल: T5n00, T5n50, T7n00 (सॉकेट M), L7200, L7400 667 एमटी/s PC-3200 (DDR-400)
3.2 GB/s 		PC2-5300 (DDR2-667)
5.336 GB/s 		PC3-10600 (DDR3-1333)
10.670 GB/s
डेस्कटॉप: E6n40, E6n50, E8nn0, Q9nn0, QX6n50, QX9650 1333 एमटी/s
मोबाइल: T5n70, T6400, T7n00 (सॉकेट P), L7300, L7500, X7n00, T8n00, T9300, T9500, X9000
डेस्कटॉप: E4n00, पेंटियम E2nn0, पेंटियम E5nn0, सेलेरोन 4n0, E3n00 		800 एमटी/s PC-3200 (DDR-400)
3.2 GB/s
PC-3200 (DDR-400)
3.2 GB/s 		PC2-6400 (DDR2-800)
6.400 GB/s
PC2-8500 (DDR2-1066)
8.532 GB/s 		PC3-6400 (DDR3-800)
6.400 GB/s
PC3-12800 (DDR3-1600)
12.800 GB/s
डेस्कटॉप: QX9770, QX9775 1600 एमटी/s

बड़ी मात्रा में मेमोरी एक्सेस की आवश्यकता वाले कार्यों पर, क्वाड-कोर कोर 2 प्रोसेसर महत्वपूर्ण रूप से लाभान्वित हो सकते हैं[19] DDR2 SDRAM या Specification मानकों|PC2-8500 मेमोरी का उपयोग करने से, जो CPU के एफएसबी के समान गति से चलती है; यह आधिकारिक रूप से समर्थित कॉन्फ़िगरेशन नहीं है, किन्तु अनेक मदरबोर्ड इसका समर्थन करते हैं।

कोर 2 प्रोसेसर को DDR2 के उपयोग की आवश्यकता नहीं है। जबकि Intel 975X और P965 चिपसेट को इस मेमोरी की आवश्यकता होती है, कुछ मदरबोर्ड और चिपसेट कोर 2 प्रोसेसर और DDR SDRAM मेमोरी दोनों का समर्थन करते हैं। डीडीआर मेमोरी का उपयोग करते समय, कम उपलब्ध मेमोरी बैंडविड्थ के कारण प्रदर्शन कम हो सकता है।

चिप इरेटा

X6800, E6000 और E4000 प्रोसेसर में कोर 2 मेमोरी मैनेजमेंट यूनिट (MMU) x86 हार्डवेयर की पिछली पीढ़ियों में पूर्व विनिर्देशों के कार्यान्वयन के लिए कार्य नहीं करती है। इससे मौजूदा ऑपरेटिंग सिस्टम सॉफ़्टवेयर के साथ समस्याएं उत्पन्न हो सकती हैं, जिनमें से अनेक गंभीर सुरक्षा और स्थिरता संबंधी समस्याएं हैं। इंटेल के दस्तावेज़ में कहा गया है कि उनके प्रोग्रामिंग मैनुअल को आने वाले महीनों में समस्याओं से बचने के लिए कोर 2 के लिए ट्रांसलेशन लुकासाइड बफर (टीएलबी) को प्रबंधित करने के अनुशंसित तरीकों की जानकारी के साथ अपडेट किया जाएगा, और स्वीकार करते हैं कि, दुर्लभ मामलों में, अनुचित टीएलबी अमान्यता के परिणामस्वरूप अप्रत्याशित परिणाम हो सकते हैं। सिस्टम व्यवहार, जैसे हैंग होना या त्रुटि डेटा।[20]

बताए गए विषय में से:

  • NX बिट|गैर-निष्पादित बिट को कोर में साझा किया जाता है।
  • फ़्लोटिंग पॉइंट निर्देश गैर-सुसंगति।
  • सामान्य अनुदेश अनुक्रम चलाकर किसी प्रक्रिया के लिए अनुमत लेखन की सीमा के बाहर स्मृति भ्रष्टाचार की अनुमति दी जाती है।

Intel इरेटा Ax39, Ax43, Ax65, Ax79, Ax90, Ax99 को विशेष रूप से गंभीर कहा जाता है।[21] 39, 43, 79, जो अप्रत्याशित व्यवहार या सिस्टम हैंग का कारण बन सकते हैं, को वर्तमान के स्टेपिंग स्तर में ठीक कर दिया गया है।

जिन लोगों ने इरेटा को विशेष रूप से गंभीर बताया है उनमें ओपनबीएसडी के थियो डी रैड्ट सम्मिलित हैं[22] और ड्रैगनफ्लाई बीएसडी के मैट डिलन (कंप्यूटर वैज्ञानिक)।[23] लिनस टोरवाल्ड्स ने विपरीत दृष्टिकोण रखते हुए टीएलबी मुद्दे को पूरी तरह से महत्वहीन बताया और कहा, सबसे बड़ी समस्या यह है कि इंटेल को टीएलबी व्यवहार को उत्तम विधि से प्रलेखित करना चाहिए था।[24] माइक्रोकोड अपडेट द्वारा इरेटा को संबोधित करने के लिए माइक्रोसॉफ्ट ने अपडेट KB936357 जारी किया है,[25] बिना किसी प्रदर्शन दंड के। समस्या को ठीक करने के लिए BIOएस अपडेट भी उपलब्ध हैं।

यह भी देखें

संदर्भ

  1. ↑ NetBurst had reached 3.8 GHz in 2004. Core initially reached 3 GHz, and after moving to 45nm in Penryn would reach 3.5 GHz. Westmere, the ultimate evolution of P6, reached 3.6 GHz base and 3.86 GHz boost frequency. (Excluding the 4.4 GHz special-order Xeons.)
  2. ↑ 77 mm² according to Intel,[14] 80 mm² according to Hiroshige Goto[15]
  1. ↑ Bessonov, Oleg (9 September 2005). "New Wine into Old Skins. Conroe: Grandson of Pentium III, Nephew of NetBurst?". ixbtlabs.com. Note that all mentions of "Next-Generation Micro-architecture" in Intel's slides have asterisks that warn that "micro-architecture name TBD".
  2. ↑ 2.0 2.1 Hinton, Glenn (17 February 2010). "आप क्या चयन करेंगे?" (PDF).
  3. ↑ "इंटेल ने तेजस को रद्द किया, डुअल-कोर डिजाइन पर स्विच किया". EE Times. 7 May 2004.
  4. ↑ "Penryn Arrives: Core 2 Extreme QX9650 Review". ExtremeTech. Archived from the original on October 31, 2007. Retrieved October 30, 2006.
  5. ↑ King, Ian (April 9, 2007). "इज़राइल ने इंटेल को कैसे बचाया?". The Seattle Times. Retrieved April 15, 2012.
  6. ↑ "इंटेल कोर माइक्रोआर्किटेक्चर के साथ ऊर्जा-कुशल प्रदर्शन, नवाचार को बढ़ावा देना" (PDF). Intel. 7 March 2006.
  7. ↑ De Gelas, Johan. "The Bulldozer Aftermath: Delving Even Deeper". AnandTech.
  8. ↑ Thomadakis, Michael Euaggelos. "नेहलेम प्रोसेसर और नेहलेम-ईपी एसएमपी प्लेटफॉर्म का आर्किटेक्चर".
  9. ↑ De Gelas, Johan. "Intel Core versus AMD's K8 architecture". AnandTech.
  10. ↑ "Intel Xeon Processor 5110". Intel. Retrieved April 15, 2012.
  11. ↑ "Intel Xeon Processor 5120". Intel. Retrieved April 15, 2012.
  12. ↑ "Intel Core 2 Extreme QX9650 - Penryn Ticks Ahead".
  13. ↑ "Intel Core 2 Duo Mobile Processors T7400 & L7400 and Intel Celeron M Processor 530 (Merom - Napa Refresh), PCN 108529-03, Product Design, B-2 to G-2 Stepping Conversion, Reason for Revision: Change G-0 to G-2 Stepping and Correct Post Conversion MM#" (PDF). Intel. March 30, 2009.
  14. ↑ Intel® Celeron® Processor 440 ark.intel.com
  15. ↑ Intel CPU Die-Size and Microarchitecture
  16. ↑ "उत्पाद परिवर्तन सूचना" (PDF). Archived from the original (PDF) on December 22, 2010. Retrieved June 17, 2012.
  17. ↑ "ARK entry for Intel Xeon Processor X7460". Intel. Retrieved July 14, 2009.
  18. ↑ piotke (August 1, 2006). "Intel Core 2: Is high speed memory worth its price?". Madshrimps. Retrieved August 1, 2006.
  19. ↑ Jacob (May 19, 2007). "Benchmarks of four Prime95 processes on a quad-core". Mersenne Forum. Retrieved May 22, 2007.
  20. ↑ "Dual-Core Intel Xeon Processor 7200 Series and Quad-Core Intel Xeon Processor 7300 Series" (PDF). p. 46. Retrieved January 23, 2010.
  21. ↑ "Intel Core 2 Duo Processor for Intel Centrino Duo Processor Technology Specification Update" (PDF). pp. 18–21.
  22. ↑ "'Intel Core 2' - MARC". marc.info.
  23. ↑ "इंटेल कोर बग्स पर मैथ्यू डिलन". OpenBSD journal. June 30, 2007. Retrieved April 15, 2012.
  24. ↑ Torvalds, Linus (June 27, 2007). "Core 2 Errata -- problematic or overblown?". Real World Technologies. Retrieved April 15, 2012.
  25. ↑ "एक माइक्रोकोड विश्वसनीयता अद्यतन उपलब्ध है जो इंटेल प्रोसेसर का उपयोग करने वाले सिस्टम की विश्वसनीयता में सुधार करता है". Microsoft. October 8, 2011. Retrieved April 15, 2012.


बाहरी संबंध

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