5 एनएम प्रक्रिया

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Semiconductor
device
fabrication
4-fach-NAND-C10.JPG
MOSFET scaling
(process nodes)
Future

सेमीकंडक्टर निर्माण में, उपकरणों और प्रणालियों के लिए अंतर्राष्ट्रीय रोडमैप 5 एनएम प्रक्रिया को 7 एनएम प्रक्रिया नोड के पश्चात एमओएसएफईटी प्रौद्योगिकी नोड के रूप में परिभाषित करता है। 2020 में, सैमसंग इलेक्ट्रॉनिक्स और TSMC ने 5 एनएम चिप्स के वॉल्यूम प्रोडक्शन में प्रवेश किया, जो कि एप्पल इंक, मार्वल टेक्नोलॉजी ग्रुप, हुआवेई और क्वालकॉम सहित कंपनियों के लिए निर्मित है।[1][2]5 एनएम शब्द का 5 नैनोमीटर आकार के ट्रांजिस्टर के किसी भी वास्तविक भौतिक विशेषता (जैसे गेट की लंबाई, धातु की पिच या गेट पिच) से कोई संबंध नहीं है। IEEE मानक संघ उद्योग कनेक्शन द्वारा प्रकाशित उपकरणों और प्रणालियों के लिए अंतर्राष्ट्रीय रोडमैप के 2021 अपडेट में निहित अनुमानों के अनुसार, 5 एनएम नोड में 51 नैनोमीटर की संपर्क गेट पिच और 30 नैनोमीटर की सबसे दृढ़ धातु पिच होने की आशा है।[3] चूंकि, वास्तविक विश्व वाणिज्यिक अभ्यास में, 5 एनएम का उपयोग मुख्य रूप से माइक्रोचिप निर्माताओं द्वारा विपणन शब्द के रूप में किया जाता है, जो कि बढ़ी हुई ट्रांजिस्टर घनत्व (अर्थात लघुकरण की उच्च डिग्री), बढ़ी हुई गति के संदर्भ में सिलिकॉन सेमीकंडक्टर चिप्स की नई, उत्तम पीढ़ी को संदर्भित करता है। और पूर्व 7 एनएम प्रक्रिया की तुलना में कम विद्युत के उपयोग के संदर्भ में है।[4][5]


इतिहास

पृष्ठभूमि

7 एनएम और 5 एनएम ट्रांजिस्टर पर गेट ऑक्साइड परत के माध्यम से क्वांटम टनलिंग प्रभाव उपस्थित सेमीकंडक्टर प्रक्रियाओं का उपयोग करके तीव्रता से प्रबंधित करना कठिन हो जाता है।[6] 2000 के दशक के प्रारम्भ में शोधकर्ताओं ने प्रथम बार 7 एनएम से नीचे के सिंगल-ट्रांजिस्टर उपकरणों का प्रदर्शन किया था। 2002 में, ब्रूस डोरिस, ओमर डोकुमासी, मेइकी इओंग और एंडा मोकुटा सहित आईबीएम शोध दल ने 7 एनएम प्रक्रिया टेक्नोलॉजी डेमो 6-नैनोमीटर सिलिकॉन-पर-इन्सुलेटर (SOI) एमओएसएफईटी का निर्माण किया।[7][8] 2003 में, हितोशी वाकाबायाशी और शिगेहारु यामागामी के नेतृत्व में एनईसी में जापानी शोध दल ने प्रथम 5 nm MOSFET का निर्माण किया।[9][10]2015 में, आईएमईसी और केडेंस ने 5 एनएम टेस्ट चिप्स बनाए थे। बने हुए परीक्षण चिप्स पूर्ण रूप से कार्यात्मक उपकरण नहीं हैं, चूंकि परस्प (एकीकृत सर्किट) परतों के पैटर्निंग का मूल्यांकन करने के लिए हैं।[11][12]2015 में, इंटेल ने 5 एनएम नोड के लिए पार्श्व नैनोवायर (या गेट-ऑल-अराउंड) एफईटी अवधारणा का वर्णन किया था।[13]

2017 में, आईबीएम ने वर्णन किया कि उसने 5 एनएम सिलिकॉन चिप्स बनाए हैं, गेट-ऑल-अराउंड कॉन्फिगरेशन (GAAFET) में सिलिकॉन नैनोशीट का उपयोग करना, सामान्य फिनफेट डिज़ाइन से भिन्न उपयोग किए गए। जीएएएफईटी ट्रांजिस्टर में 3 नैनोशीट दूसरे के ऊपर खड़ी होती हैं, जो गेट से पूर्ण रूप से से ढकी होती हैं, उसी प्रकार जैसे फिनफेट में सामान्यतः कई भौतिक पंख साथ-साथ होते हैं जो विद्युत रूप से इकाई होते हैं और गेट से पूर्ण रूप से से ढके होते हैं। आईबीएम की चिप 50 mm2 मापी गई और 600 मिलियन ट्रांजिस्टर प्रति mm2 थे, कुल 30 बिलियन ट्रांजिस्टर (1667 nm 2 प्रति ट्रांजिस्टर या 41 एनएम ट्रांजिस्टर रिक्ति)। [14][15]


व्यावसायीकरण

अप्रैल 2019 में, सैमसंग इलेक्ट्रॉनिक्स ने घोषणा की कि वे 2018 की चौथी तिमाही से अपने ग्राहकों को 5 एनएम प्रोसेस (5LPE) टूल पेश कर रहे हैं।[16] अप्रैल 2019 में, TSMC ने घोषणा की कि उनकी 5 एनएम प्रक्रिया (CLN5FF, N5) ने जोखिम उत्पादन शुरू कर दिया है, और यह कि पूर्ण चिप डिज़ाइन विनिर्देश अब संभावित ग्राहकों के लिए उपलब्ध हैं। N5 प्रक्रिया N6 और N7++ में केवल 5 या 4 परतों की तुलना में 14 परतों तक चरम पराबैंगनी लिथोग्राफी का उपयोग कर सकती है।[17] अपेक्षित 28 एनएम न्यूनतम धातु पिच के लिए, अत्यधिक पराबैंगनी लिथोग्राफी # बहु-पैटर्निंग के साथ प्रयोग प्रस्तावित सर्वोत्तम पैटर्निंग विधि है।[18] अपनी 5 एनएम प्रक्रिया के लिए, सैमसंग ने धातु में और परतों के माध्यम से स्टोचैस्टिक (यादृच्छिक) दोषों की घटना के कारण स्वचालित जांच और फिक्स द्वारा प्रक्रिया दोष शमन शुरू किया।[19] अक्टूबर 2019 में, TSMC ने कथित तौर पर 5 एनएम Apple A14 का नमूना लेना शुरू किया।[20] दिसंबर 2019 में, TSMC ने लगभग 80% की औसत उपज की घोषणा की, जिसमें 17.92 मिमी के डाई आकार के साथ उनके 5 एनएम परीक्षण चिप्स के लिए 90% से अधिक प्रति वेफर की अधिकतम उपज थी।2</उप>।[21] 2020 के मध्य में TSMC ने दावा किया कि इसकी (N5) 5 एनएम प्रक्रिया ने इसकी 7 एनएम N7 प्रक्रिया की तुलना में 1.8 गुना घनत्व प्रदान किया, जिसमें 15% गति सुधार या 30% कम विद्युत की खपत थी; एक उत्तमउप-संस्करण (N5P या N4) को N5 पर +5% गति या -10% शक्ति के साथ उत्तमबनाने का दावा किया गया था।[22] 13 अक्टूबर 2020 को, Apple ने Apple A14 का उपयोग करके एक नए iPhone 12 लाइनअप की घोषणा की। HiSilicon#Kirin 9000 और Kirin 9000E का उपयोग करने वाले Huawei Mate 40 लाइनअप के साथ, A14 और Kirin 9000 TSMC के 5 nm नोड पर व्यावसायीकरण करने वाले प्रथम उपकरण थे। पश्चात में, 10 नवंबर 2020 को, Apple ने Apple M1, एक अन्य 5 nm चिप का उपयोग करते हुए तीन नए Mac मॉडल भी प्रदर्शित किए। सेमियानालिसिस के अनुसार, A14 प्रोसेसर का ट्रांजिस्टर घनत्व 134 मिलियन ट्रांजिस्टर प्रति मिमी है2</उप>।[23] अक्टूबर 2021 में, TSMC ने अपने 5 nm प्रोसेस परिवार का एक नया सदस्य पेश किया: N4P। N5 की तुलना में, नोड 11% उच्च प्रदर्शन (N4 के मुकाबले 6% अधिक), 22% उच्च ऊर्जा दक्षता, 6% उच्च ट्रांजिस्टर घनत्व और कम मास्क काउंट प्रदान करता है। TSMC को 2022 की दूसरी छमाही तक पहला टेपआउट होने की आशाहै।[24][25] दिसंबर 2021 में, TSMC ने HPC अनुप्रयोगों के लिए डिज़ाइन किए गए अपने 5nm प्रोसेस परिवार के एक नए सदस्य की घोषणा की: N4X। इस प्रक्रिया में अनुकूलित ट्रांजिस्टर डिजाइन और संरचनाएं, कम प्रतिरोध और लक्षित धातु परतों की समाई और उच्च घनत्व वाले एमआईएम कैपेसिटर शामिल हैं। प्रक्रिया 15% उच्च प्रदर्शन बनाम N5 (या 4% बनाम N4P तक) 1.2 V पर पेश करेगी और 1.2 V से अधिक वोल्टेज की आपूर्ति करेगी। TSMC को आशाहै कि N4X 2023 की प्रथमछमाही तक जोखिम उत्पादन में प्रवेश करेगा।[26][27][28]

जून 2022 में, Intel ने Intel 4 प्रक्रिया (2021 में नाम बदलने से प्रथम 7nm के रूप में जाना जाता है) के बारे में कुछ विवरण प्रस्तुत किए: EUV का उपयोग करने वाली कंपनी की प्रथमप्रक्रिया, Intel 7 की तुलना में 2x उच्च ट्रांजिस्टर घनत्व (जिसे 10nm ESF (एन्हांस्ड सुपर फिन) के रूप में जाना जाता है) इंटरकनेक्ट की बेहतरीन पांच परतों के लिए कोबाल्ट-क्लैड कॉपर का उपयोग, आईएसओ पावर पर 21.5% उच्च प्रदर्शन या इंटेल 7 आदि की तुलना में 0.65 वी पर आईएसओ फ्रीक्वेंसी पर 40% कम पावर। इंटेल का पहला उत्पाद इंटेल पर फैब किया जाना है। 4 उल्का झील है, जो 2022 की दूसरी तिमाही में संचालित है और 2023 में शिपिंग के लिए निर्धारित है।[29]इंटेल 4 ने 50 एनएम के गेट पिच, 30 एनएम के फिन और न्यूनतम धातु पिच, और 240 एनएम की लाइब्रेरी ऊंचाई दोनों से संपर्क किया है। मेटल-इंसुलेटर-मेटल कैपेसिटेंस को Intel 7 की तुलना में 376 fF/μm² तक बढ़ाया गया था, जो मोटे तौर पर 2x था।[30] प्रक्रिया HPC अनुप्रयोगों के लिए अनुकूलित है और <0.65 V से> 1.3 V तक वोल्टेज का समर्थन करती है। Intel 4 के लिए WikiChip का ट्रांजिस्टर घनत्व अनुमान 123.4 Mtr./mm², Intel 7 के लिए 60.5 Mtr./mm² से 2.04x है। चूंकि, उच्च-घनत्व SRAM सेल ने Intel 7 की तुलना में केवल 0.77x (0.0312 से 0.024 μm²) और उच्च-प्रदर्शन सेल को 0.68x (0.0441 से 0.03 μm²) बढ़ाया है।[31]

27 सितंबर 2022 को, AMD ने TSMC 5 nm प्रक्रिया और Zen 4 माइक्रोआर्किटेक्चर पर आधारित केंद्रीय प्रसंस्करण इकाइयों की Ryzen 7000 श्रृंखला को आधिकारिक रूप से लॉन्च किया। रेफरी>{{cite web |date=29 August 2022 |title=AMD ने “Zen 4” आर्किटेक्चर के साथ Ryzen 7000 सीरीज डेस्कटॉप प्रोसेसर लॉन्च किया: गेमिंग में सबसे तेज कोर|url=https://www.amd.com/en/press-releases/2022-08-29-amd-launches-ryzen-7000-series-desktop-processors-zen-4-architecture-the%7Caccessdate=31 March 2023}</ref> ज़ेन 4 x86-आधारित डेस्कटॉप प्रोसेसर के लिए 5 एनएम प्रक्रिया का पहला उपयोग चिह्नित करता है। AMD ने RDNA 3 पर आधारित ग्राफिक्स प्रोसेसिंग यूनिट की Radeon 7000 श्रृंखला भी लॉन्च की, जो TSMC 5nm प्रक्रिया का भी उपयोग करती है। रेफरी>Wickens, Katie (30 August 2022). "एएमडी की लिसा सु चिपलेट-आधारित आरडीएनए 3 जीपीयू आर्किटेक्चर की पुष्टि करती है". PC Gamer. Retrieved 20 September 2022.</ref>

5 एनएम प्रोसेस नोड

5 nm
IRDS roadmap 2017[32] Samsung[33][34][35][36][37] TSMC[33]
Process name 7 nm 5 nm 5LPE 5LPP N5 N5P
Transistor density (MTr/mm2) Un­known Un­known 126.9[38] Un­known 138.2[39][40]
SRAM bit-cell size (μm2) 0.027[41] 0.020[41] 0.0262[42] 0.021[42]
Transistor gate pitch (nm) 48 42 57 51
Interconnect pitch (nm) 28 24 36 Un­known 28[43]
Release status 2019 2021 2018 risk production[16]
2020 production 		2022 production 2019 risk production[17]
2020 production 		2020 risk production
2021 production
4 nm
Samsung[33][44][45][46][47] TSMC Intel[48][29]
Process name 4LPE 4LPP 4LPP+ 4HPC 4LPA N4 N4P N4X[26][27][28] 4N[49] 4
Transistor density (MTr/mm2) 137[38] Un­known Un­known Un­known 146.5[50] Un­known Un­known 123.4[31]
SRAM bit-cell size (μm2) 0.0262[42] Un­known Un­known Un­known Un­known Un­known Un­known Un­known 0.024[42]
Transistor gate pitch (nm) 57 Un­known Un­known Un­known 51 Un­known Un­known 50
Interconnect pitch (nm) 32 Un­known Un­known Un­known Un­known Un­known Un­known Un­known 30
Release status 2020 risk production
2021 production 		2022 production 2023 production 2024 production 2025 production 2021 risk production
2022 production 		2022 risk production
2022 production 		Risk production by H1 2023
2024 production 		2022 production 2022 risk production[51]
2023 production

ट्रांजिस्टर गेट पिच को सीपीपी (संपर्कित पॉली पिच) के रूप में भी जाना जाता है और इंटरकनेक्ट पिच को एमएमपी (न्यूनतम धातु पिच) भी कहा जाता है।[52][53]


5 एनएम से आगे

Main article: 3 nm process

3 एनएम (3-नैनोमीटर) 5 एनएम के पश्चात अगले नोड के लिए सामान्य शब्द है। As of 2021, TSMC की योजना 2022 के लिए 3 एनएम नोड का व्यावसायीकरण करने की है, जबकि SAMSUNG और इंटेल की 2023 के लिए योजना है।[48][54][55][56] 3.5 एनएम को 5 एनएम से आगे के प्रथम नोड के लिए एक नाम के रूप में भी दिया गया है।[57]


संदर्भ

  1. ↑ Cutress, Dr Ian. "'Better Yield on 5nm than 7nm': TSMC Update on Defect Rates for N5". AnandTech. Archived from the original on 30 August 2020. Retrieved 28 August 2020.
  2. ↑ "Marvell and TSMC Collaborate to Deliver Data Infrastructure Portfolio on 5nm Technology". HPCwire. Archived from the original on 15 September 2020. Retrieved 28 August 2020.
  3. ↑ International Roadmap for Devices and Systems: 2021 Update: More Moore, IEEE, 2021, p. 7, archived from the original on 7 August 2022, retrieved 7 August 2022
  4. ↑ "TSMC's 7nm, 5nm, and 3nm "are just numbers… it doesn't matter what the number is"". Archived from the original on 17 June 2020. Retrieved 20 April 2020.
  5. ↑ Samuel K. Moore (21 July 2020). "A Better Way to Measure Progress in Semiconductors: It's time to throw out the old Moore's Law metric". IEEE Spectrum. IEEE. Archived from the original on 2 December 2020. Retrieved 20 April 2021.
  6. ↑ "Quantum Effects At 7/5nm And Beyond". Semiconductor Engineering. Archived from the original on 15 July 2018. Retrieved 15 July 2018.
  7. ↑ "IBM ने दुनिया के सबसे छोटे सिलिकॉन ट्रांजिस्टर - TheINQUIERER का दावा किया है". Theinquirer.net. 9 December 2002. Archived from the original on 31 May 2011. Retrieved 7 December 2017.
  8. ↑ Doris, Bruce B.; Dokumaci, Omer H.; Ieong, Meikei K.; Mocuta, Anda; Zhang, Ying; Kanarsky, Thomas S.; Roy, R. A. (December 2002). अति पतली Si चैनल MOSFETs के साथ अत्यधिक स्केलिंग. Digest. International Electron Devices Meeting. pp. 267–270. doi:10.1109/IEDM.2002.1175829. ISBN 0-7803-7462-2. S2CID 10151651.
  9. ↑ "एनईसी ने दुनिया के सबसे छोटे ट्रांजिस्टर का परीक्षण किया". Thefreelibrary.com. Archived from the original on 15 April 2017. Retrieved 7 December 2017.
  10. ↑ Wakabayashi, Hitoshi; Yamagami, Shigeharu; Ikezawa, Nobuyuki; Ogura, Atsushi; Narihiro, Mitsuru; Arai, K.; Ochiai, Y.; Takeuchi, K.; Yamamoto, T.; Mogami, T. (December 2003). उप-10-एनएम प्लानर-बल्क-सीएमओएस उपकरण पार्श्व जंक्शन नियंत्रण का उपयोग करते हुए. IEEE International Electron Devices Meeting 2003. pp. 20.7.1–20.7.3. doi:10.1109/IEDM.2003.1269446. ISBN 0-7803-7872-5. S2CID 2100267.
  11. ↑ "IMEC and Cadence Disclose 5nm Test Chip". Semiwiki.com. Archived from the original on 26 November 2015. Retrieved 25 November 2015.
  12. ↑ "The Roadmap to 5nm: Convergence of Many Solutions Needed". Semi.org. Archived from the original on 26 November 2015. Retrieved 25 November 2015.
  13. ↑ Mark LaPedus (20 January 2016). "5nm फैब चुनौतियां". Archived from the original on 27 January 2016. Retrieved 22 January 2016. इंटेल ने एक पेपर प्रस्तुत किया जिसने प्रमुख आईसी उद्योग की भविष्य की दिशा के बारे में चिंगारी और ईंधन की अटकलों को जन्म दिया। कंपनी ने अगली पीढ़ी के ट्रांजिस्टर का वर्णन किया जिसे नैनोवायर एफईटी कहा जाता है, जो कि इसके चारों ओर लिपटे गेट के साथ एक फिनफेट है। इंटेल का नैनोवायर FET, जिसे कभी-कभी गेट-ऑल-अराउंड FET कहा जाता है, को 5nm के लिए डिवाइस की आवश्यकताओं को पूरा करने के लिए कहा जाता है, जैसा कि इंटरनेशनल टेक्नोलॉजी रोडमैप फॉर सेमीकंडक्टर्स (ITRS) द्वारा परिभाषित किया गया है।
  14. ↑ Huiming, Bu (5 June 2017). "5 nanometer transistors inching their way into chips". IBM. Archived from the original on 9 June 2021. Retrieved 9 June 2021.
  15. ↑ "IBM Figures Out How to Make 5nm Chips". Uk.pcmag.com. 5 June 2017. Archived from the original on 3 December 2017. Retrieved 7 December 2017.
  16. ↑ 16.0 16.1 Shilov, Anton. "Samsung Completes Development of 5nm EUV Process Technology". AnandTech. Archived from the original on 20 April 2019. Retrieved 31 May 2019.
  17. ↑ 17.0 17.1 "TSMC and OIP Ecosystem Partners Deliver Industry's First Complete Design Infrastructure for 5nm Process Technology" (Press release). TSMC. 3 April 2019.
  18. ↑ "SALELE Double Patterning for 7nm and 5nm Nodes". LinkedIn. Archived from the original on 20 September 2021. Retrieved 25 March 2021.
  19. ↑ Jaehwan Kim; Jin Kim; Byungchul Shin; Sangah Lee; Jae-Hyun Kang; Joong-Won Jeon; Piyush Pathak; Jac Condella; Frank E. Gennari; Philippe Hurat; Ya-Chieh Lai (23 March 2020). उन्नत प्रौद्योगिकी नोड्स पर निर्मित सिस्टम IC के लिए इन-डिज़ाइन पैटर्न प्रतिस्थापन के साथ प्रक्रिया संबंधी उपज जोखिम शमन. Proc. SPIE 11328, Design-Process-Technology Co-optimization for Manufacturability XIV, 113280I. San Jose, California, United States. doi:10.1117/12.2551970.
  20. ↑ Solca, Bogdan. "TSMC already sampling Apple's 5 nm A14 Bionic SoCs for 2020 iPhones". Notebookcheck. Archived from the original on 12 January 2020. Retrieved 12 January 2020.
  21. ↑ Cutress, Dr Ian. "Early TSMC 5nm Test Chip Yields 80%, HVM Coming in H1 2020". AnandTech. Archived from the original on 25 May 2020. Retrieved 19 December 2019.
  22. ↑ Hruska, Joel (25 August 2020). "TSMC Plots an Aggressive Course for 3nm Lithography and Beyond". ExtremeTech. Archived from the original on 22 September 2020. Retrieved 12 September 2020.
  23. ↑ Patel, Dylan (27 October 2020). "Apple's A14 Packs 134 Million Transistors/mm², but Falls Short of TSMC's Density Claims". SemiAnalysis. Archived from the original on 12 December 2020. Retrieved 29 October 2020.
  24. ↑ "TSMC Expands Advanced Technology Leadership with N4P Process". TSMC (Press release). 26 October 2021.
  25. ↑ "TSMC Extends Its 5nm Family With A New Enhanced-Performance N4P Node". WikiChip. 26 October 2021. Archived from the original on 29 May 2022. Retrieved 28 May 2022.
  26. ↑ 26.0 26.1 "TSMC Introduces N4X Process" (Press release). TSMC. 16 December 2021.
  27. ↑ 27.0 27.1 "The Future Is Now (blog post)". TSMC. 16 December 2021. Archived from the original on 7 May 2022. Retrieved 25 May 2022.
  28. ↑ 28.0 28.1 "TSMC Unveils N4X Node". AnandTech. 17 December 2021. Archived from the original on 25 May 2022. Retrieved 25 May 2022.
  29. ↑ 29.0 29.1 Smith, Ryan. "Intel 4 Process Node In Detail: 2x Density Scaling, 20% Improved Performance". AnandTech. Archived from the original on 13 June 2022. Retrieved 13 June 2022.
  30. ↑ Jones, Scotten (13 June 2022). "Intel 4 Deep Dive". SemiWiki.
  31. ↑ 31.0 31.1 Schor, David (19 June 2022). "इंटेल 4 प्रोसेस टेक्नोलॉजी पर एक नज़र". WikiChip Fuse.
  32. ↑ "IRDS international roadmap for devices and systems 2017 edition" (PDF). Archived from the original (PDF) on 25 October 2018.
  33. ↑ 33.0 33.1 33.2 Jones, Scotten (29 April 2020), "Can TSMC Maintain Their Process Technology Lead", SemiWiki, archived from the original on 13 May 2022, retrieved 11 April 2022
  34. ↑ "Samsung Foundry Update 2019". SemiWiki. 6 August 2019. Archived from the original on 29 May 2022. Retrieved 14 May 2022.
  35. ↑ "Samsung 5 nm and 4 nm Update". WikiChip. 19 October 2019.
  36. ↑ "5 nm lithography process". WikiChip. Archived from the original on 6 November 2020. Retrieved 30 April 2017.
  37. ↑ "Samsung 3nm GAAFET Enters Risk Production; Discusses Next-Gen Improvements". 5 July 2022.
  38. ↑ 38.0 38.1 "Samsung 3nm GAAFET Enters Risk Production; Discusses Next-Gen Improvements". 5 July 2022.
  39. ↑ "The TRUTH of TSMC 5nm".
  40. ↑ "N3E Replaces N3; Comes in Many Flavors". 4 September 2022.
  41. ↑ 41.0 41.1 INTERNATIONAL ROADMAP FOR DEVICES AND SYSTEMS 2017 EDITION - MORE MOORE (PDF), ITRS, 2017, Section 4.5 Table MM-10 (p.12) entries : "SRAM bitcell area (um2)" ; "SRAM 111 bit cell area density - Mbits/mm2", archived from the original (PDF) on 25 October 2018, retrieved 24 October 2018
  42. ↑ 42.0 42.1 42.2 42.3 "Did We Just Witness The Death Of SRAM?". 4 December 2022.
  43. ↑ J.C. Liu; et al. A Reliability Enhanced 5nm CMOS Technology Featuring 5th Generation FinFET with Fully-Developed EUV and High Mobility Channel for Mobile SoC and High Performance Computing Application. 2020 IEEE International Electron Devices Meeting (IEDM). doi:10.1109/IEDM13553.2020.9372009.
  44. ↑ "Samsung 5 nm and 4 nm Update". WikiChip. 19 October 2019.
  45. ↑ "5 nm lithography process". WikiChip. Archived from the original on 6 November 2020. Retrieved 30 April 2017.
  46. ↑ "Samsung 3nm GAAFET Enters Risk Production; Discusses Next-Gen Improvements". 5 July 2022.
  47. ↑ https://www.anandtech.com/show/18854/-samsung-foundry-vows-to-surpass-tsmc-within-five-years
  48. ↑ 48.0 48.1 Cutress, Dr Ian. "Intel's Process Roadmap to 2025: with 4nm, 3nm, 20A and 18A?!". AnandTech. Archived from the original on 3 November 2021. Retrieved 27 July 2021.
  49. ↑ "NVIDIA Delivers Quantum Leap in Performance, Introduces New Era of Neural Rendering With GeForce RTX 40 Series". NVIDIA Newsroom. Retrieved 20 September 2022.
  50. ↑ "TSMC Extends Its 5nm Family With A New Enhanced-Performance N4P Node". WikiChip. 26 October 2021. Archived from the original on 29 May 2022. Retrieved 28 May 2022.
  51. ↑ Gartenberg, Chaim (29 July 2021). "The summer Intel fell behind". The Verge. Archived from the original on 22 December 2021. Retrieved 22 December 2021.
  52. ↑ "International Technology Roadmap for Semiconductors 2.0 2015 Edition Executive Report" (PDF). Semiconductors.org. Archived from the original (PDF) on 2 October 2016. Retrieved 7 December 2017.
  53. ↑ "5 nm lithography process". WikiChip. Archived from the original on 6 November 2020. Retrieved 7 December 2017.
  54. ↑ "Samsung 3 nm GAAFET Node Delayed to 2024". Archived from the original on 17 December 2021. Retrieved 8 July 2021.
  55. ↑ Shilov, Anton. "Samsung: Deployment of 3nm GAE Node on Track for 2022". AnandTech. Archived from the original on 27 July 2021. Retrieved 27 July 2021.
  56. ↑ Shilov, Anton. "TSMC Update: 2nm in Development, 3nm and 4nm on Track for 2022". AnandTech. Archived from the original on 27 July 2021. Retrieved 27 July 2021.
  57. ↑ "15 Views from a Silicon Summit: Macro to nano perspectives of chip horizon". EE Times. 16 January 2017. Archived from the original on 28 June 2018. Retrieved 4 June 2018.


बाहरी संबंध

Preceded by
7 nm (FinFET) 		MOSFET semiconductor device fabrication process Succeeded by
3 nm (FinFET/GAAFET)
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