तार्किक प्रयास

लॉजिक एफर्ट की विधि, इवान सदरलैंड और बॉब स्प्राउल द्वारा 1991 में गढ़ा गया था जो कि यह एक शब्द, सीएमओएस परिपथ में विलम्ब का अनुमान लगाने के लिए उपयोग की जाने वाली सीधी तकनीक है। जो कि उचित रूप से उपयोग किए जाने पर, यह किसी दिए गए फलन के लिए गेटों के चयन (आवश्यक चरणों की संख्या सहित) और परिपथ के लिए संभव न्यूनतम विलंब प्राप्त करने के लिए गेटों को आकार देने में सहायता कर सकता है।

लॉजिक गेट में विलंब की व्युत्पत्ति

विलंब को मूलभूत विलंब इकाई, τ = 3RC के संदर्भ में व्यक्त किया जाता है, जिसका इंटरकनेक्ट या अन्य भार द्वारा जोड़े गए किसी भी अतिरिक्त धारिता के बिना समान इन्वर्टर चलाने वाले इन्वर्टर की विलंब; इससे जुड़ी इकाई रहित संख्या को 'सामान्यीकृत विलंब' के रूप में जाना जाता है। (कुछ लेखक मूल विलंब इकाई को 4 विलंब के फैनआउट के रूप में परिभाषित करना पसंद करते हैं - जो इन्वर्टर द्वारा 4 समान इनवर्टर चलाने में विलंब)। पूर्ण विलंब को तब गेट, d, और τ के सामान्यीकृत विलंब के उत्पाद के रूप में परिभाषित किया जाता है:

$d_{abs}=d\cdot \tau$

एक सामान्य 600-एनएम प्रक्रिया में τ लगभग 50 पीएस है। जिसमे 250-एनएम प्रक्रिया के लिए, τ लगभग 20 पीएस है। आधुनिक 45 एनएम प्रक्रियाओं में विलंब लगभग 4 से 5 पीएस है।

लॉजिक गेट में सामान्यीकृत विलंब को दो प्राथमिक शब्दों के योग के रूप में व्यक्त किया जा सकता है: जो कि सामान्यीकृत 'परजीवी विलंब', पी (जो गेट का आंतरिक विलंब है और गेट को बिना लोड के चलाने पर विचार करके पाया जा सकता है), और 'स्टेज' एफर्ट', एफ (जो नीचे वर्णित अनुसार भार पर निर्भर है)। परिणामस्वरूप,

$d=f+p$

स्टेज एफर्ट को दो घटकों में विभाजित किया गया है: लॉजिक एफर्ट, g, जो किसी दिए गए गेट के इनपुट धारिता का इन्वर्टर के अनुपात है जो समान आउटपुट धारा देने में सक्षम है (और इसलिए यह स्थिरांक है) जो कि गेट का विशेष वर्ग और इसे गेट के आंतरिक गुणों को कैप्चर करने के रूप में वर्णित किया जा सकता है), और विद्युत एफर्ट, h, जो गेट के लोड के इनपुट धारिता का अनुपात है। ध्यान दें कि लॉजिक एफर्ट भार को ध्यान में नहीं रखता है और इसलिए हमारे पास विद्युत एफर्ट शब्द है जो भार को ध्यान में रखता है। तब स्टेज एफर्ट सरलता से होता है:

$f=gh$

इन समीकरणों के संयोजन से मूल समीकरण प्राप्त होता है जो एकल लॉजिक गेट के माध्यम से सामान्यीकृत विलंब को मॉडल करता है:

$d=gh+p$

एकल स्टेज के लॉजिक एफर्ट की गणना करने की प्रक्रिया

महत्वपूर्ण पथ पर सीएमओएस इनवर्टर समान्यत: 2 के समान गामा के साथ डिज़ाइन किए जाते हैं। जो कि दूसरे शब्दों में, इन्वर्टर का पीएफईटी इन्वर्टर के एनएफईटी की तुलना में दोगुनी चौड़ाई (और इसलिए धारिता से दोगुना) के साथ डिज़ाइन किया गया है, जो लगभग समान पुल-अप धारा और पुल-डाउन धारा प्राप्त करने के लिए, एनएफईटी प्रतिरोध के रूप में लगभग समान पावर मॉसफेट P-सब्सट्रेट पावर मॉसफेट प्राप्त करने के लिए।

सभी ट्रांजिस्टर के लिए ऐसे आकार चुनें कि गेट का आउटपुट चालक आकार-2 पीएमओएस और आकार-1 एनएमओएस से निर्मित इन्वर्टर के आउटपुट चालक के समान हो।

गेट का आउटपुट चालक उस इनपुट के लिए गेट के आउटपुट चालक के इनपुट के सभी संभावित संयोजनों के न्यूनतम के समान है।

किसी दिए गए इनपुट के लिए गेट का आउटपुट चालक उसके आउटपुट नोड पर चालक के समान है।

एक नोड पर चालक उन सभी ट्रांजिस्टर की चालक के योग के समान है जो सक्षम हैं और जिनका स्रोत या ड्रेन प्रश्न में नोड के संपर्क में है। जिसमे पीएमओएस ट्रांजिस्टर तब सक्षम होता है जब उसका गेट वोल्टेज 0 होता है। एनएमओएस ट्रांजिस्टर तब सक्षम होता है जब उसका गेट वोल्टेज 1 होता है।

एक बार आकार चुने जाने के बाद, गेट के आउटपुट का लॉजिक एफर्ट उन सभी ट्रांजिस्टर की चौड़ाई का योग है जिनका स्रोत या ड्रेन आउटपुट नोड के संपर्क में है। गेट के प्रत्येक इनपुट का लॉजिक एफर्ट उन सभी ट्रांजिस्टर की चौड़ाई का योग है जिनका गेट उस इनपुट नोड के संपर्क में है।

संपूर्ण गेट का लॉजिक एफर्ट उसके आउटपुट लॉजिक एफर्ट और उसके इनपुट लॉजिक प्रयासों के योग का अनुपात है।

बहुस्तरीय लॉजिक नेटवर्क

लॉजिक एफर्ट की विधि का बड़ा लाभ यह है कि इसे विभिन्न चरणों से बने परिपथ तक तेजी से बढ़ाया जा सकता है। जो कुल सामान्यीकृत पथ विलंब d को समग्र 'पथ एफर्ट', Fऔर 'पथ परजीवी विलंब' p (जो व्यक्तिगत परजीवी विलंब का योग है) के संदर्भ में व्यक्त किया जा सकता है:

$D=NF^{1/N}+P$

पथ एफर्ट को पथ लॉजिक एफर्ट g (द्वारों के व्यक्तिगत लॉजिक प्रयासों का उत्पाद), और पथ विद्युत एफर्ट h (पथ के भार का अनुपात) के संदर्भ में व्यक्त किया जाता है इसकी इनपुट धारिता )।

उन पथों के लिए जहां प्रत्येक गेट केवल अतिरिक्त गेट (अर्थात पथ में अगला गेट) को चलाता है,

$F=GH$

चूँकि , उस शाखा वाले परिपथ के लिए, अतिरिक्त शाखा एफर्ट, b को ध्यान में रखना होगा; यह गेट द्वारा संचालित कुल धारिता और ब्याज के पथ पर धारिता का अनुपात है:

$b={\frac {C_{onpath}+C_{offpath}}{C_{onpath}}}$

इससे पथ शाखा एफर्ट b प्राप्त होता है जो व्यक्तिगत स्टेज शाखा एफर्ट का उत्पाद है; तब कुल पथ एफर्ट है

$F=GHB$

यह देखा जा सकता है कि केवल अतिरिक्त गेट चलाने वाले गेटों के लिए b = 1, B = 1 को ठीक करना और सूत्र को पहले के गैर-शाखा संस्करण में कम करना है।

न्यूनतम विलंब

यह दिखाया जा सकता है कि बहुस्तरीय लॉजिक नेटवर्क में, किसी विशेष पथ पर न्यूनतम संभव विलंब परिपथ को इस तरह डिजाइन करके प्राप्त की जा सकती है कि स्टेज एफर्ट समान हों। गेटों के दिए गए संयोजन और ज्ञात भार के लिए, b , g , और h सभी निश्चित हैं, जिससे f निश्चित हो जाता है; इसलिए व्यक्तिगत द्वारों का आकार ऐसा होना चाहिए कि व्यक्तिगत स्टेज के एफर्ट हों

$f=F^{1/N}$

जहां N परिपथ में चरणों की संख्या है।

उदाहरण

इन्वर्टर में विलंब

एक CMOS इन्वर्टर सर्किट।

परिभाषा के अनुसार, इन्वर्टर का लॉजिक एफर्ट g 1 है। यदि इन्वर्टर समतुल्य इन्वर्टर चलाता है, तो विद्युत एफर्ट h भी 1 है।

इन्वर्टर का परजीवी विलंब p भी 1 है (इसे इन्वर्टर के और अधिक विलंब मॉडल पर विचार करके पाया जा सकता है)।

इसलिए, समकक्ष इन्वर्टर चलाने वाले इन्वर्टर की कुल सामान्यीकृत विलंब है

$d=gh+p=(1)(1)+1=2$

NAND और NOR गेट में विलंब

दो-इनपुट NAND गेट के लॉजिक एफर्ट की गणना g = 4/3 की जाती है क्योंकि इनपुट धारिता 4 वाला NAND गेट इनपुट धारिता 3 के साथ इन्वर्टर के समान धारा चला सकता है। इसी तरह, दो का लॉजिक एफर्ट -इनपुट NOR गेट को g = 5/3 पाया जा सकता है। जो कि कम लॉजिक एफर्ट के कारण, NAND गेट्स को समान्यत: NOR गेट्स की तुलना में प्राथमिकता दी जाती है।

बड़े द्वारों के लिए, लॉजिक एफर्ट इस प्रकार है:

स्थिर सीएमओएस गेट्स के इनपुट के लिए लॉजिक एफर्ट गामा= 2

	इनपुट की संख्या
गेट का प्रकार	1	2	3	4	5	n
इन्वर्टर	1	N/A	N/A	N/A	N/A	N/A
NAND	N/A	${\frac {4}{3}}$	${\frac {5}{3}}$	${\frac {6}{3}}$	${\frac {7}{3}}$	${\frac {n+2}{3}}$
NOR	N/A	${\frac {5}{3}}$	${\frac {7}{3}}$	${\frac {9}{3}}$	${\frac {11}{3}}$	${\frac {2n+1}{3}}$

NAND और NOR गेट्स का सामान्यीकृत परजीवी विलंब इनपुट की संख्या के समान है।

इसलिए, स्वयं की समान प्रतिलिपि चलाने वाले दो-इनपुट NAND गेट की सामान्यीकृत विलंब (जैसे कि विद्युत एफर्ट 1 है) है

$d=gh+p=(4/3)(1)+2=10/3$

और दो-इनपुट NOR गेट के लिए, विलंब है

$d=gh+p=(5/3)(1)+2=11/3$

अग्रिम पठन

• Sutherland, Ivan E.; Sproull, Robert F.; Harris, David F. (1999). Logical Effort: Designing Fast CMOS Circuits. Morgan Kaufmann. ISBN 1-55860-557-6.
• Weste, Neil H. E.; Harris, David (2011). CMOS VLSI Design: A Circuits and Systems Perspective, 3rd Ed. Pearson/Addison-Wesley. ISBN 978-0-321-54774-3.