14 एनएम प्रक्रिया

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The 12 nm, 14 nm, and 16 nm fabrication nodes are discussed here.
Semiconductor
device
fabrication
4-fach-NAND-C10.JPG
MOSFET scaling
(process nodes)
Future

14 एनएम प्रक्रिया MOSFET प्रौद्योगिकी नोड को संदर्भित करती है जो 22 एनएम प्रक्रिया का उत्तराधिकारी है|22{{nbsp}एनएम (या 20{{nbsp}एनएम) नोड। 14{{nbsp}एनएम को सेमीकंडक्टर (आईटीआरएस) के लिए अंतर्राष्ट्रीय प्रौद्योगिकी रोडमैप द्वारा नामित किया गया था। लगभग 2011 तक, नोड 22 के बाद{{nbsp}एनएम 16 होने की उम्मीद थी{{nbsp}एनएम। सभी 14nm नोड्स FinFET (फिन फील्ड-इफेक्ट ट्रांजिस्टर) तकनीक का उपयोग करते हैं, एक प्रकार की मल्टी-गेट MOSFET तकनीक जो कि प्लानर सिलिकॉन CMOS तकनीक का एक गैर-प्लानर विकास है।

2013 में 10 एनएम प्रक्रिया NAND फ्लैश चिप्स बनाने से पहले सैमसंग इलेक्ट्रॉनिक्स ने 2014 में 14 एनएम चिप को टैप आउट किया था।[clarification needed] उसी वर्ष, SK Hynix ने 16 का बड़े पैमाने पर उत्पादन प्रारंभ किया{{nbsp}एनएम नैंड फ्लैश , और टीएसएमसी 16 प्रारंभ हुआ{{nbsp}एनएम FinFET उत्पादन। अगले वर्ष, इंटेल ने 14 की शिपिंग प्रारंभ की{{nbsp}उपभोक्ताओं के लिए एनएम स्केल डिवाइस।

इतिहास

पृष्ठभूमि

इलेक्ट्रॉन-बीम लिथोग्राफी के साथ भी, एक बहुलक प्रतिरोध में 14 एनएम रिज़ॉल्यूशन हासिल करना कठिन है। इसके अतिरिक्त , आयनीकरण विकिरण के रासायनिक प्रभाव भी अत्यधिक पराबैंगनी लिथोग्राफी के लिए विश्वसनीय संकल्प को सीमित करते हैं, जो कि वर्तमान अत्याधुनिक विसर्जन लिथोग्राफी का उपयोग करके भी प्राप्त किया जा सकता है। हार्डमास्क सामग्री और कई पैटर्निंग की आवश्यकता होती है।

कम-κ परावैद्युत | कम-के सामग्री के लिए प्लाज्मा क्षति से एक अधिक महत्वपूर्ण सीमा आती है। नुकसान की सीमा सामान्यतः 20 एनएम मोटी होती है,[1] लेकिन लगभग 100 एनएम तक भी जा सकता है।[2] क्षति संवेदनशीलता के बदतर होने की उम्मीद है क्योंकि लो-के सामग्री अधिक झरझरा हो जाती है। तुलना के लिए, एक अप्रतिबंधित सिलिकॉन का परमाणु त्रिज्या 0.11 एनएम है। इस प्रकार लगभग 90 Si परमाणु चैनल की लंबाई को बढ़ा देंगे, जिससे पर्याप्त रिसाव (इलेक्ट्रॉनिक्स) हो जाएगा।

Tela Innovations और Sequoia Design Systems ने 2010 के आसपास 16/14 nm नोड के लिए दोहरे प्रदर्शन की अनुमति देने वाली एक पद्धति विकसित की।[3] Samsung Electronics और Synopsys ने भी 22 एनएम और 16 एनएम डिज़ाइन फ्लो में डबल पैटर्निंग लागू करना प्रारंभ कर दिया है।[4] मेंटर ग्राफिक्स ने 2010 में 16 एनएम टेस्ट चिप्स को टैप आउट करने की सूचना दी।[5] 17 जनवरी, 2011 को आईबीएम ने घोषणा की कि वे 14 एनएम चिप प्रसंस्करण प्रौद्योगिकी विकसित करने के लिए आर्म होल्डिंग्स के साथ मिलकर काम कर रहे हैं।[6] 18 फरवरी, 2011 को, इंटेल ने घोषणा की कि वह एरिज़ोना में एक नए $5 बिलियन के सेमीकंडक्टर निर्माण संयंत्र का निर्माण करेगा, जिसे 14 एनएम निर्माण प्रक्रियाओं और अग्रणी-धार 300 मिमी वेफर (इलेक्ट्रॉनिक्स) का उपयोग करके चिप्स बनाने के लिए डिज़ाइन किया गया है।[7][8] नए निर्माण संयंत्र को फैब 42 नाम दिया जाना था, और निर्माण 2011 के मध्य में प्रारंभ होना था। इंटेल ने नई सुविधा को दुनिया में सबसे उन्नत, उच्च-मात्रा निर्माण सुविधा के रूप में प्रस्तुत किया और कहा कि यह 2019 में लाइन पर आ जाएगी। 2013. इंटेल ने तब से इस सुविधा को खोलने को स्थगित करने का निर्णय लिया है और इसके अतिरिक्त 14-एनएम चिप्स का समर्थन करने के लिए अपनी उपस्थित ा सुविधाओं का उन्नयन किया है।[9] 17 मई, 2011 को, Intel ने 2014 के लिए एक रोडमैप की घोषणा की जिसमें उनके Xeon, Intel Core, और Intel Atom उत्पाद लाइनों के लिए 14 nm ट्रांजिस्टर सम्मलित थे।[10]


प्रौद्योगिकी डेमो

1990 के दशक के अंत में, Hitachi सेंट्रल रिसर्च लेबोरेटरी से हिसामोटो की जापानी टीम ने TSMC के चेन नाम हू और कैलिफोर्निया के विभिन्न विश्वविद्यालय, बर्कले के शोधकर्ताओं सहित FinFET तकनीक को और विकसित करने के लिए शोधकर्ताओं की एक अंतरराष्ट्रीय टीम के साथ सहयोग करना प्रारंभ किया। 1998 में, टीम ने सफलतापूर्वक उपकरणों को 17 तक नीचे कर दिया{{nbsp}एनएम प्रक्रिया। उन्होंने बाद में एक 15 विकसित किया{{nbsp}एनएम FinFET प्रक्रिया 2001 में।[11] 2002 में, यूसी बर्कले में शोधकर्ताओं की एक अंतरराष्ट्रीय टीम, जिसमें शिबली अहमद (बांग्लादेशी), स्कॉट बेल, साइरस टेबेरी (ईरानी), जेफरी बुश, डेविड किसर, चेनमिंग हू (ताइवान सेमीकंडक्टर मैन्युफैक्चरिंग कंपनी), और त्सू-जे किंग लियू सम्मलित हैं। FinFET उपकरणों को 10 एनएम गेट लंबाई तक प्रदर्शित किया।[11][12] 2005 में, तोशीबा ने साइडवॉल स्पेसर प्रक्रिया का उपयोग करते हुए 15 एनएम गेट लंबाई और 10 एनएम फिन (विस्तारित सतह) चौड़ाई के साथ 15 एनएम फिनफेट प्रक्रिया का प्रदर्शन किया।[13] यह सुझाव दिया गया है कि 16 एनएम नोड के लिए, एक लॉजिक ट्रांजिस्टर की गेट लंबाई लगभग 5 एनएम होगी।[14] दिसंबर 2007 में, तोशिबा ने एक प्रोटोटाइप मेमोरी यूनिट का प्रदर्शन किया जिसमें 15-नैनोमीटर पतली रेखाओं का उपयोग किया गया था।[15] दिसंबर 2009 में, ताइवान सरकार के स्वामित्व वाली नेशनल नैनो डिवाइस लेबोरेटरीज ने 16 एनएम स्टेटिक रैंडम-एक्सेस मेमोरी चिप का उत्पादन किया।[16] सितंबर 2011 में, एसके हाइनिक्स ने 15 एनएम एनएएनडी कोशिकाओं के विकास की घोषणा की।[17] दिसंबर 2012 में, सैमसंग इलेक्ट्रॉनिक्स ने 14 एनएम चिप को टैप आउट किया।[18] सितंबर 2013 में, इंटेल ने एक अल्ट्राबुक लैपटॉप का प्रदर्शन किया जिसमें 14 एनएम ब्रॉडवेल (माइक्रोआर्किटेक्चर) का उपयोग किया गया था, और इंटेल के सीईओ ब्रायन क्रज़ानिच ने कहा, [सीपीयू] इस साल के अंत तक शिपिंग कर दिया जाएगा।[19] चूंकि , शिपमेंट में 2014 की चौथी तिमाही तक और देरी हुई।[20] अगस्त 2014 में, इंटेल कोर एम माइक्रोप्रोसेसरों की सूची की अपनी आगामी सूची के लिए 14 एनएम माइक्रोआर्किटेक्चर के विवरण की घोषणा की, जो इंटेल की 14 एनएम निर्माण प्रक्रिया पर निर्मित होने वाला पहला उत्पाद था। प्रेस विज्ञप्ति के मुताबिक, कोर एम प्रोसेसर पर आधारित पहला सिस्टम 2014 की चौथी तिमाही में उपलब्ध होना था। इंटेल की 14 नैनोमीटर तकनीक दूसरी पीढ़ी के मल्टीगेट डिवाइस#ट्राई-गेट ट्रांजिस्टर|ट्राई-गेट ट्रांजिस्टर का उपयोग उद्योग-अग्रणी प्रदर्शन, शक्ति, घनत्व और लागत प्रति ट्रांजिस्टर देने के लिए करती है, मार्क बोर, इंटेल सीनियर फेलो, टेक्नोलॉजी एंड मैन्युफैक्चरिंग ग्रुप और निदेशक ने कहा , प्रक्रिया वास्तुकला और एकीकरण।[21] 2018 में इंटेल द्वारा 14 एनएम फैब क्षमता की कमी की घोषणा की गई थी।[22]


शिपिंग डिवाइस

2013 में, SK Hynix ने 16 का बड़े पैमाने पर उत्पादन प्रारंभ किया{{nbsp}एनएम नंद फ्लैश,[23] TSMC 16 से प्रारंभ हुआ{{nbsp}एनएम FinFET उत्पादन,[24] और SAMSUNG ने 10 एनएम प्रक्रिया प्रारंभ की|10 एनएम क्लास एनएएनडी फ्लैश प्रोडक्शन।[25] 5 सितंबर 2014 को, इंटेल ने पहले तीन ब्रॉडवेल-आधारित प्रोसेसर लॉन्च किए जो थर्मल डिज़ाइन पावर | लो-टीडीपी कोर एम परिवार से संबंधित थे: कोर एम-5वाई10, कोर एम-5वाई10ए और कोर एम-5वाई70।[26] फरवरी 2015 में, सैमसंग ने घोषणा की कि उनके फ्लैगशिप स्मार्टफोन, सैमसंग गैलेक्सी S6 में एक चिप (एसओसी) पर 14 एनएम Exynos सिस्टम होगा।[27] 9 मार्च, 2015 को, Apple Inc. ने प्रारंभिक 2015 मैकबुक (12-इंच) और मैकबुक प्रो जारी किया, जिसमें 14 एनएम इंटेल प्रोसेसर का उपयोग किया गया था। ध्यान देने योग्य i7-5557U है, जिसमें Intel HD, UHD और Iris ग्राफ़िक्स 6100 और दो कोर हैं जो केवल 28 वाट का उपयोग करके 3.1 GHz पर चल रहे हैं।[28][29] 25 सितंबर, 2015 को, Apple Inc. ने iPhone 6S|iPhone 6S और 6S Plus जारी किया, जो डेस्कटॉप-क्लास Apple A9 चिप्स से लैस हैं[30] जो सैमसंग द्वारा 14 एनएम और टीएसएमसी (ताइवान सेमीकंडक्टर मैन्युफैक्चरिंग कंपनी) द्वारा 16 एनएम दोनों में निर्मित हैं।

मई 2016 में, Nvidia ने पास्कल (माइक्रोआर्किटेक्चर) आर्किटेक्चर पर आधारित अपनी GeForce 10 सीरीज़ ग्राफ़िक्स प्रोसेसिंग युनिट जारी की, जिसमें TSMC की 16 nm FinFET तकनीक और सैमसंग की 14 nm FinFET तकनीक सम्मलित है।[31][32] जून 2016 में, उन्नत माइक्रो डिवाइसेस ने ग्राफिक्स कोर नेक्स्ट#GCN 4th जनरेशन (आर्कटिक आइलैंड्स) आर्किटेक्चर पर आधारित अपना AMD Radeon 400 सीरीज GPU जारी किया, जिसमें सैमसंग की 14 nm FinFET तकनीक सम्मलित है। दोहरी सोर्सिंग के लिए ग्लोबल फाउंड्रीज को प्रौद्योगिकी का लाइसेंस दिया गया था।[33]

2 अगस्त 2016 को, Microsoft ने Xbox One#Xbox One S जारी किया, जिसमें TSMC द्वारा 16 एनएम का उपयोग किया गया।

2 मार्च, 2017 को, एएमडी ने ज़ेन (माइक्रोआर्किटेक्चर) आर्किटेक्चर के आधार पर अपने रेजेन सीपीयू जारी किए, जिसमें सैमसंग से 14 एनएम फिनफेट तकनीक सम्मलित थी जिसे ग्लोबलफाउंड्रीज़ के निर्माण के लिए ग्लोबल फाउंड्रीज़ को लाइसेंस दिया गया था। रेफरी नाम = एक्सट्रीमटेक.कॉम>"GlobalFoundries ने AMD Zen सिलिकॉन के साथ 14nm सत्यापन की घोषणा की". ExtremeTech.</ref>

NEC SX-Aurora TSUBASA प्रोसेसर, अक्टूबर 2017 में प्रस्तुत किया गया, रेफरी नाम = 2017-एनईसी-प्रेस विज्ञप्ति>"NEC ने नई हाई-एंड HPC प्रोडक्ट लाइन, SX-Aurora TSUBASA जारी की". NEC (in English). Retrieved 2018-03-21.</ref> 16 का उपयोग करता है{{nbsp}TSMC से nm FinFET प्रक्रिया और NEC SX सुपर कंप्यूटर के साथ उपयोग के लिए डिज़ाइन की गई है।[34] 22 जुलाई, 2018 को, GlobalFoundries ने सैमसंग से लाइसेंस प्राप्त 14LP प्रक्रिया के आधार पर अपनी 12 एनएम लीडिंग-परफॉर्मेंस (12LP) प्रक्रिया की घोषणा की।[35] सितंबर 2018 में एनवीडिया ने अपने ट्यूरिंग (माइक्रोआर्किटेक्चर) के आधार पर जीपीयू जारी किए, जो टीएसएमसी की 12 एनएम प्रक्रिया पर बने थे और प्रति वर्ग मिलीमीटर 24.67 मिलियन ट्रांजिस्टर का ट्रांजिस्टर घनत्व है।[36]


14 एनएम प्रक्रिया नोड्स

ITRS Logic Device
Ground Rules (2015) 		Samsung[lower-alpha 1] TSMC[37] Intel GlobalFoundries[lower-alpha 2] SMIC
Process name 16/14 nm 14/11 nm 16FF
(16 nm)		 16FF+
(16 nm)		 16FFC
(16 nm)		 12FFC
(12 nm) 		14 nm 14LPP[38]
(14 nm)		 12LP[39][40]
(12 nm) 		14 nm
Transistor density (MTr/mm2) ? 32.94[35] (14 nm)
54.38[35] (11 nm) 		28.88[41] 33.8[42] 37.5[43][lower-alpha 3] 30.59[35] 36.71[35] 30[45]
Transistor gate pitch (nm) 70 78 – 14LPE (HD)
78 – 14LPP (HD)
84 – 14LPP (UHP)
84 – 14LPP (HP)
78 – 11LPP (UHD) 		88 70 (14 nm)
70 (14 nm +)
84 (14 nm ++) 		84 ?
Interconnect pitch (nm) 56 67 70 52 ? ?
Transistor fin pitch (nm) 42 49 45 42 48 ?
Transistor fin width (nm) 8 8 ? 8 ? ?
Transistor fin height (nm) 42 ~38 37 42 ? ?
Production year 2015 2013 2013 2015 2016 2017 2014 2016 2018 2019
  1. ↑ Second-sourced to GlobalFoundries.
  2. ↑ Based on Samsung's 14 nm process.
  3. ↑ Intel uses this formula:[44] #

ट्रांजिस्टर घनत्व को छोड़कर, जिस स्थिति में विपरीत होता है, कम संख्या बेहतर होती है।[46] ट्रांजिस्टर गेट पिच को सीपीपी (संपर्कित पॉली पिच) के रूप में भी जाना जाता है, और इंटरकनेक्ट पिच को एमएमपी (न्यूनतम धातु पिच) भी कहा जाता है।[47][48][49][50][51]

[52]

संदर्भ

  1. ↑ Richard, O.; et al. (2007). "ऊर्जा फ़िल्टर्ड और विश्लेषणात्मक स्कैनिंग टीईएम द्वारा अध्ययन किए गए विभिन्न पैटर्निंग प्लाज्मा प्रक्रियाओं द्वारा प्रेरित सिलिका-आधारित कम-के सामग्री में साइडवॉल क्षति". Microelectronic Engineering. 84 (3): 517–523. doi:10.1016/j.mee.2006.10.058.
  2. ↑ Gross, T.; et al. (2008). "इलेक्ट्रोस्टैटिक बल माइक्रोस्कोपी का उपयोग करके नैनोपोरस मिथाइल सिलसेक्विओक्सेन को नैनोस्केल ईच और ऐश क्षति का पता लगाना". Microelectronic Engineering. 85 (2): 401–407. doi:10.1016/j.mee.2007.07.014.
  3. ↑ Axelrad, V.; et al. (2010). Rieger, Michael L; Thiele, Joerg (eds.). "16nm with 193nm immersion lithography and double exposure". Proc. SPIE. Design for Manufacturability through Design-Process Integration IV. 7641: 764109. Bibcode:2010SPIE.7641E..09A. doi:10.1117/12.846677. S2CID 56158128.
  4. ↑ Noh, M-S.; et al. (2010). Dusa, Mircea V; Conley, Will (eds.). "Implementing and validating double patterning in 22-nm to 16-nm product design and patterning flows". Proc. SPIE. Optical Microlithography XXIII. 7640: 76400S. Bibcode:2010SPIE.7640E..0SN. doi:10.1117/12.848194. S2CID 120545900.
  5. ↑ "Mentor moves tools toward 16-nanometer". EETimes. August 23, 2010.
  6. ↑ "IBM and ARM to Collaborate on Advanced Semiconductor Technology for Mobile Electronics". IBM Press release. January 17, 2011.
  7. ↑ "Intel to build fab for 14-nm chips". EE Times. Archived from the original on February 2, 2013. Retrieved February 22, 2011.
  8. ↑ Update: Intel to build fab for 14-nm chips
  9. ↑ "इंटेल ने अत्‍याधुनिक एरिजोना चिप फैक्‍ट्री को बंद किया". Reuters. January 14, 2014.
  10. ↑ "Implementing and validating double patterning in 22-nm to 16-nm product design and patterning flows". AnandTech. May 17, 2011.
  11. ↑ 11.0 11.1 Tsu-Jae King, Liu (June 11, 2012). "FinFET: History, Fundamentals and Future". University of California, Berkeley. Symposium on VLSI Technology Short Course. Retrieved 9 July 2019.
  12. ↑ Ahmed, Shibly; Bell, Scott; Tabery, Cyrus; Bokor, Jeffrey; Kyser, David; Hu, Chenming; Liu, Tsu-Jae King; Yu, Bin; Chang, Leland (December 2002). "FinFET स्केलिंग 10 एनएम गेट लंबाई" (PDF). Digest. International Electron Devices Meeting: 251–254. doi:10.1109/IEDM.2002.1175825. ISBN 0-7803-7462-2. S2CID 7106946. Archived from the original (PDF) on May 27, 2020. Retrieved December 10, 2019.
  13. ↑ Kaneko, A; Yagashita, A; Yahashi, K; Kubota, T; et al. (2005). "Sidewall transfer process and selective gate sidewall spacer formation technology for sub-15nm FinFET with elevated source/drain extension". IEEE International Electron Devices Meeting (IEDM 2005). pp. 844–847. doi:10.1109/IEDM.2005.1609488.
  14. ↑ "इंटेल वैज्ञानिक मूर के नियम के लिए दीवार ढूंढते हैं I". ZDNet. December 1, 2003.
  15. ↑ "15 Nanometre Memory Tested". The Inquirer. Archived from the original on December 13, 2007.{{cite web}}: CS1 maint: unfit URL (link)
  16. ↑ "16nm SRAM produced – Taiwan Today". taiwantoday.tw. Archived from the original on March 20, 2016. Retrieved December 16, 2009.
  17. ↑ Hübler, Arved; et al. (2011). "मुद्रित कागज फोटोवोल्टिक सेल". Advanced Energy Materials. 1 (6): 1018–1022. doi:10.1002/aenm.201100394. S2CID 98247321.
  18. ↑ "Samsung reveals its first 14nm FinFET test chip". Engadget. December 21, 2012.
  19. ↑ "Intel reveals 14nm PC, declares Moore's Law 'alive and well'". The Register. September 10, 2013.
  20. ↑ "Intel postpones Broadwell availability to 4Q14". Digitimes.com. Retrieved 2014-02-13.
  21. ↑ "Intel Discloses Newest Microarchitecture and 14 Nanometer Manufacturing Process Technical Details". Intel. August 11, 2014.
  22. ↑ "Intel Faces 14nm Shortage As CPU Prices Rise - ExtremeTech". www.extremetech.com.
  23. ↑ "History: 2010s". SK Hynix. Retrieved 8 July 2019.
  24. ↑ "16/12nm Technology". TSMC. Retrieved 30 June 2019.
  25. ↑ "Samsung Mass Producing 128Gb 3-bit MLC NAND Flash". Tom's Hardware. 11 April 2013. Archived from the original on June 21, 2019. Retrieved 21 June 2019.
  26. ↑ Shvets, Anthony (7 September 2014). "इंटेल ने पहला ब्रॉडवेल प्रोसेसर लॉन्च किया". CPU World. Retrieved 18 March 2015.
  27. ↑ "Samsung Announces Mass Production of Industry's First 14nm FinFET Mobile Application Processor". news.samsung.com.
  28. ↑ "Apple MacBook Pro "Core i7" 3.1 13" Early 2015 Specs". EveryMac.com. 2015. Retrieved 18 March 2015.
  29. ↑ "Intel Core i7-5557U specifications". CPU World. 2015. Retrieved 18 March 2015.
  30. ↑ Vincent, James (9 September 2015). "Apple's new A9 and A9X processors promise 'desktop-class performance'". The Verge. Retrieved 27 August 2017.
  31. ↑ "Talks of foundry partnership between NVIDIA and Samsung (14nm) didn't succeed, and the GPU maker decided to revert to TSMC's 16nm process". Retrieved August 25, 2015.
  32. ↑ "Samsung to Optical-Shrink NVIDIA "Pascal" to 14 nm". Retrieved August 13, 2016.
  33. ↑ Smith, Ryan (28 July 2016). "एएमडी ने आरएक्स 470 बनाम आरएक्स 460 विनिर्देशों की घोषणा की; अगस्त की शुरुआत में शिपिंग". Anandtech. Retrieved 29 July 2016.
  34. ↑ Cutress, Ian (August 21, 2018). "Hot Chips 2018: NEC Vector Processor Live Blog". AnandTech. Retrieved 15 July 2019.
  35. ↑ 35.0 35.1 35.2 35.3 35.4 Schor, David (2018-07-22). "VLSI 2018: GlobalFoundries 12nm Leading-Performance, 12LP". WikiChip Fuse (in English). Retrieved 2019-05-31.
  36. ↑ "NVIDIA GeForce RTX 30 Series & Ampere GPUs Further Detailed - GA102/GA104 GPU Specs & RTX 3090, RTX 3080, RTX 3070 Performance & Features Revealed". September 4, 2020.
  37. ↑ "16/12nm Technology". TSMC. Retrieved November 12, 2022.
  38. ↑ "PB14LPP-1.0" (PDF). GlobalFoundries. Archived from the original (PDF) on September 5, 2017. Retrieved November 28, 2022.
  39. ↑ "PB12LP-1.1" (PDF). GlobalFoundries. Archived from the original (PDF) on December 27, 2018. Retrieved November 28, 2022.
  40. ↑ Schor, David (July 22, 2018). "VLSI 2018: GlobalFoundries 12nm Leading-Performance, 12LP". WikiChip Fuse.
  41. ↑ Schor, David (April 16, 2019). "TSMC Announces 6-Nanometer Process". WikiChip Fuse (in English). Retrieved May 31, 2019.
  42. ↑ "7nm vs 10nm vs 14nm: Fabrication Process - Tech Centurion". November 26, 2019.
  43. ↑ "Intel Now Packs 100 Million Transistors in Each Square Millimeter". IEEE Spectrum: Technology, Engineering, and Science News (in English). March 30, 2017. Retrieved 2018-11-14.
  44. ↑ Bohr, Mark (March 28, 2017). "Let's Clear Up the Node Naming Mess". Intel Newsroom. Retrieved December 6, 2018.
  45. ↑ "SMIC-14nm". SIMC.
  46. ↑ "उम्मीद है कि नैनोटेक्नोलॉजी ट्रांजिस्टर को ''''''''''''''''''')'')''''''''''') और अधिक शक्तिशाली '''''''''''''''''''". Encyclopædia Britannica. December 22, 2017. Retrieved March 7, 2018.
  47. ↑ "Intel 14nm Process Technology" (PDF).
  48. ↑ "Samsung's 14 nm LPE FinFET transistors". Electronics EETimes (in English). January 20, 2016. Retrieved February 17, 2017.
  49. ↑ "14 nm lithography process - WikiChip". en.wikichip.org (in English). Retrieved February 17, 2017.
  50. ↑ "16 nm lithography process - WikiChip". en.wikichip.org (in English). Retrieved February 17, 2017.
  51. ↑ "International Technology Roadmap for Semiconductors 2.0 2015 Edition Executive Report" (PDF). Archived from the original (PDF) on October 2, 2016. Retrieved April 6, 2017.
  52. ↑ Shilov, Anton. "SMIC ने 14 एनएम FinFET चिप्स का वॉल्यूम उत्पादन शुरू किया: चीन की पहली FinFET लाइन". AnandTech. Archived from the original on November 15, 2019. Retrieved November 16, 2019.
Preceded by
22 nm 		MOSFET manufacturing processes Succeeded by
10 nm
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