3 एनएम प्रक्रिया

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MOSFET scaling
(process nodes)
Future

सेमीकंडक्टर निर्माण में, 3 एनएम प्रक्रिया 5 एनएम प्रक्रिया एमओएसएफईटी (मेटल-ऑक्साइड-सेमीकंडक्टर फील्ड-इफेक्ट ट्रांजिस्टर) प्रौद्योगिकी नोड के बाद अगला डाई सिकुड़न है। As of 2022, ताइवानी चिप निर्माता TSMC ने 2022 की दूसरी छमाही में एक 3 nm, सेमीकंडक्टर नोड जिसे N3 कहा जाता है, को बड़े पैमाने पर उत्पादन में लगाने की योजना बनाई है।[1][2]N3E नामक एक उन्नत 3nm चिप प्रक्रिया 2023 में उत्पादन शुरू कर सकती है।[3] दक्षिण कोरियाई चिपमेकर SAMSUNG ने 2022 की पहली छमाही में 3 एनएम उत्पादन की शुरुआत के साथ 3 एनएम उत्पादन की शुरुआत के साथ टीएसएमसी (मई 2022 तक) के समान समय सीमा को आधिकारिक रूप से लक्षित किया और दूसरी-जीन 3 एनएम प्रक्रिया (3GAP नाम) के साथ अनुसरण करने के लिए 2023,[4][5] जबकि अन्य स्रोतों के अनुसार सैमसंग की 3 एनएम प्रक्रिया 2024 में शुरू होगी।[6] अमेरिकी निर्माता इंटेल की योजना 2023 में 3 एनएम उत्पादन शुरू करने की है।[7][8][9] सैमसंग की 3 एनएम प्रक्रिया जीएएएफईटी (गेट-ऑल-अराउंड फील्ड-इफेक्ट ट्रांजिस्टर) तकनीक पर आधारित है, जो मल्टी-गेट MOSFET तकनीक का एक प्रकार है, जबकि टीएसएमसी की 3 एनएम प्रक्रिया अभी भी फिनफेट (फिन फील्ड-इफेक्ट ट्रांजिस्टर) तकनीक का उपयोग करेगी,[10] TSMC GAAFET ट्रांजिस्टर विकसित करने के बावजूद।[11] विशेष रूप से, सैमसंग एमबीसीएफईटी (मल्टी-ब्रिज चैनल फील्ड-इफेक्ट ट्रांजिस्टर) नामक जीएएएफईटी के अपने संस्करण का उपयोग करने की योजना बना रहा है।[12] इंटेल की प्रक्रिया को एनएम प्रत्यय के बिना इंटेल 3 कहा जाता है, प्रति वाट प्राप्त प्रदर्शन, ईयूवी लिथोग्राफी का उपयोग, और शक्ति और क्षेत्र में सुधार के मामले में इसकी पिछली प्रक्रिया नोड्स की तुलना में FinFET तकनीक के एक परिष्कृत, उन्नत और अनुकूलित संस्करण का उपयोग करेगा।[13] 3 नैनोमीटर शब्द का ट्रांजिस्टर के किसी भी वास्तविक भौतिक विशेषता (जैसे गेट की लंबाई, धातु की पिच या गेट पिच) से कोई संबंध नहीं है। IEEE स्टैंडर्ड्स एसोसिएशन इंडस्ट्री कनेक्शन द्वारा प्रकाशित उपकरणों और प्रणालियों के लिए अंतर्राष्ट्रीय रोडमैप के 2021 अद्यतन में निहित अनुमानों के अनुसार, 3 एनएम नोड में 48 नैनोमीटर की संपर्क गेट पिच और 24 नैनोमीटर की सबसे सख्त धातु पिच होने की उम्मीद है।[14] हालांकि, वास्तविक दुनिया के वाणिज्यिक अभ्यास में, 3 एनएम का उपयोग मुख्य रूप से माइक्रोचिप निर्माताओं द्वारा एक विपणन शब्द के रूप में किया जाता है, जो ट्रांजिस्टर घनत्व (यानी लघुकरण की एक उच्च डिग्री), बढ़ी हुई गति के संदर्भ में सिलिकॉन सेमीकंडक्टर चिप्स की एक नई, बेहतर पीढ़ी का उल्लेख करता है। और कम बिजली की खपत।[15][16] इसके अलावा, विभिन्न निर्माताओं के बीच इस बारे में कोई उद्योग-व्यापी समझौता नहीं है कि कौन से नंबर 3 एनएम नोड को परिभाषित करेंगे। आमतौर पर चिप निर्माता तुलना के लिए अपनी पिछली प्रक्रिया नोड (इस मामले में 5 एनएम प्रक्रिया नोड) को संदर्भित करता है। उदाहरण के लिए, TSMC ने कहा है कि इसके 3 nm FinFET चिप्स उसी गति से बिजली की खपत को 25-30% तक कम कर देंगे, समान शक्ति पर गति को 10-15% तक बढ़ा देंगे और ट्रांजिस्टर घनत्व को इसकी तुलना में लगभग 33% बढ़ा देंगे पिछले 5 एनएम FinFET चिप्स।[17][18] दूसरी ओर, सैमसंग ने कहा है कि इसकी 3 एनएम प्रक्रिया बिजली की खपत को 45% तक कम कर देगी, प्रदर्शन में 23% सुधार करेगी, और इसकी पिछली 5 एनएम प्रक्रिया की तुलना में सतह क्षेत्र में 16% की कमी आएगी।[19] ईयूवी को 3 एनएम पर नई चुनौतियों का सामना करना पड़ता है जिससे कई पैटर्निंग का आवश्यक उपयोग होता है।[20]


इतिहास

अनुसंधान और प्रौद्योगिकी डेमो

1985 में, एक निप्पॉन टेलीग्राफ और टेलीफोन (NTT) अनुसंधान दल ने एक MOSFET (NMOS तर्क) उपकरण बनाया जिसकी चैनल लंबाई 130 nm प्रक्रिया|150 nm और गेट ऑक्साइड मोटाई 2.5 nm थी।[21] 1998 में, एक उन्नत माइक्रो डिवाइसेस (एएमडी) अनुसंधान दल ने एक एमओएसएफईटी (एनएमओएस) डिवाइस का निर्माण किया, जिसकी चैनल लंबाई डाई सिकुड़न#हाफ-श्रिंक|50 एनएम और ऑक्साइड मोटाई 1.3 एनएम थी।[22][23] 2003 में, NEC की एक शोध टीम ने PMOS लॉजिक और NMOS लॉजिक प्रक्रियाओं का उपयोग करते हुए 3 एनएम की चैनल लंबाई के साथ पहले MOSFETs का निर्माण किया।[24][25] 2006 में, KAIST (KAIST) और नेशनल नैनो फैब सेंटर की एक टीम ने गेट-ऑल-अराउंड (GAAFET) तकनीक पर आधारित दुनिया का सबसे छोटा nanoelectronic उपकरण, 3 एनएम चौड़ाई वाला बहु फाटक MOSFET विकसित किया।[26][27]


व्यावसायीकरण इतिहास

2016 के अंत में, TSMC ने लगभग US$15.7 बिलियन के सह-प्रतिबद्धता निवेश के साथ 5 nm–3 nm नोड सेमीकंडक्टर निर्माण संयंत्र के निर्माण की योजना की घोषणा की।[28] 2017 में, TSMC ने घोषणा की कि उसे ताइवान के ताइनान साइंस पार्क में 3 एनएम सेमीकंडक्टर निर्माण संयंत्र का निर्माण शुरू करना है।[29] TSMC की योजना 2023 में 3 एनएम प्रोसेस नोड का वॉल्यूम प्रोडक्शन शुरू करने की है।[30][31][32][33][34] 2018 की शुरुआत में, IMEC (इंटरयूनिवर्सिटी माइक्रोइलेक्ट्रॉनिक सेंटर) और ताल डिजाइन सिस्टम ने कहा कि उन्होंने अत्यधिक पराबैंगनी लिथोग्राफी (EUV) और 193 nm विसर्जन लिथोग्राफी का उपयोग करके 3 एनएम टेस्ट चिप्स को टेप किया है।[35] 2019 की शुरुआत में, सैमसंग ने 2021 में 3 एनएम नोड पर 3 एनएम जीएएएफईटी (गेट-ऑल-अराउंड फील्ड इफ़ेक्ट ट्रांजिस्टर ) के निर्माण की योजना प्रस्तुत की, जिसमें नैनोशीट्स का उपयोग करने वाली अपनी एमबीसीएफईटी ट्रांजिस्टर संरचना का उपयोग किया गया; 7 एनएम की तुलना में प्रदर्शन में 35% वृद्धि, 50% बिजली की कमी और क्षेत्र में 45% की कमी प्रदान करना।[36][37][38] सैमसंग के सेमीकंडक्टर रोडमैप में 8, 7, 6, 5 और 4 एनएम 'नोड्स' के उत्पाद भी शामिल हैं।[39][40] दिसंबर 2019 में, इंटेल ने 2025 में 3 एनएम उत्पादन की योजना की घोषणा की।[41] जनवरी 2020 में, सैमसंग ने दुनिया के पहले 3 एनएम GAAFET प्रोसेस प्रोटोटाइप के उत्पादन की घोषणा की, और कहा कि यह 2021 में बड़े पैमाने पर उत्पादन को लक्षित कर रहा है।[42] अगस्त 2020 में, TSMC ने अपनी N3 3 nm प्रक्रिया के विवरण की घोषणा की, जो इसकी N5 5 nm प्रक्रिया में सुधार होने के बजाय नई है।[43] N5 प्रक्रिया की तुलना में, N3 प्रक्रिया को प्रदर्शन में 10–15% (1.10–1.15×) वृद्धि, या तर्क में 1.7× वृद्धि के साथ बिजली की खपत में 25–35% (1.25–1.35×) कमी की पेशकश करनी चाहिए। घनत्व (0.58 का स्केलिंग कारक), SRAM सेल घनत्व में 20% वृद्धि (0.8 स्केलिंग कारक), और एनालॉग सर्किटरी घनत्व में 10% की वृद्धि। चूंकि कई डिजाइनों में तर्क की तुलना में काफी अधिक SRAM शामिल है, (एक सामान्य अनुपात 70% SRAM से 30% तर्क है) मरने की सिकुड़न केवल लगभग 26% होने की उम्मीद है। TSMC ने 2022 की दूसरी छमाही में बड़े पैमाने पर उत्पादन की योजना बनाई है।[1]

जुलाई 2021 में, इंटेल ने एकदम नई प्रक्रिया प्रौद्योगिकी रोडमैप प्रस्तुत किया, जिसके अनुसार इंटेल 3 प्रक्रिया, कंपनी का ईयूवी का उपयोग करने वाला दूसरा नोड और इंटेल के RibbonFET ट्रांजिस्टर आर्किटेक्चर पर स्विच करने से पहले FinFET का उपयोग करने वाला अंतिम नोड, अब 2019 में उत्पाद निर्माण चरण में प्रवेश करने के लिए निर्धारित है। एच 2 2023।[7]

अक्टूबर 2021 में, सैमसंग ने पहले की योजनाओं को समायोजित किया और घोषणा की कि कंपनी 2022 की पहली छमाही में अपने ग्राहकों के पहले 3 एनएम-आधारित चिप डिज़ाइन का उत्पादन शुरू करने वाली है, जबकि 2023 में इसकी 3 एनएम की दूसरी पीढ़ी की उम्मीद है।[4]

जून 2022 में, TSMC प्रौद्योगिकी संगोष्ठी में, कंपनी ने 2023 H2 में मात्रा उत्पादन के लिए निर्धारित अपनी N3E प्रक्रिया प्रौद्योगिकी का विवरण साझा किया: 1.6× उच्च तर्क ट्रांजिस्टर घनत्व, 1.3× उच्च चिप ट्रांजिस्टर घनत्व, आईएसओ शक्ति पर 10-15% उच्च प्रदर्शन या TSMC N5 v1.0 प्रक्रिया प्रौद्योगिकी, FinFLEX तकनीक की तुलना में ISO प्रदर्शन पर 30-35% कम शक्ति, एक ब्लॉक आदि के भीतर विभिन्न ट्रैक ऊंचाइयों के साथ पुस्तकालयों को इंटरमिक्स करने की अनुमति देता है। TSMC ने 3 nm प्रक्रिया परिवार के नए सदस्यों को भी पेश किया: उच्च घनत्व वाला संस्करण RF अनुप्रयोगों के लिए N3S, उच्च-प्रदर्शन संस्करण N3P और N3X, और N3RF।[44][45][46]

जून 2022 में, सैमसंग ने जीएए आर्किटेक्चर के साथ 3 एनएम प्रोसेस टेक्नोलॉजी का इस्तेमाल करते हुए लो-पॉवर, हाई-परफ़ॉर्मेंस चिप का शुरुआती उत्पादन शुरू किया। रेफरी नाम = :0 >"सैमसंग ने GAA आर्किटेक्चर के साथ 3nm प्रोसेस टेक्नोलॉजी का उपयोग करके चिप उत्पादन शुरू किया". news.samsung.com (in English). Archived from the original on 30 June 2022. Retrieved 30 June 2022.</ref>[47] उद्योग के सूत्रों के अनुसार, क्वालकॉम ने सैमसंग से 3 एनएम उत्पादन क्षमता का कुछ हिस्सा आरक्षित किया है।[48] 25 जुलाई, 2022 को, सैमसंग ने 3 एनएम गेट-ऑल-अराउंड चिप्स की पहली खेप चीन की क्रिप्टोकरंसी माइनिंग फर्म पैनसेमी को भेजी।[49][50][51][52] यह पता चला कि नई शुरू की गई 3 एनएम एमबीसीएफईटी प्रक्रिया प्रौद्योगिकी 16% उच्च ट्रांजिस्टर घनत्व प्रदान करती है,[53] अनिर्दिष्ट 5 एनएम प्रोसेस तकनीक की तुलना में 23% अधिक प्रदर्शन या 45% कम पावर ड्रॉ।[54] दूसरी पीढ़ी की 3 एनएम प्रक्रिया प्रौद्योगिकी के लक्ष्यों में 35% तक उच्च ट्रांजिस्टर घनत्व शामिल है,[53]पावर ड्रा में और 50% तक की कमी या 30% तक उच्च प्रदर्शन।[54][55][53]

29 दिसंबर, 2022 को TSMC ने घोषणा की कि उसकी 3nm प्रोसेस टेक्नोलॉजी N3 का उपयोग करके वॉल्यूम उत्पादन अच्छी पैदावार के साथ चल रहा है।[56] कंपनी 2023 की दूसरी छमाही में एन3ई नामक रिफाइंड 3एनएम प्रोसेस टेक्नोलॉजी का उपयोग करके वॉल्यूम निर्माण शुरू करने की योजना बना रही है।[57] दिसंबर 2022 में, IEDM 2022 सम्मेलन में, TSMC ने अपनी 3nm प्रक्रिया प्रौद्योगिकियों के बारे में कुछ विवरणों का खुलासा किया: N3 की संपर्क गेट पिच 45 एनएम है, N3E की न्यूनतम धातु पिच 23 एनएम है, और SRAM सेल क्षेत्र N3 के लिए 0.0199 μm² और 0.021 μm² है। N3E के लिए (N5 के समान)। N3E प्रक्रिया के लिए, डिजाइन के लिए उपयोग किए जाने वाले सेल में पंखों की संख्या के आधार पर, N5 2-2 फिन सेल की तुलना में क्षेत्र स्केलिंग 0.64x से 0.85x तक होती है, प्रदर्शन लाभ 11% से 32% तक होता है और ऊर्जा बचत 12% तक होती है। 30% तक (संख्या कॉर्टेक्स-ए 72 कोर को संदर्भित करती है)। TSMC की FinFlex तकनीक एक ही चिप में विभिन्न संख्या में पंखों के साथ कोशिकाओं को मिलाने की अनुमति देती है।[58][59][60][61] IEDM 2022 से रिपोर्ट करते हुए, सेमीकंडक्टर उद्योग विशेषज्ञ डिक जेम्स ने कहा कि TSMC की 3nm प्रक्रियाओं ने केवल वृद्धिशील सुधार की पेशकश की, क्योंकि फिन की ऊंचाई, गेट की लंबाई और प्रति ट्रांजिस्टर (सिंगल फिन) की संख्या के लिए सीमाएं पहुंच गई हैं। सिंगल डिफ्यूजन ब्रेक, एक्टिव गेट पर संपर्क और FinFlex जैसी सुविधाओं के कार्यान्वयन के बाद, FinFET- आधारित प्रक्रिया प्रौद्योगिकियों में सुधार के लिए और कोई जगह नहीं बचेगी।[62] अप्रैल 2023 में, अपने प्रौद्योगिकी संगोष्ठी में, TSMC ने अपनी N3P और N3X प्रक्रियाओं के बारे में कुछ विवरणों का खुलासा किया, जिन्हें कंपनी ने पहले पेश किया था: N3P N3E की तुलना में 5% उच्च गति या 5%-10% कम शक्ति और 1.04× उच्च चिप घनत्व की पेशकश करेगा। जबकि N3X, N3P की तुलना में ~3.5× उच्च रिसाव और समान घनत्व की लागत पर 5% गति लाभ प्रदान करेगा। N3P 2024 की दूसरी छमाही में वॉल्यूम उत्पादन में प्रवेश करने के लिए निर्धारित है, और N3X 2025 में अनुसरण करेगा।[63]


3 एनएम प्रोसेस नोड

Samsung[4][64][65][66] TSMC[2] Intel[7]
Process name 3GAE 3GAP 3GAP+ N3 N3E N3S N3P N3X 3
Transistor type MBCFET FinFET
Transistor density (MTr/mm2) 150[65] 195[65] Un­known 220[46] 180[46] Un­known Un­known Un­known Un­known
SRAM bit-cell size (μm2) Un­known Un­known Un­known 0.0199[60] 0.021[60] Un­known Un­known Un­known Un­known
Transistor gate pitch (nm) 40 Un­known Un­known 45[60] Un­known Un­known Un­known Un­known Un­known
Interconnect pitch (nm) 32 Un­known Un­known Un­known 23[60] Un­known Un­known Un­known Un­known
Release status 2022 risk production[4]
2022 production[67]
2022 shipping[68] 		2024 production 2025 production 2021 risk production
2022 H2 volume production[2][56]
2023 H1 shipping for revenue[69] 		2023 H2 production[2] 2024 H1 production[46] 2024 H2 production[63] 2025 production[63] 2023 H2 product manufacturing[7]
2024 fabbing of Xeons[70]


संदर्भ

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  4. ↑ 4.0 4.1 4.2 4.3 "Samsung Foundry Innovations Power the Future of Big Data, AI/ML and Smart, Connected Devices". 7 October 2021. Archived from the original on 8 April 2022. Retrieved 23 March 2022.
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अग्रिम पठन

  • Lapedus, Mark (21 June 2018), "Big Trouble At 3nm", semiengineering.com
  • Bae, Geumjong; Bae, D.-I.; Kang, M.; Hwang, S.M.; Kim, S.S.; Seo, B.; Kwon, T.Y.; Lee, T.J.; Moon, C.; Choi, Y.M.; Oikawa, K.; Masuoka, S.; Chun, K.Y.; Park, S.H.; Shin, H.J.; Kim, J.C.; Bhuwalka, K.K.; Kim, D.H.; Kim, W.J.; Yoo, J.; Jeon, H.Y.; Yang, M.S.; Chung, S.-J.; Kim, D.; Ham, B.H.; Park, K.J.; Kim, W.D.; Park, S.H.; Song, G.; et al. (December 2018), "3nm GAA Technology featuring Multi-Bridge-Channel FET for Low Power and High Performance Applications", 2018 IEEE International Electron Devices Meeting (IEDM) (conference paper), pp. 28.7.1–28.7.4, doi:10.1109/IEDM.2018.8614629, ISBN 978-1-7281-1987-8, S2CID 58673284


बाहरी संबंध

Preceded by
5 nm (FinFET) 		MOSFET semiconductor device fabrication process Succeeded by
2 nm (GAAFET)
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