प्रक्रिया भिन्नता (सेमीकंडक्टर)
प्रक्रिया भिन्नता ट्रांजिस्टर (लंबाई, चौड़ाई, ऑक्साइड मोटाई) की विशेषताओं में स्वाभाविक रूप से होने वाली भिन्नता है जब एकीकृत परिपथ अर्द्धचालक डिवाइस का निर्माण होते हैं। प्रक्रिया भिन्नता की मात्रा विशेष रूप से अल्प डाई सिकुड़न (<65 एनएम) पर स्पष्ट हो जाती है क्योंकि भिन्नता डिवाइस की पूर्ण लंबाई या चौड़ाई का बड़ा प्रतिशत बन जाती है और जैसे-जैसे फीचर आकार परमाणुओं के आकार और तरंग दैर्ध्य जैसे मौलिक आयामों तक पहुंचते हैं पैटर्निंग लिथोग्राफी मास्क के लिए प्रयोग करने योग्य प्रकाश का प्रक्रिया भिन्नता सभी परिपथों के आउटपुट प्रदर्शन में मापने योग्य और अनुमानित भिन्नता का कारण बनती है, किन्तु विशेष रूप से एनालॉग परिपथ बेमेल के कारण[1] यदि विचरण किसी विशेष आउटपुट मीट्रिक (बैंडविड्थ, लाभ, उदय समय, आदि) के मापा या नकली प्रदर्शन का कारण बनता है, तो विशेष परिपथ या डिवाइस के विनिर्देश से नीचे या ऊपर उठता है, यह उपकरणों के उस समुच्चय के लिए समग्र उपज को कम करता है। .
इतिहास
अर्द्धचालक्स में भिन्नता का पहला उल्लेख ट्रांजिस्टर के सह-आविष्कारक विलियम शॉक्ले ने 1961 में जंक्शन ब्रेकडाउन के अपने विश्लेषण में किया था।[2] 1974 में स्कीमर्ट और ज़िमर द्वारा थ्रेशोल्ड-वोल्टेज संवेदनशीलता पर अपने पेपर के साथ व्यवस्थित भिन्नता का विश्लेषण किया गया था।[3] इस शोध ने MOSFET#Metal.E2.80.93oxide.E2.80.93semiconductor_structure उपकरणों के सीमा वोल्टेज पर ऑक्साइड की मोटाई और आरोपण ऊर्जा के प्रभाव की जांच की।
विविधताओं के स्रोत 1) गेट ऑक्साइड मोटाई 2) रैंडम डोपेंट उतार-चढ़ाव 3) डिवाइस ज्यामिति, नैनोमीटर क्षेत्र में लिथोग्राफी
विशेषता
अर्द्धचालक फाउंड्री प्रत्येक नई प्रक्रिया नोड के लिए ट्रांजिस्टर (लंबाई, चौड़ाई, ऑक्साइड मोटाई, आदि) की विशेषताओं की परिवर्तनशीलता पर विश्लेषण करती है। इन मापों को रिकॉर्ड किया जाता है और फैबलेस अर्द्धचालक कंपनियों जैसे ग्राहकों को प्रदान किया जाता है। फाइलों के इस समुच्चय को आम तौर पर उद्योग में मॉडल फाइलों के रूप में संदर्भित किया जाता है और डिजाइन के अनुकरण के लिए ईडीए उपकरण द्वारा उपयोग किया जाता है।
एफईओएल
विशिष्ट रूप से प्रोसेस मॉडल (उदाहरण HSPICE ) में फ़्रंट एंड ऑफ़ लाइन स्थितियों के आधार पर प्रक्रिया कोनों शामिल होते हैं। ये अक्सर एक विशिष्ट या नाममात्र बिंदु पर केंद्रित होते हैं और इसमें तेज़ और धीमे कोने भी होते हैं जो अक्सर Ntype और Ptype कोनों में अलग हो जाते हैं जो गैर-रैखिक सक्रिय N+ / P+ उपकरणों को विभिन्न तरीकों से प्रभावित करते हैं। नाममात्र N+ और P+ ट्रांजिस्टर के लिए TT हैं, तेज़ N+ और P+ ट्रांजिस्टर के लिए FF, तेज़ N+ और धीमे P+ ट्रांजिस्टर के लिए FS, आदि।
बीईओएल
परजीवी तारों को मॉडलिंग करते समय प्रक्रिया कोनों के एक ऑर्थोगोनल समुच्चय को अक्सर परजीवी निष्कर्षण डेक के साथ आपूर्ति की जाती है। (उदाहरण STAR-RC निष्कर्षण डेक)। इन कोनों को आमतौर पर लक्षित मूल्य के लिए विशिष्ट / नाममात्र के रूप में सूचीबद्ध किया जाता है और भिन्नताओं के लिए Cbest / Cworst कोनों में: कंडक्टर की मोटाई, कंडक्टर की चौड़ाई, और कंडक्टर ऑक्साइड की मोटाई जिसके परिणामस्वरूप वायरिंग पर कम से कम / सबसे अधिक समाई होती है। अक्सर RCbest और RCworst नामक एक अतिरिक्त कोने की आपूर्ति की जाती है जो कंडक्टर मापदंडों को चुनता है जिसके परिणामस्वरूप मोटाई और चौड़ाई के लिए सबसे अच्छा (सबसे कम) और सबसे खराब (उच्चतम) वायरिंग प्रतिरोध होता है, और फिर ऑक्साइड की मोटाई जोड़ता है जो सबसे अच्छा (सबसे कम) और सबसे खराब जोड़ता है। (उच्चतम) ऑक्साइड मोटाई के कारण समाई क्योंकि यह मान सीधे वायरिंग प्रतिरोध से संबंधित नहीं है।
वर्कअराउंड और समाधान
सांख्यिकीय विश्लेषण
इस दृष्टिकोण का उपयोग करने वाले डिजाइनर यह विश्लेषण करने के लिए दसियों से लेकर हजारों सिमुलेशन तक चलते हैं कि उस विशेष प्रक्रिया के लिए ट्रांजिस्टर की मापी गई परिवर्तनशीलता के अनुसार परिपथ के आउटपुट कैसे व्यवहार करेंगे। ट्रांजिस्टर के लिए मापित मानदंड सिमुलेशन से पहले अपने परिपथ का अनुकरण करने के लिए डिजाइनरों को दी गई मॉडल फाइलों में दर्ज किए गए हैं।
डिजाइनरों द्वारा उपयोग किया जाने वाला सबसे बुनियादी दृष्टिकोण उन उपकरणों के आकार को बढ़ा रहा है जो बेमेल होने के प्रति संवेदनशील हैं।
टोपोलॉजी अनुकूलन
इसका उपयोग पॉलिशिंग आदि के कारण भिन्नता को कम करने के लिए किया जाता है।[4]
पैटर्निंग तकनीक
रेखा किनारों के खुरदुरेपन को कम करने के लिए उन्नत फोटोलिथोग्राफी तकनीकों का उपयोग किया जाता है।
यह भी देखें
संदर्भ
- ↑ Patrick Drennan, "Understanding MOSFET Mismatch for Analog Design" IEEE Journal of Solid-State Circuits, Vol 38, No 3, March 2003
- ↑ W. Shockley, “Problems related to p-n junctions in silicon.” Solid-State Electronics, Volume 2, January 1961, pp. 35–67.
- ↑ W. Schemmert, G. Zimmer, "Threshold-voltage sensitivity of ion-implanted m.o.s.transistors due to process variations." Electronics Letters, Volume 10, Issue 9, May 2, 1974, pp. 151-152
- ↑ "Managing Process Variation in Intel's 45nm CMOS Technology." Intel Technology Journal, Volume 12, Issue 2 June 17, 2008 http://www.intel.com/technology/itj/2008/v12i2/3-managing/1-abstract.htm
