सॉफ्ट माइक्रोप्रोसेसर

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सॉफ्ट माइक्रोप्रोसेसर (जिसे सॉफ्टकोर माइक्रोप्रोसेसर या सॉफ्ट प्रोसेसर भी कहा जाता है) माइक्रोप्रोसेसर कोर है। जिसे लॉजिक संश्लेषण का उपयोग करके पूर्णतः कार्यान्वित किया जा सकता है। इसे प्रोग्रामेबल लॉजिक (जैसे, विशिष्ट एकीकृत परिपथ आवेदन, क्षेत्र में प्रोग्राम की जा सकने वाली द्वार श्रंखला, जटिल प्रोग्राम करने योग्य लॉजिक उपकरण ) वाले विभिन्न अर्धचालक उपकरणों के माध्यम से कार्यान्वित किया जा सकता है, जिसमें हाई-एंड कमोडिटी दोनों विविधताएं सम्मिलित हैं।[1]

अधिकांश प्रणाली, यदि वे किसी सॉफ्ट प्रोसेसर का उपयोग करते हैं, तब केवल एक ही सॉफ्ट प्रोसेसर का उपयोग करते हैं। चूंकि कुछ डिज़ाइनर एफपीजीए पर उतने ही सॉफ्ट कोर लगाते हैं, जितने फिट होंगे।[2] उन मल्टी कोर प्रणाली में क्लस्टर में सभी कोर के बीच सम्भवतः ही कभी उपयोग किए जाने वाले संसाधनों को साझा किया जा सकता है।

जबकि कई लोग एफपीजीए पर बिल्कुल सॉफ्ट माइक्रोप्रोसेसर लगाते हैं, जो कि पर्याप्त रूप से बड़ा एफपीजीए दो या दो से अधिक सॉफ्ट माइक्रोप्रोसेसर रख सकता है, जिसके परिणामस्वरूप मल्टी-कोर प्रोसेसर का निर्माण होता है। एकल एफपीजीए पर सॉफ्ट प्रोसेसर की संख्या केवल एफपीजीए के आकार से सीमित होती है।[3] कुछ लोगों ने एक ही एफपीजीए पर दर्जनों या सैकड़ों सॉफ्ट माइक्रोप्रोसेसर लगाए हैं।[4][5][6][7][8] यह कंप्यूटिंग में बड़े मापदंड पर समानांतर को क्रियान्वित करने का उपाय है और इसे इन-मेमोरी प्रोसेसिंग कंप्यूटिंग पर भी संचालित किया जा सकता है।

एफपीजीए में कार्यान्वित सॉफ्ट माइक्रोप्रोसेसर और इसके साथ के परिधीय डिसकॉन्टीन्यू प्रोसेसर की तुलना में अप्रचलन के प्रति कम संवेदनशील होते हैं।[9][10][11]


कोर तुलना

प्रोसेसर डेवलपर ओपन सोर्स बस सपोर्ट नोट्स प्रोजेक्ट होम डिस्क्रिप्सन लैंग्वेज
एआरएम इंस्ट्रक्शन सेट आर्किटेक्चर पर आधारित
एम्बर कॉनर सैंटीफोर्ट LGPLv2.1 विशबोन एआरएमv2a 3-स्टोज या 5-स्टेज ओपनकोर्स पर प्रोजेक्ट पेज वेरीलॉग
कॉरटेक्स-एम1 एआरएम No [6] 70–200MHz, 32-bit आरआईएससी [7] वेरीलॉग
ए.वी.आर अनुदेश सेट आर्किटेक्चर पर आधारित
नवरे सेबेस्टियन बॉर्डेउडुक Yes डायरेक्ट एसआरएएम एटमेल ए.वी.आर-compatible 8-bit आरआईएससी ओपनकोर्स पर प्रोजेक्ट पेज वेरीलॉग
pए.वी.आर Doru Cuturela Yes एटमेल ए.वी.आर- कॉम्पिटेबल 8-bit आरआईएससी ओपनकोर्स पर प्रोजेक्ट पेज वीएचडीएल
सॉफ्ट ए.वी.आर कोर एंड्रास पाल Yes मानक ए.वी.आर. बसें (कोर-युग्मित I/O, सिंक्रोनस एस रैम, सिंक्रोनस प्रोग्राम रोम) एटमेल ए.वी.आर-संगत 8-बिट आरटीआईसी (ए.वी.आर5 तक), परिधीय और SoC सुविधाएँ सम्मिलित हैं ओपनकोर्स पर प्रोजेक्ट पेज वेरीलॉग
माइक्रो ब्लेज़ इंस्ट्रक्शन सेट आर्किटेक्चर पर आधारित
[8]एईएमबी शॉन टैन Yes विशबोन माइक्रोब्लेज़ ईडीके 3.2 संगत एईएमबी वेरीलॉग
माइक्रो ब्लेज़ जीलीनिक्स No पीएलबी, ओपीबी, एफएसएल, एलएमबी, AXI4 शीलाइनक्स माइक्रोब्लेज़
ओपेन फायर वर्जीनिया टेक सीसीएम लैब Yes ओपीबी, एफएसएल माइक्रोब्लेज़ के साथ बाइनरी संगत [9][12] वेरीलॉग
सीक्रेट ब्लेज एलआईआरएमएम, मोंटपेलियर विश्वविद्यालय / सीएनआरएस Yes विशबोन माइक्रोब्लेज़ आईएसए, वीएचडीएचएल सीक्रेटब्लेज़ वीएचडीएल
एमसीएस-51 अनुदेश सेट आर्किटेक्चर पर आधारित
एमसीएल51 माइक्रो कोर लैब Yes अल्ट्रा-स्मॉल-फ़ुटप्रिंट माइक्रोसेक्वेंसर-आधारित 8051 कोर 312 आर्टिक्स-7 एलयूटी। क्वाड-कोर 8051 संस्करण 1227 एलयूटी है। MCL51 Core
TSK51/52 अल्टिम Royalty-free विशबोन/इंटेल 8051 8-बिट इंटेल 8051 निर्देश सेट संगत, लोवर क्लाक साइकल विकल्प अल्टिम विकी पर एंबेडेड डिज़ाइन
एमआईपीएस अनुदेश सेट आर्किटेक्चर पर आधारित
बेरी यूनिवर्सिटी ऑफ कैम्ब्रिज BSD एमआईपीएस प्रोजेक्ट पेज ब्लूस्पेक
डॉस मैटिक रेने डॉस CC BY-NC 3.0, except commercial applicants have to pay a licence fee. पाइपलाइन वाली बस एमआईपीएस I अनुदेश सेट पाइपलाइन चरण डॉस मैटिक वीएचडीएल
TSK3000A अल्टिम Royalty-free विशबोन 32-बिट आर3000-स्टाइल आरटीआईसी ने हार्वर्ड-आर्किटेक्चर सीपीयू को संशोधित किया अल्टियम विकी पर एंबेडेड डिज़ाइन
based on the PicoBlaze instruction set architecture
PacoBlaze Pablo Bleyer Yes Compatible with the PicoBlaze processors PacoBlaze वेरीलॉग
PicoBlaze Xilinx No Xilinx PicoBlaze वीएचडीएल, वेरीलॉग
based on the आरआईएससी-V instruction set architecture
f32c University of Zagreb BSD AXI, SDRAM, SRAM 32-bit, आरआईएससी-V / MIPS ISA subsets (retargetable), GCC toolchain f32c वीएचडीएल
NEORV32 Stephan Nolting BSD विशबोन b4, AXI4 rv32[i/e] [m] [a] [c] [b] [u] [Zfinx] [Zicsr] [Zifencei], आरआईएससी-V-compliant, CPU & SoC available, highly customizable, GCC toolchain GitHub OpenCores वीएचडीएल
Vexआरआईएससीv SpinalHDL Yes AXI4 / Avalon 32-bit, आरआईएससी-V, up to 340MHz on Artix 7. Up to 1.44DMIPS/MHz. https://github.com/SpinalHDL/Vexआरआईएससीv वीएचडीएलवेरीलॉग (SpinalHDL)
based on the SPARC instruction set architecture
LEON2(-FT) ESA Yes AMBA2 SPARC V8 ESA वीएचडीएल
LEON3/4 Aeroflex Gaisler Yes AMBA2 SPARC V8 Aeroflex Gaisler वीएचडीएल
OpenPiton Princeton Parallel Group Yes Manycore SPARC V9 OpenPiton वेरीलॉग
OpenSPARC T1 Sun Yes 64-bit OpenSPARC.net वेरीलॉग
Tacus/PIPE5 TemLib Yes Pipelined bus SPARC V8 TEMLIB वीएचडीएल
based on the x86 instruction set architecture
CPU86 HT-Lab Yes 8088-compatible CPU in वीएचडीएल cpu86 वीएचडीएल
MCL86 MicroCore Labs Yes 8088 BIU provided. Others easy to create. Cycle accurate 8088/8086 implemented with a microsequencer. Less than 2% utilization of Kintex-7. MCL86 Core
s80x86 Jamie Iles GPLv3 Custom 80186-compatible GPLv3 core s80x86 Systemवेरीलॉग
Zet Zeus Gómez Mएआरएमolejo Yes विशबोन x86 PC clone Zet वेरीलॉग
ao486 Aleksander Osman 3-Clause BSD Avalon i486 SX compatible core ao486 वेरीलॉग
based on the PowerPC/Power instruction set architecture
PowerPC 405S IBM No CoreConnect 32-bit PowerPC v.2.03 Book E IBM वेरीलॉग
PowerPC 440S IBM No CoreConnect 32-bit PowerPC v.2.03 Book E IBM वेरीलॉग
PowerPC 470S IBM No CoreConnect 32-bit PowerPC v.2.05 Book E IBM वेरीलॉग
Microwatt IBM/OpenPOWER CC-BY 4.0 विशबोन 64-bit PowerISA 3.0 proof of concept Microwatt @ Github वीएचडीएल
Chiselwatt IBM/OpenPOWER CC-BY 4.0 विशबोन 64-bit PowerISA 3.0 Chiselwatt @ Github Chisel
Libre-SOC Libre-SoC.org BSD/LGPLv2+ विशबोन 64-bit PowerISA 3.0. CPU/GPU/VPU implementation and custom vector instructions Libre-SoC.org python/nMigen
A2I IBM/OpenPOWER CC-BY 4.0 Custom PBus 64-bit PowerPC 2.6 Book E. In order core A2I @ Github वीएचडीएल
A2O IBM/OpenPOWER CC-BY 4.0 Custom PBus 64-bit PowerPC 2.7 Book E. Out of order core A2O @ Github वेरीलॉग
Other architectures
ARC ARC International, Synopsys No 16/32/64-bit ISA आरआईएससी DesignWare ARC वेरीलॉग
ERIC5 Entner Electronics No 9-bit आरआईएससी, very small size, C-programmable ERIC5 वीएचडीएल
H2 CPU Richard James Howe MIT Custom 16-bit Stack Machine, designed to execute Forth directly, small H2 CPU वीएचडीएल
Instant SoC एफपीजीए Cores No Custom 32-bit आरआईएससी-V M Extension, SoC defined by C++ Instant SoC वीएचडीएल
JOP Martin Schoeberl Yes SimpCon / विशबोन (extension) Stack-oriented, hard real-time support, executing Java bytecode directly Jop वीएचडीएल
LatticeMico8 Lattice Yes विशबोन LatticeMico8 वेरीलॉग
LatticeMico32 Lattice Yes विशबोन LatticeMico32 वेरीलॉग
LXP32 Alex Kuznetsov MIT विशबोन 32-bit, 3-stage pipeline, register file based on block RAM lxp32 वीएचडीएल
MCL65 MicroCore Labs Yes Ultra-small-footprint microsequencer-based 6502 core 252 Spartan-7 LUTs. Clock cycle-exact. MCL65 Core
Mआरआईएससी32-A1 Marcus Geelnard Yes विशबोन, B4/pipelined 32-bit आरआईएससी/Vector CPU implementing the Mआरआईएससी32 ISA Mआरआईएससी32 वीएचडीएल
NEO430 Stephan Nolting Yes विशबोन (Avalon, AXI4-Lite) 16-bit MSP430 ISA-compatible, very small size, many peripherals, highly customizable NEO430 वीएचडीएल
Nios, Nios II Altera No Avalon Altera Nios II वेरीलॉग
Openआरआईएससी OpenCores Yes विशबोन 32-bit; done in ASIC, Actel, Altera, Xilinx एफपीजीए. [10] वेरीलॉग
SpartanMC TU Dएआरएमstadt / TU Dresden Yes Custom (AXI support in development) 18-bit ISA (GNU Binutils / GCC support in development) SpartanMC वेरीलॉग
SYNPIC12 Miguel Angel Ajo Pelayo MIT PIC12F compatible, program synthesised in gates nbee.es वीएचडीएल
xr16 Jan Gray No XSOC abstract bus 16-bit आरआईएससी CPU and SoC featured in Circuit Cellar Magazine #116-118 XSOC/xr16 Schematic
YASEP Yann Guidon AGPLv3 Direct SRAM 16 or 32 bits, RTL in वीएचडीएल & asm in JS, microcontroller subset : ready yasep.org (Firefox required) वीएचडीएल
ZipCPU Gisselquist Technology GPLv3 विशबोन, B4/pipelined 32-bit CPU targeted for minimal एफपीजीए resource usage zipcpu.com वेरीलॉग
ZPU Zylin AS Yes विशबोन Stack based CPU, configurable 16/32 bit datapath, eCos support Zylin CPU वीएचडीएल
आरआईएससी5 Niklaus Wirth Yes Custom Running a complete graphical Oberon System including an editor and compiler. Software can be developed and ran on the same एफपीजीए board. www.projectoberon.com/ वेरीलॉग


यह भी देखें

संदर्भ

  1. ↑ http://www.dailycircuitry.com/2011/10/zet-soft-core-running-windows-30.html Archived 2018-10-13 at the Wayback Machine "Zet soft core running Windows 3.0" by Andrew Felch 2011
  2. ↑ "Embedded.com - FPGA Architectures from 'A' to 'Z' : Part 2". Archived from the original on 2007-10-08. Retrieved 2012-08-18. "FPGA Architectures from 'A' to 'Z'" by Clive Maxfield 2006
  3. ↑ MicroBlaze Soft Processor: Frequently Asked Questions Archived 2011-10-27 at the Wayback Machine
  4. ↑ István Vassányi. "Implementing processor arrays on FPGAs". 1998. [1]
  5. ↑ Zhoukun WANG and Omar HAMMAMI. "A 24 Processors System on Chip FPGA Design with Network on Chip". [2]
  6. ↑ John Kent. "Micro16 Array - A Simple CPU Array" [3]
  7. ↑ Kit Eaton. "1,000 Core CPU Achieved: Your Future Desktop Will Be a Supercomputer". 2011. [4]
  8. ↑ "Scientists Squeeze Over 1,000 Cores onto One Chip". 2011. [5] Archived 2012-03-05 at the Wayback Machine
  9. ↑ Joe DeLaere. ""Top 7 Reasons to Replace Your Microcontroller with a MAX 10 FPGA"" (PDF).
  10. ↑ John Swan; Tomek Krzyzak. (2008). ""Using FPGAs to avoid microprocessor obsolescence"". Archived from the original on 2016-01-30. {{cite web}}: |archive-date= / |archive-url= timestamp mismatch (help)
  11. ↑ Staff (2010-02-03). "FPGA processor IP needs to be supported". Electronics Weekly (in British English). Retrieved 2019-04-03.
  12. ↑ "Overview :: OpenFire Processor Core :: OpenCores".


बाहरी संबंध

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