तार्किक प्रयास

तार्किक प्रयास की विधि, इवान सदरलैंड और बॉब स्प्राउल द्वारा 1991 में गढ़ा गया शब्द, सीधी तकनीक है जिसका उपयोग सीएमओएस सर्किट में गणना में देरी करने के लिए किया जाता है। उचित रूप से उपयोग किए जाने पर, यह किसी दिए गए फ़ंक्शन के लिए गेटों के चयन (आवश्यक चरणों की संख्या सहित) और सर्किट के लिए संभव न्यूनतम विलंब प्राप्त करने के लिए गेटों को आकार देने में सहायता कर सकता है।

लॉजिक गेट में विलंब की व्युत्पत्ति

विलंब को बुनियादी विलंब इकाई, τ = 3RC के संदर्भ में व्यक्त किया जाता है, इंटरकनेक्ट या अन्य भार द्वारा जोड़े गए किसी भी अतिरिक्त कैपेसिटेंस के बिना समान इन्वर्टर चलाने वाले इन्वर्टर की देरी; इससे जुड़ी इकाई रहित संख्या को 'सामान्यीकृत विलंब' के रूप में जाना जाता है। (कुछ लेखक मूल विलंब इकाई को 4 विलंब के फैनआउट के रूप में परिभाषित करना पसंद करते हैं - इन्वर्टर द्वारा 4 समान इनवर्टर चलाने में देरी)। पूर्ण विलंब को तब गेट, डी, और τ के सामान्यीकृत विलंब के उत्पाद के रूप में परिभाषित किया जाता है:

$d_{abs}=d\cdot \tau$

एक सामान्य 600-एनएम प्रक्रिया में τ लगभग 50 पीएस है। 250-एनएम प्रक्रिया के लिए, τ लगभग 20 पीएस है। आधुनिक 45 एनएम प्रक्रियाओं में देरी लगभग 4 से 5 पीएस है।

लॉजिक गेट में सामान्यीकृत विलंब को दो प्राथमिक शब्दों के योग के रूप में व्यक्त किया जा सकता है: सामान्यीकृत 'परजीवी विलंब', पी (जो गेट का आंतरिक विलंब है और गेट को बिना लोड के चलाने पर विचार करके पाया जा सकता है), और 'स्टेज' प्रयास', एफ (जो नीचे वर्णित अनुसार भार पर निर्भर है)। फलस्वरूप,

$d=f+p$

स्टेज प्रयास को दो घटकों में विभाजित किया गया है: तार्किक प्रयास, जी, जो किसी दिए गए गेट के इनपुट कैपेसिटेंस का इन्वर्टर के अनुपात है जो समान आउटपुट करंट देने में सक्षम है (और इसलिए यह स्थिरांक है) गेट का विशेष वर्ग और इसे गेट के आंतरिक गुणों को कैप्चर करने के रूप में वर्णित किया जा सकता है), और विद्युत प्रयास, एच, जो गेट के लोड के इनपुट कैपेसिटेंस का अनुपात है। ध्यान दें कि तार्किक प्रयास भार को ध्यान में नहीं रखता है और इसलिए हमारे पास विद्युत प्रयास शब्द है जो भार को ध्यान में रखता है। तब मंचीय प्रयास सरलता से होता है:

$f=gh$

इन समीकरणों के संयोजन से मूल समीकरण प्राप्त होता है जो एकल लॉजिक गेट के माध्यम से सामान्यीकृत विलंब को मॉडल करता है:

$d=gh+p$

एकल चरण के तार्किक प्रयास की गणना करने की प्रक्रिया

महत्वपूर्ण पथ पर सीएमओएस इनवर्टर आमतौर पर 2 के बराबर गामा के साथ डिज़ाइन किए जाते हैं। दूसरे शब्दों में, इन्वर्टर का pFET इन्वर्टर के nFET की तुलना में दोगुनी चौड़ाई (और इसलिए कैपेसिटेंस से दोगुना) के साथ डिज़ाइन किया गया है, लगभग समान पुल-अप करंट और पुल-डाउन करंट प्राप्त करने के लिए, nFET प्रतिरोध के रूप में लगभग समान पावर MOSFET#P-सब्सट्रेट पावर MOSFET प्राप्त करने के लिए। सभी ट्रांजिस्टर के लिए ऐसे आकार चुनें कि गेट का आउटपुट ड्राइव आकार-2 पीएमओएस और आकार-1 एनएमओएस से निर्मित इन्वर्टर के आउटपुट ड्राइव के बराबर हो।

गेट का आउटपुट ड्राइव उस इनपुट के लिए गेट के आउटपुट ड्राइव के इनपुट के सभी संभावित संयोजनों के न्यूनतम के बराबर है।

किसी दिए गए इनपुट के लिए गेट का आउटपुट ड्राइव उसके आउटपुट नोड पर ड्राइव के बराबर है।

एक नोड पर ड्राइव उन सभी ट्रांजिस्टर की ड्राइव के योग के बराबर है जो सक्षम हैं और जिनका स्रोत या ड्रेन प्रश्न में नोड के संपर्क में है। पीएमओएस ट्रांजिस्टर तब सक्षम होता है जब उसका गेट वोल्टेज 0 होता है। एनएमओएस ट्रांजिस्टर तब सक्षम होता है जब उसका गेट वोल्टेज 1 होता है।

एक बार आकार चुने जाने के बाद, गेट के आउटपुट का तार्किक प्रयास उन सभी ट्रांजिस्टर की चौड़ाई का योग है जिनका स्रोत या नाली आउटपुट नोड के संपर्क में है। गेट के प्रत्येक इनपुट का तार्किक प्रयास उन सभी ट्रांजिस्टर की चौड़ाई का योग है जिनका गेट उस इनपुट नोड के संपर्क में है।

संपूर्ण गेट का तार्किक प्रयास उसके आउटपुट तार्किक प्रयास और उसके इनपुट तार्किक प्रयासों के योग का अनुपात है।

मल्टीस्टेज लॉजिक नेटवर्क

तार्किक प्रयास की विधि का बड़ा लाभ यह है कि इसे कई चरणों से बने सर्किट तक तेजी से बढ़ाया जा सकता है। कुल सामान्यीकृत पथ विलंब डी को समग्र 'पथ प्रयास', एफ और 'पथ परजीवी विलंब' पी (जो व्यक्तिगत परजीवी विलंब का योग है) के संदर्भ में व्यक्त किया जा सकता है:

$D=NF^{1/N}+P$

पथ प्रयास को पथ तार्किक प्रयास जी (द्वारों के व्यक्तिगत तार्किक प्रयासों का उत्पाद), और पथ विद्युत प्रयास एच (पथ के भार का अनुपात) के संदर्भ में व्यक्त किया जाता है इसकी इनपुट कैपेसिटेंस)।

उन पथों के लिए जहां प्रत्येक गेट केवल अतिरिक्त गेट (अर्थात पथ में अगला गेट) को चलाता है,

$F=GH$

हालाँकि, उस शाखा वाले सर्किट के लिए, अतिरिक्त शाखा प्रयास, बी को ध्यान में रखना होगा; यह गेट द्वारा संचालित कुल कैपेसिटेंस और ब्याज के पथ पर कैपेसिटेंस का अनुपात है:

$b={\frac {C_{onpath}+C_{offpath}}{C_{onpath}}}$

इससे पथ शाखा प्रयास बी प्राप्त होता है जो व्यक्तिगत चरण शाखा प्रयास का उत्पाद है; तब कुल पथ प्रयास है

$F=GHB$

यह देखा जा सकता है कि केवल अतिरिक्त गेट चलाने वाले गेटों के लिए b = 1, B = 1 को ठीक करना और सूत्र को पहले के गैर-शाखा संस्करण में कम करना है।

न्यूनतम विलंब

यह दिखाया जा सकता है कि मल्टीस्टेज लॉजिक नेटवर्क में, किसी विशेष पथ पर न्यूनतम संभव देरी सर्किट को इस तरह डिजाइन करके प्राप्त की जा सकती है कि स्टेज प्रयास बराबर हों। गेटों के दिए गए संयोजन और ज्ञात भार के लिए, बी, जी, और एच सभी निश्चित हैं, जिससे एफ निश्चित हो जाता है; इसलिए व्यक्तिगत द्वारों का आकार ऐसा होना चाहिए कि व्यक्तिगत चरण के प्रयास हों

$f=F^{1/N}$

जहां N सर्किट में चरणों की संख्या है।

उदाहरण

इन्वर्टर में देरी

एक CMOS इन्वर्टर सर्किट।

परिभाषा के अनुसार, इन्वर्टर का तार्किक प्रयास g 1 है। यदि इन्वर्टर समतुल्य इन्वर्टर चलाता है, तो विद्युत प्रयास h भी 1 है।

इन्वर्टर का परजीवी विलंब पी भी 1 है (इसे इन्वर्टर के और अधिक विलंब मॉडल पर विचार करके पाया जा सकता है)।

इसलिए, समकक्ष इन्वर्टर चलाने वाले इन्वर्टर की कुल सामान्यीकृत देरी है

$d=gh+p=(1)(1)+1=2$

NAND और NOR गेट में देरी

दो-इनपुट NAND गेट के तार्किक प्रयास की गणना g = 4/3 की जाती है क्योंकि इनपुट कैपेसिटेंस 4 वाला NAND गेट इनपुट कैपेसिटेंस 3 के साथ इन्वर्टर के समान करंट चला सकता है। इसी तरह, दो का तार्किक प्रयास -इनपुट NOR गेट को g = 5/3 पाया जा सकता है। कम तार्किक प्रयास के कारण, NAND गेट्स को आमतौर पर NOR गेट्स की तुलना में प्राथमिकता दी जाती है।

बड़े द्वारों के लिए, तार्किक प्रयास इस प्रकार है:

Logical effort for inputs of static CMOS gates, with gamma = 2

	Number of Inputs
Gate type	1	2	3	4	5	n
Inverter	1	N/A	N/A	N/A	N/A	N/A
NAND	N/A	${\frac {4}{3}}$	${\frac {5}{3}}$	${\frac {6}{3}}$	${\frac {7}{3}}$	${\frac {n+2}{3}}$
NOR	N/A	${\frac {5}{3}}$	${\frac {7}{3}}$	${\frac {9}{3}}$	${\frac {11}{3}}$	${\frac {2n+1}{3}}$

NAND और NOR गेट्स का सामान्यीकृत परजीवी विलंब इनपुट की संख्या के बराबर है।

इसलिए, स्वयं की समान प्रतिलिपि चलाने वाले दो-इनपुट NAND गेट की सामान्यीकृत देरी (जैसे कि विद्युत प्रयास 1 है) है

$d=gh+p=(4/3)(1)+2=10/3$

और दो-इनपुट NOR गेट के लिए, देरी है

$d=gh+p=(5/3)(1)+2=11/3$

अग्रिम पठन

• Sutherland, Ivan E.; Sproull, Robert F.; Harris, David F. (1999). Logical Effort: Designing Fast CMOS Circuits. Morgan Kaufmann. ISBN 1-55860-557-6.
• Weste, Neil H. E.; Harris, David (2011). CMOS VLSI Design: A Circuits and Systems Perspective, 3rd Ed. Pearson/Addison-Wesley. ISBN 978-0-321-54774-3.