मीडिया-स्वतंत्र इंटरफ़ेस

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MII कनेक्टर पर a Sun Ultra 1 निर्माता कार्य केंद्र

मीडिया-स्वतंत्र इंटरफ़ेस (MII) को मूल रूप से तेज़ ईथरनेट (यानी,) को जोड़ने के लिए एक मानक इंटरफ़ेस के रूप में परिभाषित किया गया था 100 Mbit/s) मीडिया अभिगम नियंत्रण (MAC) एक PHY#Ethernet भौतिक ट्रांसीवर के लिए ब्लॉक करता है। MII को IEEE 802.3u द्वारा मानकीकृत किया गया है और विभिन्न प्रकार के PHYs को MACs से जोड़ता है। मीडिया स्वतंत्र होने का मतलब है कि अलग-अलग मीडिया से कनेक्ट करने के लिए विभिन्न प्रकार के PHY डिवाइस (यानी मुड़ जोड़ी पर ईथरनेट , फाइबर ऑप्टिक , आदि) का उपयोग मैक हार्डवेयर को फिर से डिजाइन या बदले बिना किया जा सकता है। इस प्रकार किसी भी MAC का उपयोग किसी भी PHY के साथ किया जा सकता है, जो नेटवर्क सिग्नल ट्रांसमिशन मीडिया से स्वतंत्र है।

MII का उपयोग प्लगेबल कनेक्टर का उपयोग करके MAC को बाहरी PHY से कनेक्ट करने के लिए या सीधे उसी मुद्रित सर्किट बोर्ड पर PHY चिप से कनेक्ट करने के लिए किया जा सकता है। एक पीसी पर संचार और नेटवर्किंग राइजर टाइप बी में एमआईआई सिग्नल होते हैं।

इंटरफ़ेस पर नेटवर्क डेटा IEEE ईथरनेट मानक का उपयोग कर ईथरनेट फ्रेम है। जैसे कि इसमें एक प्रस्तावना, स्टार्ट फ्रेम डिलीमीटर, ईथरनेट हेडर, प्रोटोकॉल-विशिष्ट डेटा और चक्रीय अतिरेक की जाँच (सीआरसी) शामिल हैं। मूल MII प्रत्येक दिशा में 4-बिट कुतरना ्स का उपयोग करके नेटवर्क डेटा स्थानांतरित करता है (4 डेटा बिट्स संचारित करता है, 4 डेटा बिट्स प्राप्त करता है)। 100 Mbit/s थ्रूपुट प्राप्त करने के लिए डेटा को 25 MHz पर क्लॉक किया जाता है। कम संकेतों और बढ़ी हुई गति का समर्थन करने के लिए मूल MII डिज़ाइन को बढ़ाया गया है। वर्तमान वेरिएंट में शामिल हैं:

  • #RMII|कम मीडिया-स्वतंत्र इंटरफ़ेस ('RMII')
  • #GMII|गीगाबिट मीडिया-स्वतंत्र इंटरफ़ेस ('GMII')
  • #RGMII|कम गीगाबिट मीडिया-स्वतंत्र इंटरफ़ेस ('RGMII')
  • सीरियल मीडिया-स्वतंत्र इंटरफ़ेस ('SMII')[1]
  • #SGMII|सीरियल गिगाबिट मीडिया-स्वतंत्र इंटरफ़ेस (सीरियल GMII, SGMII)
  • #HSGMII|उच्च सीरियल गीगाबिट मीडिया-स्वतंत्र इंटरफ़ेस (HSGMII)
  • #QSGMII|क्वाड सीरियल गीगाबिट मीडिया-स्वतंत्र इंटरफ़ेस (QSGMII)
  • #XGMII|10-गीगाबिट मीडिया-स्वतंत्र इंटरफ़ेस (XGMII)

प्रबंधन डेटा इनपुट/आउटपुट (MDIO) सीरियल बस MII का एक सबसेट है जिसका उपयोग MAC और PHY के बीच प्रबंधन जानकारी स्थानांतरित करने के लिए किया जाता है। पावर अप पर, स्वतंत्र समझौता का उपयोग करते हुए, PHY आमतौर पर इससे जुड़ा होता है, जब तक कि सेटिंग्स को MDIO इंटरफ़ेस के माध्यम से बदल नहीं दिया जाता है।

मानक एमआईआई

मानक एमआईआई में रजिस्टरों का एक छोटा सा सेट है:[2]: Section 22.2.4 "Management functions" 

  • मूल मोड कॉन्फ़िगरेशन (#0)
  • स्थिति शब्द (#1)
  • PHY पहचानकर्ता (#2, #3)
  • ऑटो-बातचीत विज्ञापन (#4)
  • ऑटो-नेगोशिएशन लिंक पार्टनर बेस पेज एबिलिटी (#5)
  • ऑटो-बातचीत विस्तार (#6)
  • ऑटो-नेगोशिएशन नेक्स्ट पेज ट्रांसमिट (#7)
  • ऑटो-नेगोशिएशन लिंक पार्टनर ने अगला पेज प्राप्त किया (#8)
  • मास्टर-स्लेव कंट्रोल रजिस्टर (#9)
  • मास्टर-स्लेव स्थिति रजिस्टर (#10)
  • पीएसई कंट्रोल रजिस्टर (#11)
  • पीएसई स्थिति रजिस्टर (#12)
  • एमएमडी एक्सेस कंट्रोल रजिस्टर (#13)
  • एमएमडी एक्सेस एड्रेस डेटा रजिस्टर (#14)

रजिस्टर #15 आरक्षित है; रजिस्टर #16 से #31 विक्रेता-विशिष्ट हैं। रजिस्टरों का उपयोग डिवाइस को कॉन्फ़िगर करने और वर्तमान ऑपरेटिंग मोड को क्वेरी करने के लिए किया जाता है।[further explanation needed] एमआईआई स्टेटस वर्ड सबसे उपयोगी डाटाम है, क्योंकि इसका उपयोग यह पता लगाने के लिए किया जा सकता है कि ईथरनेट एनआईसी नेटवर्क से जुड़ा है या नहीं। इसमें निम्न जानकारी के साथ एक बिट फ़ील्ड है:[2]: Section 22.2.4.2.2 "100BASE-X full duplex ability" 

Bit value Meaning
0x8000 Capable of 100BASE-T4
0x6000 Capable of 100BASE-TX full/half duplex
0x1800 Capable of 10BASE-T full/half duplex
0x0600 Capable of 100BASE-T2 full/half duplex
0x0100 Extended status (Gigabit Ethernet) register exists
0x0080 Capable of unidirectional operation
0x0040 Management frame preamble suppression permitted
0x0020 Autonegotiation complete
0x0010 Remote fault
0x0008 Capable of Autonegotiation
0x0004 Link established
0x0002 Jabber detected
0x0001 Extended MII registers exist


ट्रांसमीटर सिग्नल

Signal name Description Direction
TX_CLK Transmit clock PHY to MAC
TXD0 Transmit data bit 0 (transmitted first) MAC to PHY
TXD1 Transmit data bit 1 MAC to PHY
TXD2 Transmit data bit 2 MAC to PHY
TXD3 Transmit data bit 3 MAC to PHY
TX_EN Transmit enable MAC to PHY
TX_ER Transmit error (optional) MAC to PHY

ट्रांसमिट क्लॉक लिंक स्पीड (100 Mbit/s के लिए 25 MHz, 10 Mbit/s के लिए 2.5 MHz) के आधार पर PHY द्वारा जनरेट की गई फ्री-रनिंग क्लॉक है। शेष ट्रांसमिट सिग्नल TX_CLK के बढ़ते किनारे पर MAC द्वारा समकालिक रूप से संचालित होते हैं। यह व्यवस्था मैक को लिंक गति के बारे में जागरूक किए बिना संचालित करने की अनुमति देती है। ट्रांसमिट सक्षम सिग्नल फ्रेम ट्रांसमिशन के दौरान उच्च और ट्रांसमीटर के निष्क्रिय होने पर कम होता है।

फ्रेम ट्रांसमिशन के दौरान एक या एक से अधिक क्लॉक पीरियड्स के लिए ट्रांसमिट एरर उठाया जा सकता है ताकि PHY को जानबूझकर फ्रेम को कुछ दृश्यमान तरीके से भ्रष्ट करने का अनुरोध किया जा सके जो इसे वैध के रूप में प्राप्त होने से रोकता है। ट्रांसमिशन शुरू होने के बाद कुछ समस्या का पता चलने पर इसका उपयोग फ्रेम को रद्द करने के लिए किया जा सकता है। मैक सिग्नल को छोड़ सकता है अगर इसका इस कार्यक्षमता के लिए कोई उपयोग नहीं है, इस मामले में PHY के लिए सिग्नल को कम बांधा जाना चाहिए।

हाल ही में, फ्रेम ट्रांसमिशन के बाहर ट्रांसमिट एरर बढ़ाने का उपयोग यह इंगित करने के लिए किया जाता है कि ट्रांसमिट डेटा लाइन्स का उपयोग विशेष-उद्देश्य सिग्नलिंग के लिए किया जा रहा है। विशेष रूप से, डेटा मान 0b0001 (TX_EN कम और TX_ER उच्च के साथ लगातार आयोजित) का उपयोग कम पावर मोड में प्रवेश करने के लिए ऊर्जा-कुशल ईथरनेट-सक्षम PHY का अनुरोध करने के लिए किया जाता है।

रिसीवर सिग्नल

Signal name Description Direction
RX_CLK Receive clock PHY to MAC
RXD0 Receive data bit 0 (received first) PHY to MAC
RXD1 Receive data bit 1 PHY to MAC
RXD2 Receive data bit 2 PHY to MAC
RXD3 Receive data bit 3 PHY to MAC
RX_DV Receive data valid PHY to MAC
RX_ER Receive error PHY to MAC
CRS Carrier sense PHY to MAC
COL Collision detect PHY to MAC

पहले सात रिसीवर सिग्नल पूरी तरह से ट्रांसमीटर सिग्नल के अनुरूप हैं, RX_ER को छोड़कर वैकल्पिक नहीं है और प्राप्त सिग्नल को इंगित करने के लिए वैध डेटा को डीकोड नहीं किया जा सकता है। फ्रेम रिसेप्शन के दौरान इनकमिंग सिग्नल से रिसीव क्लॉक रिकवर किया जाता है। जब कोई घड़ी पुनर्प्राप्त नहीं की जा सकती है (अर्थात जब माध्यम मौन है), PHY को एक फ्री-रनिंग क्लॉक को एक विकल्प के रूप में पेश करना चाहिए।

प्राप्त डेटा मान्य सिग्नल (RX_DV) को फ्रेम शुरू होने पर तुरंत उच्च जाने की आवश्यकता नहीं होती है, लेकिन प्राप्त डेटा में फ्रेम सीमांकक बाइट की शुरुआत सुनिश्चित करने के लिए समय पर ऐसा करना चाहिए। प्रस्तावना के कुछ निबल्स खो सकते हैं।

ट्रांसमिट के समान, एक फ्रेम के बाहर RX_ER को उठाना विशेष सिग्नलिंग के लिए उपयोग किया जाता है। प्राप्त करने के लिए, दो डेटा मान परिभाषित किए गए हैं: 0b0001 यह इंगित करने के लिए कि लिंक पार्टनर EEE लो पावर मोड में है, और 0b1110 झूठे वाहक संकेत के लिए है।

CRS और COL सिग्नल प्राप्त घड़ी के लिए अतुल्यकालिक हैं, और केवल आधे-द्वैध मोड में सार्थक हैं। संचारण, प्राप्त करते समय वाहक भावना अधिक होती है, या माध्यम अन्यथा उपयोग में होने के रूप में महसूस किया जाता है। यदि टक्कर का पता चलता है, तो टक्कर बनी रहने पर COL भी ऊपर जाता है।

इसके अलावा, MAC कमजोर रूप से COL सिग्नल को खींच सकता है, जिससे अनुपस्थित/डिस्कनेक्टेड PHY के संकेत के रूप में सेवा करने के लिए CRS कम (जो PHY कभी उत्पन्न नहीं होगा) के साथ COL उच्च के संयोजन की अनुमति देता है।

प्रबंधन संकेत

Main article: Management Data Input/Output
Signal name Description Direction
MDIO Management data Bidirectional
MDC Management data clock MAC to PHY

MDC और MDIO I²C के समान एक तुल्यकालिक सीरियल डेटा इंटरफ़ेस का गठन करते हैं। I²C की तरह, इंटरफ़ेस एक मल्टीड्रॉप बस है इसलिए MDC और MDIO को कई PHYs के बीच साझा किया जा सकता है।

सीमाएं

इंटरफ़ेस को 18 संकेतों की आवश्यकता होती है, जिनमें से केवल दो (MDIO और MDC) को कई PHYs के बीच साझा किया जा सकता है। यह एक समस्या प्रस्तुत करता है, विशेष रूप से मल्टीपोर्ट उपकरणों के लिए; उदाहरण के लिए, MII का उपयोग करने वाले आठ-पोर्ट स्विच के लिए 8 × 16 + 2 = 130 सिग्नल की आवश्यकता होगी।

कम मीडिया-स्वतंत्र इंटरफ़ेस

"RMII" redirects here. Not to be confused with RM2.

रिड्यूस्ड मीडिया-स्वतंत्र इंटरफ़ेस (RMII) एक मानक है जिसे PHY को MAC से जोड़ने के लिए आवश्यक संकेतों की संख्या को कम करने के लिए विकसित किया गया था। पिन काउंट को कम करने से नेटवर्क हार्डवेयर के लिए लागत और जटिलता कम हो जाती है, विशेष रूप से बिल्ट-इन मैक, क्षेत्र में प्रोग्राम की जा सकने वाली द्वार श्रंखला , मल्टीपोर्ट स्विच या रिपीटर्स और पीसी मदरबोर्ड चिपसेट के साथ microcontroller ्स के संदर्भ में। इसे हासिल करने के लिए एमआईआई मानक की तुलना में चार चीजें बदली गईं। इन परिवर्तनों का अर्थ है कि RMII, MII की तुलना में लगभग आधे संकेतों का उपयोग करता है।

  • दो घड़ियों TXCLK और RXCLK को एक घड़ी से बदल दिया गया है। यह घड़ी आउटपुट के बजाय PHY के लिए एक इनपुट है, जो एक स्विच जैसे मल्टीपोर्ट डिवाइस में सभी PHYs के बीच क्लॉक सिग्नल को साझा करने की अनुमति देता है।
  • क्लॉक फ़्रीक्वेंसी को 25 मेगाहर्ट्ज़ से दोगुना करके 50 मेगाहर्ट्ज़ कर दिया गया है, जबकि डेटा पाथ को 4 बिट से 2 बिट तक सीमित कर दिया गया है।
  • RXDV और CRS सिग्नल एक सिग्नल में मल्टीप्लेक्स होते हैं।
  • COL सिग्नल हटा दिया गया है।
Reduced media-independent interface (RMII) signals
Signal name Description Direction
REF_CLK Continuous 50 MHz reference clock Reference clock may be an input on both devices from an external clock source, or may be driven from the MAC to the PHY, or may be driven from the PHY to the MAC
TXD0 Transmit data bit 0 (transmitted first) MAC to PHY
TXD1 Transmit data bit 1 MAC to PHY
TX_EN When high, clock data on TXD0 and TXD1 to the transmitter MAC to PHY
RXD0 Receive data bit 0 (received first) PHY to MAC
RXD1 Receive data bit 1 PHY to MAC
CRS_DV Carrier Sense (CRS) and RX_Data Valid (RX_DV) multiplexed on alternate clock cycles. In 10 Mbit/s mode, it alternates every 10 clock cycles. PHY to MAC
RX_ER Receive error (optional on switches) PHY to MAC
MDIO Management data Bidirectional
MDC Management data clock. MAC to PHY

MDC और MDIO को कई PHYs के बीच साझा किया जा सकता है।

रिसीवर सिग्नल REF_CLK को संदर्भित करते हैं, ट्रांसमीटर सिग्नल के समान।

इस इंटरफ़ेस को MII के 18 की तुलना में 9 संकेतों की आवश्यकता होती है। उन 9 में से, मल्टीपोर्ट उपकरणों पर, MDIO, MDC, और REF_CLK को प्रति पोर्ट 6 या 7 पिन छोड़कर साझा किया जा सकता है।

RMII की आवश्यकता है 50 MHz घड़ी जहां एमआईआई की आवश्यकता होती है 25 MHz क्लॉक और डेटा को एक समय में दो बिट बनाम MII के लिए एक समय में 4 बिट या SNI के लिए एक बार में 1 बिट (10 Mbit/s केवल) के लिए क्लॉक आउट किया जाता है। डेटा केवल राइजिंग एज पर सैंपल किया जाता है (यानी यह दोहरे पम्प नहीं है)।

REF_CLK दोनों में 50 मेगाहर्ट्ज पर संचालित होता है 100 Mbit/s मोड और 10 Mbit/s तरीका। संचारण पक्ष (पीएचवाई या मैक) को सभी संकेतों को 10 घड़ी चक्रों के लिए वैध रखना चाहिए 10 Mbit/s तरीका। रिसीवर (PHY या MAC) केवल हर दस चक्रों में इनपुट सिग्नल का नमूना लेता है 10 Mbit/s तरीका।

सीमाएं

ऐसा कोई संकेत नहीं है जो परिभाषित करता है कि इंटरफ़ेस पूर्ण या आधा डुप्लेक्स मोड में है, लेकिन MAC और PHY दोनों को सहमत होने की आवश्यकता है। इसके बजाय इसे सीरियल MDIO/MDC इंटरफ़ेस पर संप्रेषित किया जाना चाहिए। ऐसा कोई संकेत भी नहीं है जो यह परिभाषित करता हो कि इंटरफ़ेस 10 या 100 Mbit/s मोड में है, इसलिए इसे भी MDIO/MDC इंटरफ़ेस का उपयोग करके नियंत्रित किया जाना चाहिए। RMII कंसोर्टियम विनिर्देश के संस्करण 1.2 में कहा गया है कि इसका MDIO/MDC इंटरफ़ेस IEEE 802.3u में MII के लिए निर्दिष्ट इंटरफ़ेस के समान है। IEEE 802.3 के वर्तमान संशोधन लिंक की गति और द्वैध मोड को बातचीत और कॉन्फ़िगर करने के लिए एक मानक MDIO/MDC तंत्र निर्दिष्ट करते हैं, लेकिन यह संभव है कि पुराने PHY उपकरणों को मानक के अप्रचलित संस्करणों के विरुद्ध डिज़ाइन किया गया हो, और इसलिए सेट करने के लिए मालिकाना तरीकों का उपयोग कर सकते हैं। गति और द्वैध।

RX_ER सिग्नल की कमी जो कुछ MACs (जैसे मल्टीपॉर्ट स्विच) पर कनेक्ट नहीं है, कुछ PHYs पर डेटा प्रतिस्थापन द्वारा चक्रीय अतिरेक जाँच को अमान्य करने के लिए निपटाया जाता है। गायब COL सिग्नल, TX_EN और डीकोड किए गए CRS सिग्नल को मिलाकर AND-ing से हाफ डुप्लेक्स मोड में CRS_DV लाइन से लिया गया है। इसका अर्थ है सीआरएस की परिभाषा में मामूली संशोधन: एमआईआई पर, आरएक्स और टीएक्स फ्रेम दोनों के लिए सीआरएस का दावा किया जाता है; RMII पर केवल Rx फ्रेम के लिए। इसका परिणाम यह है कि RMII पर दो त्रुटि स्थितियों में कोई वाहक और खोया वाहक नहीं पाया जा सकता है, और 10BASE2 या 10BASE5 जैसे साझा मीडिया का समर्थन करना मुश्किल या असंभव है।

चूंकि RMII मानक यह निर्धारित करने के लिए उपेक्षित है कि TX_EN को केवल वैकल्पिक घड़ी चक्रों पर नमूना लिया जाना चाहिए, यह CRS_DV के साथ सममित नहीं है और दो RMII PHY उपकरणों को एक पुनरावर्तक बनाने के लिए बैक टू बैक कनेक्ट नहीं किया जा सकता है; हालांकि, यह राष्ट्रीय DP83848 के साथ संभव है, जो RMII मोड में एक पूरक संकेत के रूप में डिकोड किए गए RX_DV की आपूर्ति करता है।[3]


सिग्नल स्तर

TTL तर्क स्तर ों का उपयोग किया जाता है 5 V या 3.3 V तर्क। इनपुट उच्च दहलीज है 2.0 V और कम है 0.8 V. विनिर्देश बताता है कि इनपुट होना चाहिए 5 V सहिष्णु, हालांकि, RMII इंटरफेस वाले कुछ लोकप्रिय चिप्स नहीं हैं 5 V सहिष्णु। नए उपकरण समर्थन कर सकते हैं 2.5 V और 1.8 V तर्क।

RMII संकेतों को पारेषण लाइनों के बजाय गांठ-तत्व मॉडल के रूप में माना जाता है। हालाँकि, संबंधित MII मानक का IEEE संस्करण निर्दिष्ट करता है 68 Ω ट्रेस प्रतिबाधा।[4] राष्ट्रीय दौड़ने की सलाह देते हैं 50 Ω के साथ निशान 33 Ω प्रतिबिंबों को कम करने के लिए या तो MII या RMII मोड के लिए श्रृंखला समाप्ति प्रतिरोध।[citation needed] राष्ट्रीय भी सुझाव देता है कि निशान के तहत रखा जाना चाहिए 0.15 m लंबा और भीतर मेल खाता है 0.05 m तिरछा कम करने के लिए लंबाई पर।[4]: 5 


गीगाबिट मीडिया-स्वतंत्र इंटरफ़ेस

गीगाबिट मीडिया-स्वतंत्र इंटरफ़ेस (GMII) मध्यम अभिगम नियंत्रण (MAC) डिवाइस और भौतिक परत (PHY ) के बीच एक इंटरफ़ेस है। इंटरफ़ेस 1000 Mbit/s तक की गति पर संचालित होता है, जिसे प्राप्त करने और संचारित करने के लिए अलग-अलग आठ-बिट डेटा पथ के साथ 125 मेगाहर्ट्ज पर क्लॉक किए गए डेटा इंटरफ़ेस का उपयोग करके कार्यान्वित किया जाता है, और MII विनिर्देश के साथ पीछे की ओर संगत है और निम्न-बैक गति पर काम कर सकता है 10 या 100 एमबीटी/एस।

GMII इंटरफ़ेस को पहले IEEE 802.3z-1998 में 1000BASE-X के लिए खंड 35 के रूप में परिभाषित किया गया था, और बाद में IEEE 802.3-2000 में शामिल किया गया।[2]: Clause 35 


ट्रांसमीटर सिग्नल

Signal name Description
GTXCLK Clock signal for gigabit TX signals (125 MHz)
TXCLK Clock signal for 10/100 Mbit/s signals
TXD[7..0] Data to be transmitted
TXEN Transmitter enable
TXER Transmitter error (used to intentionally corrupt a packet, if necessary)

दो ट्रांसमीटर घड़ियां हैं। उपयोग की जाने वाली घड़ी इस बात पर निर्भर करती है कि PHY gigabit पर काम कर रहा है या 10/100 Mbit/s की गति पर। गीगाबिट ऑपरेशन के लिए, GTXCLK को PHY को आपूर्ति की जाती है और TXD, TXEN, TXER सिग्नल इसके लिए सिंक्रनाइज़ किए जाते हैं। 10 या 100 Mbit/s ऑपरेशन के लिए, TXCLK की आपूर्ति PHY द्वारा की जाती है और उन संकेतों को सिंक्रनाइज़ करने के लिए उपयोग किया जाता है। यह 100 Mbit/s के लिए 25 MHz या 10 Mbit/s कनेक्शन के लिए 2.5 MHz पर संचालित होता है। इसके विपरीत, रिसीवर आने वाले डेटा से पुनर्प्राप्त एकल घड़ी संकेत का उपयोग करता है।

रिसीवर सिग्नल

Signal name Description
RXCLK Received clock signal (recovered from incoming received data)
RXD[7..0] Received data
RXDV Signifies data received is valid
RXER Signifies data received has errors
COL Collision detect (half-duplex connections only)
CS Carrier sense (half-duplex connections only)


प्रबंधन संकेत

Signal name Description
MDC Management interface clock
MDIO Management interface I/O bidirectional pin.

प्रबंधन इंटरफ़ेस PHY के व्यवहार को नियंत्रित करता है। इसमें MII के समान रजिस्टरों का सेट है, सिवाय इसके कि रजिस्टर #15 विस्तारित स्थिति रजिस्टर है।[2]: Section 22.2.4 "Management functions" 


कम गीगाबिट मीडिया-स्वतंत्र इंटरफ़ेस

Supported Ethernet speeds
[Mbit/s] [MHz] Bits/clock cycle
10 2.5 4
100 25  4
1000 125  8

कम गीगाबिट मीडिया-स्वतंत्र इंटरफ़ेस (आरजीएमआईआई) जीएमआईआई इंटरफ़ेस में उपयोग किए जाने वाले डेटा पिनों की आधी संख्या का उपयोग करता है। यह कमी दोगुनी गति, समय बहुसंकेतन संकेतों और गैर-आवश्यक वाहक-भावना और टक्कर-संकेत संकेतों को समाप्त करके आधे से अधिक डेटा लाइनों को चलाकर प्राप्त की जाती है। इस प्रकार आरजीएमआईआई में जीएमआईआई के 24 से 27 के विपरीत केवल 14 पिन होते हैं।

डेटा 1000 Mbit/s के लिए बढ़ते और गिरते किनारों पर और केवल 10/100 Mbit/s के लिए बढ़ते किनारों पर देखा जाता है।[5] RX_CTL सिग्नल बढ़ते किनारे पर RXDV (डेटा मान्य) और गिरने वाले किनारे पर (RXDV xor RXER) ले जाता है। TX_CTL सिग्नल इसी तरह TXEN को बढ़ते किनारे पर और (TXEN xor TXER) को गिरने वाले किनारे पर ले जाता है। यह मामला 1000 Mbit/s और 10/100 Mbit/s दोनों का है।[6] ट्रांसमिट क्लॉक सिग्नल हमेशा MAC द्वारा TXC लाइन पर प्रदान किया जाता है। प्राप्त घड़ी संकेत हमेशा PHY द्वारा RXC लाइन पर प्रदान किया जाता है।[citation needed] स्रोत-तुल्यकालिक क्लॉकिंग का उपयोग किया जाता है: क्लॉक सिग्नल जो आउटपुट होता है (या तो PHY या MAC द्वारा) डेटा सिग्नल के साथ सिंक्रोनस होता है। इसके लिए पीसीबी को इस तरह डिजाइन किया जाना चाहिए कि वह घड़ी के सिग्नल में 1.5–2 एनएस देरी जोड़ दे ताकि सिंक पर सेटअप और होल्ड समय पूरा हो सके। RGMII v2.0 एक वैकल्पिक आंतरिक विलंब निर्दिष्ट करता है, जिससे पीसीबी डिज़ाइनर को विलंब जोड़ने की आवश्यकता नहीं होती है; इसे आरजीएमआईआई-आईडी के नाम से जाना जाता है।

RGMII signals
Signal name Description Direction
TXC Clock signal MAC to PHY
TXD[3..0] Data to be transmitted MAC to PHY
TX_CTL Multiplexing of transmitter enable and transmitter error MAC to PHY
RXC Received clock signal (recovered from incoming received data) PHY to MAC
RXD[3..0] Received data PHY to MAC
RX_CTL Multiplexing of data received is valid and receiver error PHY to MAC
MDC Management interface clock MAC to PHY
MDIO Management interface I/O Bidirectional

आरजीएमआईआई संस्करण 1.3[7] 2.5V CMOS का उपयोग करता है,[8] जबकि RGMII संस्करण 2 1.5V उच्च गति ट्रांसीवर तर्क का उपयोग करता है।[9]


सीरियल गीगाबिट मीडिया-स्वतंत्र इंटरफ़ेस

सीरियल गिगाबिट मीडिया-इंडिपेंडेंट इंटरफ़ेस (एसजीएमआईआई) गीगाबिट ईथरनेट के लिए उपयोग किए जाने वाले एमआईआई का एक प्रकार है, लेकिन यह 10/100 एमबीटी/एस ईथरनेट भी ले जा सकता है।

यह TX और RX डेटा और TX और RX घड़ियों के लिए 625 मेगाहर्ट्ज क्लॉक फ्रीक्वेंसी DDR पर डिफरेंशियल जोड़े का उपयोग करता है। यह गीगाबिट मीडिया स्वतंत्र इंटरफ़ेस से इसकी निम्न-शक्ति और निम्न पिन-काउंट 8b/10b एन्कोडिंग|8b/10b-कोडेड SerDes द्वारा भिन्न है। संचारित और प्राप्त पथ प्रत्येक डेटा के लिए एक अंतर जोड़ी और घड़ी के लिए एक और अंतर जोड़ी का उपयोग करता है। TX/RX घड़ियों को डिवाइस आउटपुट पर जेनरेट किया जाना चाहिए लेकिन डिवाइस इनपुट पर वैकल्पिक है (घड़ी घड़ी की वसूली को वैकल्पिक रूप से इस्तेमाल किया जा सकता है)। 10/100 Mbit/s ईथरनेट डेटा शब्दों को 100/10 बार डुप्लिकेट करके ले जाया जाता है, इसलिए घड़ी हमेशा 625 MHz पर होती है।

उच्च सीरियल गीगाबिट मीडिया स्वतंत्र इंटरफ़ेस

उच्च सीरियल गीगाबिट मीडिया-स्वतंत्र इंटरफ़ेस (HSGMII) कार्यात्मक रूप से SGMII के समान है लेकिन 2.5 Gbit/s तक की लिंक गति का समर्थन करता है।

क्वाड सीरियल गीगाबिट मीडिया-स्वतंत्र इंटरफ़ेस

क्वाड सीरियल गीगाबिट मीडिया-स्वतंत्र इंटरफ़ेस (QSGMII) चार SGMII लाइनों को 5 Gbit/s इंटरफ़ेस में संयोजित करने की एक विधि है। QSGMII, SGMII की तरह, TX और RX डेटा के लिए कम वोल्टेज अंतर सिग्नलिंग (LVDS) और सिंगल LVDS क्लॉक सिग्नल का उपयोग करता है। QSGMII चार अलग SGMII कनेक्शनों की तुलना में काफी कम सिग्नल लाइनों का उपयोग करता है।

10 गीगाबिट मीडिया-स्वतंत्र इंटरफ़ेस

10 गीगाबिट मीडिया-स्वतंत्र इंटरफ़ेस (XGMII) IEEE 802.3 में परिभाषित एक मानक है जिसे एक मुद्रित सर्किट बोर्ड (PCB) पर पूर्ण डुप्लेक्स 10 गीगाबिट ईथरनेट (10GbE) पोर्ट को एक दूसरे से और अन्य इलेक्ट्रॉनिक उपकरणों से जोड़ने के लिए डिज़ाइन किया गया है। यह अब आम तौर पर ऑन-चिप कनेक्शन के लिए उपयोग किया जाता है। पीसीबी कनेक्शन अब ज्यादातर XAUI के साथ संपन्न होते हैं। XGMII में दो 32-बिट डेटापथ (Rx और Tx) और दो चार-बिट नियंत्रण प्रवाह (Rxc और Txc) हैं, जो 156.25 मेगाहर्ट्ज डबल डेटा दर (312.5 ट्रांसफर (कंप्यूटिंग)|MT/s) पर काम कर रहे हैं।

यह भी देखें

संदर्भ

  1. ↑ "KSZ8001L/S 1.8V, 3.3V 10/100BASE-T/TX/FX भौतिक परत ट्रांसीवर" (PDF).
  2. ↑ 2.0 2.1 2.2 2.3 ईथरनेट के लिए IEEE मानक. IEEE 802.3. 31 August 2018. doi:10.1109/IEEESTD.2018.8457469. ISBN 978-1-5044-5090-4.
  3. ↑ AN-1405 schematic
  4. ↑ 4.0 4.1 AN-1469 datasheet
  5. ↑ "रिड्यूस्ड गिगाबिट मीडिया इंडिपेंडेंट इंटरफेस (आरजीएमआईआई) वर्जन 2.0" (PDF). 2002-04-01. Archived from the original on 2016-03-03.{{cite web}}: CS1 maint: bot: original URL status unknown (link)
  6. ↑ "एक्सवे PHY11G" (PDF). Archived from the original (PDF) on 2014-04-13. Retrieved 2014-04-11.
  7. ↑ "रिड्यूस्ड गिगाबिट मीडिया इंडिपेंडेंट इंटरफेस (आरजीएमआईआई) वर्जन 1.3" (PDF). 2000-12-10. Archived from the original (PDF) on 2016-03-03.
  8. ↑ "2.5 V ± 0.2 V (सामान्य रेंज) और 1.8 V - 2.7 V (वाइड रेंज) पावर सप्लाई वोल्टेज और नॉन-टर्मिनेटेड डिजिटल इंटीग्रेटेड सर्किट के लिए इंटरफेस स्टैंडर्ड, JESD8-5A.01" (PDF). 2006-06-01.
  9. ↑ "हाई स्पीड ट्रांसीवर लॉजिक (HSTL)। डिजिटल इंटीग्रेटेड सर्किट के लिए 1.5V आउटपुट बफर सप्लाई वोल्टेज आधारित इंटरफेस मानक, JESD8-6" (PDF). 1995-08-01.


बाहरी कड़ियाँ

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