7 एनएम प्रक्रिया

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Semiconductor
device
fabrication
4-fach-NAND-C10.JPG
MOSFET scaling
(process nodes)
Future

अर्धचालक निर्माण में, अर्धचालक के लिए अंतर्राष्ट्रीय प्रौद्योगिकीय रोडमैप में 7 एनएम प्रक्रिया को 10 एनएम नोडों के बाद मॉसफेट प्रौद्योगिकीय नोड के रूप में परिभाषित किया गया है। यह फिनफेट (फिन फील्ड-इफेक्ट ट्रांजिस्टर) प्रौद्योगिकीय पर आधारित होती है, जो एक प्रकार की मल्टी गेट मॉसफेट प्रौद्योगिकीय के रूप में होती है।

ताइवान अर्धचालक निर्माण कंपनी (टीएसएमसी) ने जून 2016 में N7 नामक 7 नैनोमीटर प्रक्रिया का उपयोग करके 256 एमबीटी स्टैटिक रैंडम-एक्सेस मेमोरी (एसआरएएम) चिप का उत्पादन प्रारंभ किया था,[1] सैमसंग ने अपने 7 एनएम प्रक्रिया का बड़े पैमाने पर उत्पादन शुरू करने से पहले 2018 में 7LPP डिवाइस के रूप में जाना जाता है।[2] सार्वजनिक बाजार के लिए बनाई गई पहली मुख्यधारा की 7 एनएम मोबाइल प्रोसेसर एप्पल A 12 बायोनिक, एप्पल के सितंबर 2018 में आयोजित किया गया था।[3] चूँकि, हुवावे ने एप्पल A 12 बायोनिक के पहले अपने 7 एनएम प्रोसेसर की घोषणा की और इस प्रकार 31 अगस्त 2018 को किरिन 980 को एपल A 12 बायोनिक को सार्वजनिक करने के लिए आयोजित किया गया था, लेकिन इसने किरिन 980 से पहले उपभोक्ताओं के लिए बड़े पैमाने पर बाजार का उपयोग किया था। दोनों चिप टीएसएमसी द्वारा निर्मित होते है।[4]

वर्ष 2017 में, एएमडी ने अपने "रोम" (इपीवाईसी 2) प्रोसेसर को सर्वरों और डाटासेंटरों के लिए जारी किया था, जो टीएसएमसी के N7 नोड पर आधारित होते है[5] और 64 कोर और 128 थ्रेड्स तक फीचर सुविधा प्रदान करता है। उन्होंने अपने 'मैटिसस' कंज्यूमर डेस्कटॉप प्रोसेसरों को 16 कोर और 32 थ्रेड्स के साथ जारी किया था।चूंकि, रोम मल्टी-चिप मॉड्यूल (एमसीएम) पर I/O डाई ग्लोबल फाउंड्रीज मॉड्यूल के 14 एनएम (14एचपी) की प्रक्रिया का निर्माण किया जाता है, जबकि मैटिस की I/O डाई ग्लोबल फाउंड्रीज की 12 एनएम (12 एलपी +) प्रक्रिया का उपयोग करती है और इस प्रकार रेडियन आरएक्स 5000 श्रृंखला भी टीएसएमसी की N7 प्रक्रिया पर आधारित होती है।

चूंकि, कम से कम 1997 के बाद से नोड विपणन उद्देश्यों के लिए नोड एक व्यावसायिक नाम बन गया है, https://www.eejournal.com/article/no-more-nanometers/ जो गेट की लंबाई, मेटल पिच या गेट पिच से किसी भी संबंध के बिना प्रक्रिया प्रौद्योगिकियों की नई पीढ़ी को इंगित करता है। शुक्ला, प्रियंक. "प्रक्रिया नोड विकास का एक संक्षिप्त इतिहास". डिजाइन का पुन: उपयोग. Retrieved July 9, 2019.[6][7] टीएसएमसी और सैमसंग की 10 एनएम (10 एलपीई) प्रक्रियाएँ ट्रांजिस्टर घनत्व में इंटेल की 14 एनएम और 10 एनएम प्रक्रियाओं के बीच कहीं होती हैं।

इतिहास

प्रौद्योगिकीय डेमो

2000 के दशक की शुरुआत में शोधकर्ताओं द्वारा पहली बार 7 एनएम स्केल मॉसफेट का प्रदर्शन किया गया था और 2002 में, ब्रूस डोरिस ओमर डोकुमासी, मीकी इओंग और एंडा मोकुटा सहित एक आईबीएम शोध दल ने 6 एनएम सिलिकॉन-पर-इन्सुलेटर (एसओआई) मॉसफेट के रूप में तैयार किया था।[8][9] और इस प्रकार 2003 में, एनईसी की अनुसंधान टीम ने हितोशी वाकाब्याशी और शिगेरू यामगमी के नेतृत्व में 5 एनएम मोफेट बना दिया था।[10][11]

जुलाई 2015 में, आईबीएम ने घोषणा की कि उन्होंने सिलिकॉन जर्मेनियम प्रक्रिया का उपयोग करके 7 एनएम प्रौद्योगिकीय के साथ पहला कार्यात्मक ट्रांजिस्टर बनाया है।[12][13][14][15]

जून 2016 में, टीएसएमसी ने उचित जोखिम निर्माण के साथ,[1] 0.027 वर्ग माइक्रोमीटर (550 एफ 2) के सेल क्षेत्र में 7 एनएम प्रक्रिया में 256 एमबीटी स्टैटिक रैंडम-एक्सेस मेमोरी (एसआरएएम) मेमोरी सेल का उत्पादन किया था।[16]

अपेक्षित व्यावसायीकरण और प्रौद्योगिकियां

अप्रैल 2016 में, टीएसएमसी ने घोषणा की कि 7 एनएम परीक्षण उत्पादन 2017 की पहली छमाही में प्रारंभ हो जाएगा।[17] और इस प्रकार अप्रैल 2017 में, टीएसएमसी ने पूरी तरह से पराबैंगनी लिथोग्राफी (इयूवी) के साथ 7 एनएम (N7FF+) प्रक्रिया का उपयोग करते हुए 256 एमबीटी एसआरएएम मेमोरी चिप का उत्पादन प्रारंभ किया था[1] [18] टीएसएमसी की 7 एनएम उत्पादन योजना 2017 की शुरुआत में इस प्रक्रिया नोड (N7FF) पर प्रारंभ में गहरी पराबैंगनी (डीयूवी) इमर्शन लिथोग्राफी का उपयोग करने के लिए थी और Q2 2017 से Q2 2018 तक जोखिम से व्यावसायिक मात्रा निर्माण का उपयोग करना था और इसके साथ ही उनकी बाद की पीढ़ी 7 एनएम (N7FF+) के उत्पादन की योजना ईयूवी मल्टीपल पैटर्न का उपयोग करने के लिए 2018 से 2019 के बीच जोखिम से मात्रा निर्माण तक अनुमानित संक्रमण करने की योजना बनाई गई है।[19]

सितंबर 2016 में, ग्लोबल फाउंड्रीज ने 2017 की दूसरी छमाही में परीक्षण उत्पादन और 2018 की शुरुआत में जोखिम उत्पादन की घोषणा की थी, जिसमें परीक्षण चिप पहले से ही चल रहे थे।[20]

फरवरी 2017 में, इंटेल ने चांडलर एरिजोना में फैब 42 की घोषणा की थी, जो 7 एनएम इंटेल 4 के प्रयोग से माइक्रोप्रोसेसरों का उत्पादन करता है[21] और कंपनी ने इस प्रक्रिया नोड पर फीचर लंबाई के लिए कोई भी प्रत्याशित मान प्रकाशित नहीं किया है।

अप्रैल 2018 में, टीएसएमसी ने 7 एनएम (CLN7FF, N7) चिप के बड़े पैमाने पर उत्पादन की घोषणा की थी। जून 2018 में कंपनी ने बड़े पैमाने पर उत्पादन रैंप अप की घोषणा की थी।[2]

मई 2018 में, सैमसंग ने इस साल 7 एनएम (7LPP) चिप के उत्पादन की घोषणा की थी। एएसएमएल होल्डिंग एनवी ईयूवी लिथोग्राफी मशीनों का उनका मुख्य आपूर्तिकर्ता के रूप में थी।[22]

अगस्त 2018 में, ग्लोबल फाउंड्रीज ने लागत का उल्लेख देते हुए 7 एनएम चिप के विकास को रोकने की घोषणा की थी।[23]

28 अक्टूबर, 2018 को सैमसंग ने घोषणा की कि उनकी दूसरी पीढ़ी की 7 एनएम प्रक्रिया (7LPP) ने जोखिम उत्पादन में प्रवेश कर लिया है और 2019 में बड़े पैमाने पर उत्पादन में प्रवेश करना चाहते थे।

17 जनवरी, 2019 को 2018 की चौथी तिमाही के आय समय के लिए टीएसएमसी ने उल्लेख किया कि भिन्न -भिन्न ग्राहकों के पास दूसरी पीढ़ी के 7 एनएम के भिन्न -भिन्न फ्लेवर के रूप में होंगे।[24]

16 अप्रैल, 2019 को टीएसएमसी ने अपनी 6 एनएम प्रक्रिया (CLN6FF, N6) की घोषणा की थी और जिसके 2021 में बड़े पैमाने पर उत्पादों में आने की उम्मीद है।[25] N6 अपनी N7+ प्रक्रिया में 4 परतों की तुलना में 5 परतों तक ईयूवीएल का उपयोग करता है।[26]

28 जुलाई, 2019 को टीएसएमसी ने N7P नामक अपनी दूसरी पीढ़ी की 7 एनएम प्रक्रिया की घोषणा की थी, जो उनकी N7 प्रक्रिया की तरह ही डीयूवी आधारित है।[27] चूंकि N7P पूरी तरह से आईपी मूल 7 एनएम के साथ संगत रूप में है, जबकि N7+ जो इयूवी का उपयोग करता है और N7+ '7 एनएम +' के रूप में पहले घोषित किया गया है और इस प्रकार यह '7 एनएम ' से भिन्न प्रक्रिया है। N6 ('6 एनएम '), एक अन्य इयूवी पर आधारित प्रक्रिया होती है, जिसे N7 के साथ IP-संगतता के साथ टीएसएमसी की 5 एनएम (N5) प्रक्रिया के बाद भी रिलीज़ करने की योजना है। 2019 की पहली तिमाही के आय कॉल में टीएसएमसी ने 2018 की चौथी तिमाही के अपने बयान को दोहराया[24] कि N7+ 2019 में $1 बिलियन टीडब्ल्यूडी से कम रेवेनुए उत्पन्न करता है।[28]

5 अक्टूबर, 2019 को, एएमडी ने अपने ईपीवाईसी रोडमैप की घोषणा की थी, जिसमें टीएसएमसी की N7+ प्रक्रिया का उपयोग करके निर्मित मिलान चिप की फीचर्स के रूप में है।[29]

7 अक्टूबर, 2019 को, टीएसएमसी ने घोषणा की कि उन्होंने बाजार में उच्च मात्रा में N7+ उत्पादों की डिलीवरी प्रारंभ कर दी है।[30]

26 जुलाई, 2021 को, इंटेल ने अपने भविष्य के सभी प्रोसेस नोड्स का नाम बदलकर अपने नए निर्माण रोडमैप की घोषणा की थी।[21] इंटेल का 10 एनएम एन्हांस्ड सुपरफ़िन (10 ईएसएफ), जो सामान्यतः टीएसएमसी की N7 प्रक्रिया के समतुल्य होता है, अब इंटेल 7 के नाम से जाना जाता है, जबकि उनकी पहले की 7 एनएम प्रक्रिया को अब इंटेल 4 के रूप में जाना जाएगा।[21][31] इसका अर्थ है कि नए 7 एनएम पर आधारित उनका पहला प्रोसेसर 2022 की दूसरी छमाही तक शिपिंग प्रारंभ कर देगा। इंटेल ने पहले घोषणा की थी कि वे 2023 में 7 एनएम प्रोसेसर लॉन्च करेंगे।[32]

प्रौद्योगिकीय व्यावसायीकरण

जून 2018 में, उन्नत माइक्रो उपकरण ने 2018 की दूसरी छमाही में 7 एनएम रेडीऑन इंस्टिंक्ट जीपीयू लॉन्च करने की घोषणा की थी।[33] अगस्त 2018 में, कंपनी ने जीपीयू आयोजित करने की पुष्टि की थी।[34]

21 अगस्त, 2018 को, हुआवेई ने अपने हाईसिलिकॉन किरिन 980 SoC को टीएसएमसी की 7 एनएम (N7) प्रक्रिया का उपयोग करके निर्मित अपने हुवावे मेट 20 में उपयोग करने की घोषणा की थी।

12 सितंबर, 2018 को, एप्पल इंक ने टीएसएमसी की 7 एनएम (N7) प्रक्रिया का उपयोग करके निर्मित आईफोन एक्सएस और आईफोन एक्सआर में उपयोग की गई थी और इस प्रकार अपनी एप्पल A12 चिप की घोषणा की थी। A12 प्रोसेसर बड़े पैमाने पर बाजार में उपयोग के लिए पहली 7 एनएम चिप के रूप में बन गया, जैसा कि यह हुवावे मेट 20 से पहले आयोजित किया गया था।[35][36] 30 अक्टूबर, 2018 को, एप्पल ने टीएसएमसी की 7 एनएम (N7) प्रक्रिया का उपयोग करके निर्मित आईपैड प्रो में उपयोग की गई थी और इस प्रकार अपनी एप्पल A12X चिप की घोषणा की थी।[37]

क्वालकॉम ने 4, 2018 को अपने स्नैपड्रैगन 855 और 8 सीएक्स की घोषणा टीएसएमसी की 7 एनएम (एन 7) प्रक्रिया का उपयोग करके बनाया गया है।[38] और इस प्रकार स्नैप्ड्रड्रैगन 855 की फीचर्स वाले पहले सामूहिक उत्पाद लेनोवो जेड5 प्रो जीटी के रूप में था, जिसकी घोषणा 18 दिसंबर, 2018 को की गई थी।[39]

29 मई, 2019 को मीडियाटेक ने टीएसएमसी 7 एनएम प्रक्रिया का उपयोग करके निर्मित अपने 5G SoC की घोषणा की थी।[40]

7 जुलाई, 2019 को एएमडी ने आधिकारिक तरह से टीएसएमसी 7 एनएम प्रक्रिया और जेन 2 माइक्रोआर्किटेक्चर पर आधारित केंद्रीय प्रसंस्करण इकाइयों की अपनी रीजेन 3000 श्रृंखला लॉन्च की थी।

6 अगस्त, 2019 को सैमसंग इलेक्ट्रॉनिक्स ने अपने एक्सिनोस 9825 SoC की घोषणा की थी, जो उनकी 7LPP प्रक्रिया का उपयोग करके निर्मित पहली चिप के रूप में है। एक्सिनोस 9825 एक्सट्रीम अल्ट्रावायलेट लिथोग्राफी की फीचर्स वाला पहला मास मार्केट चिप के रूप में है।[41]

6 सितंबर, 2019 को हुआवेई ने अपने हिसिलिकॉन किरिन 990 4G और 990 5G SoCs की घोषणा की थी, जिसे टीएसएमसी के N7 और N7+ प्रक्रियाओं का उपयोग करके बनाया गया है।[42]

10 सितंबर, 2019 को एप्प्ल ने टीएसएमसी की दूसरी पीढ़ी की N7P प्रक्रिया का उपयोग करके निर्मित आईफ़ोन 11 और आईफ़ोन 11 प्रो में उपयोग करते हुए बनाये गये एप्पल A13 चिप की घोषणा की थी।[43]

7 एनएम (N7 नोड्स के निर्माण 2020 की दूसरी तिमाही में टीएसएमसी के रेवेनुए का 36% था।[44]

17 अगस्त, 2020 को आईबीएम ने अपने पावर10 प्रोसेसर की घोषणा की थी।[43]

26 जुलाई, 2021 को इंटेल ने घोषणा की कि उनके एल्डर लेक (माइक्रोप्रोसेसर) को उनकी नई रीब्रांडेड इंटेल 7 प्रक्रिया का उपयोग करके निर्मित किया जाएगा और इस प्रकार जिसे पहले 10 एनएम एन्हांस्ड सुपरफिन के रूप में जाना जाता था।[21] ये प्रोसेसर 2021 की दूसरी छमाही में आयोजित किए जाएंगे। कंपनी ने पहले 7 एनएम की पुष्टि की थी और जिसे अब इंटेल 4 के रूप में जाना जाता है।[21] मेटोर लेक नामक माइक्रोप्रोसेसर फॅमिली को 2023 में आयोजित किया जाता है।[45][46]

7 एनएम पैटर्निंग कठिनाइयाँ

पिच स्प्लिटिंग की समस्या लगातार लिथो-ईच पैटर्निंग ओवरले त्रुटियों के साथ-साथ विभिन्न एक्सपोजर से सीडी त्रुटियों के अधीन है।
स्पेसर पैटर्निंग मुद्दे। स्पेसर पैटर्निंग में स्पेसर द्वारा सीधे पैटर्न की गई फीचर्स के लिए उत्कृष्ट सीडी नियंत्रण है, लेकिन स्पेसर्स के बीच के रिक्त स्थान को कोर और गैप आबादी में विभाजित किया जा सकता है।
लाइन कट पर ओवरले त्रुटि प्रभाव। कट होल एक्सपोजर पर एक ओवरले त्रुटि लाइन सिरों (शीर्ष) को विकृत कर सकती है या आसन्न रेखा (नीचे) पर उल्लंघन कर सकती है।
दो-बार ईयूवी पैटर्निंग मुद्दे। ईयूवी लिथोग्राफी में, फीचर्स की एक जोड़ी में एक ही समय में फोकस में दोनों सुविधाएं नहीं हो सकती हैं; एक का दूसरे से भिन्न आकार होगा, और दोनों फोकस के माध्यम से भिन्न -भिन्न बदलाव करेंगे।
7 एनएम ईयूवी स्टोकास्टिक विफलता संभावना। 7 एनएम फीचर्स के ~20 एनएम चौड़ाई तक पहुंचने की उम्मीद है। 30 एमजे/सेमी की सामान्यतः लागू खुराक के लिए ईयूवी स्टोकेस्टिक विफलता की संभावना बहुत अधिक है2</उप>।

7 एनएम फाउंड्री नोड से निम्नलिखित पैटर्निंग प्रौद्योगिकीय में से किसी एक के संयोजन का उपयोग होने की आशा की जाती है एकाधिक पैटर्निंग, स्व-अलाइन्ड पैटर्निंग और ईयूवीएल इन प्रौद्योगिकीय में से प्रत्येक महत्वपूर्ण आयाम (सीडी) नियंत्रण के साथ-साथ पैटर्न प्लेसमेंट में महत्वपूर्ण चुनौतियों का सामना करती है, जिसमें सभी निकटतम विशेषताओ के रूप में सम्मलित हैं।

पिच स्प्लिटिंग

पिच की स्प्लिटिंग में भिन्न -भिन्न तरह के मास्क होते हैं, जो बाद में लिथो-ईच प्रोसेसिंग के साथ एक दूसरे के निकट होते हैं और.जो विभिन्न एक्सपोजर के उपयोग के कारण दो एक्सपोजर और विभिन्न एक्सपोजर से उत्पन्न होने वाली सीडी के बीच ओवरले त्रुटि का खतरा अधिकांश रूप में होता है।

स्पेसर पैटर्निंग

स्पेसर पैटर्निंग में पूर्व-पैटर्न वाली फीचर्स पर एक परत के रूप में जमा करना होता है, फिर उन फीचर्स के साइडवॉल पर स्पेसर बनाने के लिए वापस एचिंग करना होता है, जिसे मुख्य फीचर्स के रूप में जाना जाता है और इस प्रकार मुख्य फीचर्स को हटाने के बाद अन्तर्निहित परत में ट्रेंच को परिभाषित करने के लिए स्पेसर्स को एचिंग मास्क के रूप में उपयोग किया जाता है। जबकि स्पेसर सीडी नियंत्रण सामान्यतः उत्कृष्ट रूप में होता है, ट्रेंच सीडी दो आबादी में से एक में गिर सकती है और यह एक मुख्य फीचर्स के रूप में होते है और इस प्रकार शेष अंतराल में स्थित होने की दो संभावनाएं होती हैं। इसे 'पिच वॉकिंग' के नाम से जाना जाता है।[47] सामान्यतः pitch = core CD + gap CD + 2 * स्पेसर सीडी के रूप में होती है, लेकिन यह core CD = gap CD की गारंटी नहीं देता है। गेट या सक्रिय क्षेत्र अलगाव जैसे, फिन एफईओएल फीचर्स के लिए ट्रेंच सीडी स्पेसर परिभाषित सीडी के रूप में महत्वपूर्ण नहीं है, इस स्थितियों में स्पेसर पैटर्निंग वास्तव में पसंदीदा पैटर्निंग दृष्टिकोण के रूप में है।

जब स्व-अलाइन्ड चौगुनी पैटर्निंग (एसएक्यूपी) का उपयोग किया जाता है, तब पहले स्पेसर की जगह दूसरे स्पेसर का उपयोग किया जाता है, जो पहले वाले को प्रतिस्थापित करता है। इस स्थितियों में, कोर सीडी को कोर सीडी 2 * 2 स्पेसर सीडी से बदल दिया जाता है और गैप सीडी को गैप सीडी 2 * 2 स्पेसर सीडी से बदल दिया जाता है। इस प्रकार, कुछ फीचर आयामों को दूसरे स्पेसर सीडी द्वारा सख्ती से परिभाषित किया जाता है, जबकि शेष फीचर आयामों को कोर सीडी कोर पिच और पहले और दूसरे स्पेसर सीडी द्वारा परिभाषित किया जाता है। कोर सीडी और कोर पिच को पारंपरिक लिथोग्राफी द्वारा परिभाषित किया जाता है, जबकि स्पेसर सीडी लिथोग्राफी से स्वतंत्र रूप में होते है। यह वास्तव में पिच विभाजन की तुलना में कम भिन्नता होने की उम्मीद होती है, जहां एक अतिरिक्त एक्सपोजर सीधे और ओवरले के माध्यम से अपनी स्वयं की सीडी को परिभाषित करता है।

स्पेसर परिभाषित लाइनों को भी काटने की आवश्यकता होती है। कट स्पॉट एक्सपोजर में बदल सकते हैं जिसके फलस्वरूप उनकी लाइन विकृत हो जाती है या नजदीकी लाइनों में घुस जाती है।

7 एनएम बीईओएल पैटर्निंग के लिए स्व-अलाइन्ड लिथो-ईच लिथो-ईच (सलेले) के रूप में लागू किया गया है।[48]

ईयूवी लिथोग्राफी

अत्यधिक पराबैंगनी लिथोग्राफी जिसे ईयूवी या ईयूवीएल के रूप में भी जाना जाता है पारंपरिक लिथोग्राफी शैली में 20 एनएम से नीचे की फीचर्स को हल करने में सक्षम है। चूँकि, इयूवी मास्क की 3D चिंतनशील प्रकृति के परिणामस्वरूप इमेजिंग में नई विसंगतियाँ के रूप में होती हैं। एक विशेष प्रकार की नुइसेंस प्रभाव है, जिसमें समान आकार की फीचर्स की एक जोड़ी समान रूप से केंद्रित नहीं होती हैं। एक फीचर्स अनिवार्य रूप से दूसरे की 'छाया' के रूप में होती है और इस प्रकार परिणामस्वरुप दो फीचर्स में सामान्यतः भिन्न -भिन्न सीडी होती हैं जो फोकस के माध्यम से बदलती हैं और ये फीचर्स में फोकस के माध्यम से स्थिति बदलती हैं।[49][50][51] यह प्रभाव वैसा ही हो सकता है जैसा पिच स्प्लिटिंग के समय हो सकता है। एक संबंधित विषय विभिन्न पिचों की फीचर्स के बीच सर्वश्रेष्ठ फोकस का अंतर है।[52]

EUV में एक बड़ी आबादी में सभी फीचर्स को मज़बूती से प्रिंट करने संबंधी समस्याएं भी होती है और इस प्रकार कुछ संपर्क पूरी तरह से गायब हो सकते हैं या लाइनें ब्रिज हो सकती हैं। इन्हें स्टोकेस्टिक प्रिंटिंग विफलताओं के रूप में जाना जाता है।[53][54] यह दोष स्तर लगभग 1K/mm2 के क्रम पर होता है।[55]

ईयूवी के लिए टिप-टू-टिप गैप को नियंत्रित करना कठिन होता है और इस प्रकार मुख्यतः रोशनी की कमी के कारण।[56] लाइनों को काटने के लिए एक भिन्न एक्सपोजर को प्राथमिकता दी जाती है।

एआरएफ लेजर वेवलेंथ (193 एनएम) के साथ मनमाने ढंग से पिच किए गए संपर्कों के लिए पर्याप्त फोकस विंडो के लिए 90 एनएम प्रक्रिया नोड के उत्पादन में फेज-शिफ्ट मास्क का उपयोग किया जाता है।[57][58] जबकि यह रिज़ॉल्यूशन एन्हांसमेंट ईयूवी के लिए उपलब्ध नहीं है।[59][60]

2021 स्पाइ के ईयूवी लिथोग्राफी कॉन्फ़्रेंस में टीएसएमसी के एक ग्राहक ने बताया कि ईयूवी कॉन्टैक्ट यील्ड की तुलना इमर्शन मल्टीपैटर्निंग निर्माण के रूप में की जा सकती है।[61]

पिछले नोड्स के साथ तुलना

इन चुनौतियों के कारण, 7 एनएम लाइन के पिछले सिरे (बीईओएल) में अभूतपूर्व पैटर्निंग की कठिनाई उत्पन्न करता है। इससे पूर्व उच्च मात्रा लंबे समय तक रहने वाले फाउंड्री नोड सैमसंग 10 एनएम, टीएसएमसी 16 एनएम)ने सख्त पिच धातु परतों के लिए पिच विभाजन का उपयोग किया जाता है।[62][63][64]

साइकिल समय: इमर्शन बनाम ईयूवी

प्रक्रिया इमर्शन (≥ 275 डब्ल्यूपीएच)[65] ईयूवी (1500 वेफर्स / दिन)[66]
एकल-पैटर्न वाली परत:
इमर्शन द्वारा 1 दिन में पूरा होता है 		6000 वेफर्स / दिन 1500 वेफर्स / दिन
डबल पैटर्न वाली परत:
इमर्शन द्वारा 2 दिन में पूरा होता है 		6000 वेफर्स / 2 दिन 3000 वेफर्स / 2 दिन
ट्रिपल पैटर्न वाली परत:
इमर्शन द्वारा 3 दिन में पूरा होता है 		6000 वेफर्स / 3 दिन 4500 वेफर्स / 3 दिन
क्वाड-पैटर्न वाली परत:
इमर्शन द्वारा 4 दिन में पूरा होता है 		6000 वेफर्स / 4 दिन 6000 वेफर्स / 4 दिन

इमर्शन उपकरणों की तीव्रता के कारण वर्तमान में अधिकतर परतों पर अभी भी मल्टीपैटर्निंग का उपयोग किया जाता है। इमर्शन क्वाड-पैटर्निंग की आवश्यकता वाली परतों पर ईयूवी द्वारा परत को पूरा करना तुलनीय है। दूसरी परतों पर मल्टीपॅटर्न के साथ परत को पूरा करने में इमर्शन अधिक उत्पादक रूप में होता है।

7 एनएम डिजाइन नियम प्रबंधन मात्रा में उत्पादन

टीएसएमसी द्वारा वर्तमान में अपनाई जा रही 7 एनएम धातु पैटर्निंग में सेल की ऊंचाई कम करने के लिए आवश्यकतानुसार एक भिन्न मास्क पर सेल के भीतर कट्स के साथ स्व-अलाइन्ड डबल पैटर्निंग (SADP) लाइनें सम्मलित हैं।[67] चूँकि , स्व-अलाइन्ड क्वाड पैटर्निंग (SAQP) का उपयोग फिन बनाने के लिए किया जाता है, जो प्रदर्शन का सबसे महत्वपूर्ण कारक है।[68] डिजाइन नियम की जांच भी मल्टी-पैटर्निंग से बचने की अनुमति देती है, और कटौती के लिए पर्याप्त मंजूरी प्रदान करती है कि केवल एक कट मास्क की आवश्यकता होती है।[68]


7 एनएम प्रोसेस नोड्स और प्रोसेस प्रसाद

4 भिन्न -भिन्न निर्माताओं (TSMC, Samsung, अर्धचालक मैन्युफैक्चरिंग इंटरनेशनल कॉर्पोरेशन, Intel) द्वारा प्रक्रिया नोड्स का नामकरण आंशिक रूप से विपणन-संचालित है और चिप पर किसी मापनीय दूरी से सीधे संबंधित नहीं है। – उदाहरण के लिए, टीएसएमसी का 7 एनएम नोड पहले कुछ प्रमुख आयामों में इंटेल के नियोजित प्रथम-पुनराइंस्टिंक्ट 10 एनएम नोड के समान था, इससे पहले कि इंटेल ने और पुनराइंस्टिंक्ट यों को आयोजित किया, 10एनएम एन्हांस्ड सुपरफिन में परिणत हुआ, जिसे बाद में विपणन कारणों से इंटेल 7 का नाम दिया गया।[69][70] चूंकि 7 एनएम पर ईयूवी कार्यान्वयन अभी भी सीमित है, मल्टीपैटर्निंग अभी भी लागत और उपज में एक महत्वपूर्ण भूमिका निभाता है; ईयूवी अतिरिक्त विचार जोड़ता है। अधिकांश महत्वपूर्ण परतों के लिए रिज़ॉल्यूशन अभी भी कई पैटर्निंग द्वारा निर्धारित किया जाता है। उदाहरण के लिए, सैमसंग के 7 एनएम के लिए, यहां तक ​​कि ईयूवी सिंगल-पैटर्न वाली 36 एनएम पिच लेयर्स के साथ भी, 44 एनएम पिच लेयर्स चौगुनी पैटर्न वाली होंगी।[71]

7 एनएम process nodes and process offerings
Samsung TSMC Intel SMIC
Process name 7LPP[72][73] 6LPP[74] N7[75] N7P[27] N7+[76] N6 इंटेल 7[21] N+1 (>7 एनएम ) N+2 (7 एनएम ) 7 एनएम EUV
Transistor density (MTr/mm2) 95.08–100.59[77][78] 112.79 91.2–96.5[79][80] 113.9[79] 114.2[25] 100.76–106.1[81][82] 60.41[83] 89[84] Un­known Un­known
SRAM bit-cell size 0.0262 μm2[85] Un­known 0.027 μm2[85] Un­known Un­known 0.0312 μm2 Un­known Un­known Un­known
Transistor gate pitch 54 एनएम Un­known 54 एनएम Un­known Un­known 54 एनएम Un­known Un­known Un­known
Transistor fin pitch 27 एनएम Un­known N/A Un­known Un­known 34 एनएम Un­known Un­known Un­known
Transistor fin height Un­known Un­known N/A Un­known Un­known 53 एनएम Un­known Un­known Un­known
Minimum (metal) pitch 46 एनएम Un­known 40 एनएम < 40 एनएम Un­known 40 एनएम [86] Un­known Un­known Un­known
EUV implementation 36 एनएम pitch metal;[71]
20% of total layer set 		Un­known None, used self-aligned quad patterning (SAQP) instead 4 layers 5 layers None. Relied on SAQP heavily None None Yes (after N+2)
EUV-limited wafer output 1500 wafers/day[66] Un­known N/A ~ 1000 wafers/day[87] Un­known N/A Un­known Un­known Un­known
Multipatterning
(≥ 2 masks on a layer) 		Fins
Gate
Vias (double-patterned)[88]
Metal 1 (triple-patterned)[88]
44 एनएम pitch metal (quad-patterned)[71] 		Un­known Fins
Gate
Contacts/vias (quad-patterned)[89]
Lowest 10 metal layers 		Same as N7, with reduction on 4 EUV layers Same as N7, with reduction on 5 EUV layers multipatterning with DUV multipatterning with DUV Un­known
Release status 2018 risk production
2019 production 		2020 production 2017 risk production
2018 production[1] 		2019 production 2018 risk production[1]
2019 production 		2020 risk production
2020 production 		2021 production[21] April 2021 risk production, mass production unknown Late 2021 risk production, quietly produced since July 2021[90] Postponed due to US embargo

GlobalFoundries की 7 एनएम 7LP (अग्रणी प्रदर्शन) प्रक्रिया ने घनत्व में 2x स्केलिंग के साथ 40% उच्च प्रदर्शन या 60%+ कम शक्ति की प्रस्तुत की होगी और इसकी 14 एनएम प्रक्रिया पर 30-45+% कम लागत प्रति डाई की प्रस्तुत कश की होगी। कॉन्टैक्टेड पॉली पिच (CPP) 56 एनएम और न्यूनतम मेटल पिच (एमएमपी) 40 एनएम होती, जिसे सेल्फ-अलाइन्ड डबल पैटर्निंग (एसएडीपी) के साथ तैयार किया जाता। एक 6T SRAM सेल का आकार 0.269 वर्ग माइक्रोन होता। GlobalFoundries ने अंततः 7LP+ नामक एक बेहतर प्रक्रिया में EUV लिथोग्राफी का उपयोग करने की योजना बनाई।[91] GlobalFoundries ने बाद में सभी 7 एनएम और प्रक्रिया विकास से परे बंद कर दिया।[92] इंटेल की नई इंटेल 7 प्रक्रिया, जिसे पहले 10 एनएम एन्हांस्ड सुपरफिन (10ESF) के रूप में जाना जाता था, इसके पिछले 10 एनएम नोड पर आधारित है। नोड में प्रति वाट प्रदर्शन में 10-15% की वृद्धि होगी। इस बीच, उनकी पुरानी 7 एनएम प्रक्रिया, जिसे अब इंटेल 4 कहा जाता है, के 2023 में आयोजित होने की उम्मीद है।[93] इंटेल 4 नोड के बारे में कुछ विवरण सार्वजनिक किए गए हैं, चूंकि इसकी ट्रांजिस्टर घनत्व प्रति वर्ग मिलीमीटर कम से कम 202 मिलियन ट्रांजिस्टर होने का अनुमान लगाया गया है।[21][94] 2020 तक, इंटेल अपने पोंटे वेक्चियो जीपीयू के उत्पादन को आउटसोर्स करने के स्थितियों में अपनी इंटेल 4 प्रक्रिया के साथ समस्याओं का सामना कर रहा है।[95][96]


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बाहरी संबंध

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10 nm 		MOSFET semiconductor device fabrication process Succeeded by
5 nm
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