परिपथ न्यून उपयोग
सर्किट अंडरयूटिलाइजेशन भी चिप अंडरयूटिलाइजेशन, प्रोग्रामेबल सर्किट अंडरयूटिलाइजेशन, गेट अंडरयूटिलाइजेशन, लॉजिक ब्लॉक अंडरयूटिलाइजेशन एक मानकीकृत बड़े पैमाने पर उत्पादित प्रोग्रामेबल लॉजिक डिवाइस चिप पर क्रिस्टलीय सिलिकॉन की भौतिक अपूर्ण उपयोगिता को संदर्भित करता है, जैसे कि गेट सरणी प्रकार एप्लिकेशन-विशिष्ट एकीकृत सर्किट, एक क्षेत्र में प्रोग्राम की जा सकने वाली द्वार श्रंखला ऐरे, या एक जटिल प्रोग्रामेबल लॉजिक डिवाइस ।
गेट सरणी
गेट ऐरे के उदाहरण में, जो 5,000 या 10,000 गेट्स के आकार में आ सकता है, एक डिज़ाइन जो 5,001 गेट्स का उपयोग करता है, उसे 10,000 गेट चिप का उपयोग करने की आवश्यकता होगी। इस अक्षमता के परिणामस्वरूप सिलिकॉन का कम उपयोग होता है।[1]
एफपीजीए
तर्क ब्लॉक में फील्ड-प्रोग्रामेबल गेट एरे के डिज़ाइन घटकों के कारण, साधारण डिज़ाइन जो एक एकल ब्लॉक को कम करते हैं, गेट के अंडरयूटिलाइज़ेशन से पीड़ित होते हैं, जैसा कि डिज़ाइन करते हैं जो कई ब्लॉकों पर ओवरफ़्लो करते हैं, जैसे कि डिज़ाइन जो विस्तृत गेट का उपयोग करते हैं।[2] इसके अतिरिक्त, बहुत सामान्य फील्ड-प्रोग्रामेबल गेट ऐरे #आर्किटेक्चर उच्च अक्षमता को उधार देता है; बहुसंकेतक ्स प्रोग्राम करने योग्य चयन के लिए सिलिकॉन रियल एस्टेट पर कब्जा कर लेते हैं, और फ्लिप-फ्लॉप (इलेक्ट्रॉनिक्स) की बहुतायत। फ्लिप-फ्लॉप (इलेक्ट्रॉनिक्स) को कम करने के लिए फ्लिप-फ्लॉप #Setup.2C होल्ड.2C रिकवरी.2C हटाने का समय, भले ही डिज़ाइन करता हो उनकी आवश्यकता नहीं है,[1]जिसके परिणामस्वरूप मानक सेल ASIC की तुलना में 40 गुना कम घनत्व होता है।
यह भी देखें
- सर्किट न्यूनीकरण
- परवाह न करने की स्थिति
संदर्भ
- ↑ 1.0 1.1 "Chip Design » The Death of the Structured ASIC by Bob Zeidman, president, Zeidman Technologies". chipdesignmag.com (in English). Retrieved 2018-10-07.
- ↑ Zilic, Zeljko; Lemieux, Guy; Loveless, Kelvin; Brown, Stephen; Vranesic, Zvonko (June 1995). CPLDs और FPGAs में हाई स्पीड-परफॉर्मेंस के लिए डिजाइनिंग. CiteSeerX 10.1.1.52.3689.
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