रजिस्टर-ट्रांसफर लेवल

Not to be confused with Register transfer language or Resistor–transistor logic.

इंटीग्रेटेड सर्किट डिज़ाइन#Digital_design में, रजिस्टर-ट्रांसफर लेवल (RTL) एक डिज़ाइन एब्स्ट्रैक्शन है जो हार्डवेयर रजिस्टर ों के बीच डिजिटल सिग्नल (डेटा) के प्रवाह और उन सिग्नल पर किए गए बूलियन तर्क के संदर्भ में एक तुल्यकालिक सर्किट डिजिटल सर्किट को मॉडल करता है।

रजिस्टर-ट्रांसफर-लेवल एब्स्ट्रैक्शन का उपयोग हार्डवेयर विवरण भाषा ओं (एचडीएल) जैसे Verilog और वीएचडीएल में एक सर्किट के उच्च-स्तरीय प्रतिनिधित्व बनाने के लिए किया जानकारी है, जिससे निचले स्तर के प्रतिनिधित्व और अंततः वास्तविक वायरिंग प्राप्त की जा सकती है। आरटीएल स्तर पर डिजाइन आधुनिक डिजिटल डिजाइन में विशिष्ट अभ्यास है। सॉफ्टवेयर कंपाइलर डिजाइन के विपरीत, जहां रजिस्टर-ट्रांसफर स्तर एक मध्यवर्ती प्रतिनिधित्व है और निम्नतम स्तर पर, आरटीएल स्तर सामान्य इनपुट है जिस पर सर्किट डिजाइनर काम करते हैं। वास्तव में, सर्किट संश्लेषण में, इनपुट रजिस्टर स्थानांतरण स्तर प्रतिनिधित्व और लक्ष्य नेटलिस्ट के बीच एक मध्यवर्ती भाषा का कभी-कभी उपयोग किया जाता है। नेटलिस्ट के विपरीत, सेल, फ़ंक्शन और मल्टी-बिट रजिस्टर जैसे निर्माण उपलब्ध हैं। उदाहरणों में FIRRTL और RTLIL शामिल हैं।

लेन-देन-स्तरीय मॉडलिंग इलेक्ट्रॉनिक डिजाइन स्वचालन का एक उच्च स्तर है।

आरटीएल विवरण

इनपुट के प्रत्येक बढ़ते किनारे पर आउटपुट टॉगल के साथ एक साधारण सर्किट का उदाहरण। इन्वर्टर इस सर्किट में कॉम्बिनेशन लॉजिक बनाता है, और रजिस्टर स्थिति रखता है।

एक सिंक्रोनस सर्किट में दो प्रकार के तत्व होते हैं: रजिस्टर (अनुक्रमिक तर्क ) और संयोजन तर्क । रजिस्टर (आमतौर पर फ्लिप-फ्लॉप (इलेक्ट्रॉनिक्स) # डी फ्लिप-फ्लॉप | डी फ्लिप-फ्लॉप के रूप में कार्यान्वित) सर्किट के संचालन को घड़ी सिग्नल के किनारों पर सिंक्रनाइज़ करते हैं, और सर्किट में एकमात्र तत्व होते हैं जिनमें मेमोरी गुण होते हैं। कॉम्बिनेशन लॉजिक सर्किट में सभी लॉजिकल फंक्शन करता है और इसमें आमतौर पर लॉजिक गेट होते हैं।

उदाहरण के लिए, एक बहुत ही सरल सिंक्रोनस सर्किट चित्र में दिखाया गया है। इन्वर्टर (लॉजिक गेट) एक रजिस्टर के आउटपुट, क्यू से रजिस्टर के इनपुट, डी से जुड़ा है, एक सर्किट बनाने के लिए जो घड़ी के प्रत्येक बढ़ते किनारे पर अपनी स्थिति बदलता है, clk। इस सर्किट में, कॉम्बिनेशन लॉजिक में इन्वर्टर होता है।

हार्डवेयर विवरण भाषा (एचडीएल) के साथ डिजिटल एकीकृत सर्किट डिजाइन करते समय, डिज़ाइन आमतौर पर ट्रांजिस्टर स्तर (लॉजिक परिवार) या लॉजिक गेट स्तर की तुलना में उच्च स्तर के अमूर्तता पर इंजीनियर होते हैं। एचडीएल में डिजाइनर रजिस्टरों की घोषणा करता है (जो मोटे तौर पर कंप्यूटर प्रोग्रामिंग भाषाओं में चर के अनुरूप होता है), और प्रोग्रामिंग भाषाओं से परिचित निर्माणों का उपयोग करके संयोजन तर्क का वर्णन करता है जैसे कि अगर-तब-और और अंकगणितीय संचालन। इस स्तर को रजिस्टर-ट्रांसफर स्तर कहा जाता है। यह शब्द इस तथ्य को संदर्भित करता है कि आरटीएल रजिस्टरों के बीच संकेतों के प्रवाह का वर्णन करने पर केंद्रित है।

एक उदाहरण के रूप में, ऊपर वर्णित सर्किट को वीएचडीएल में निम्नानुसार वर्णित किया जा सकता है:

<वाक्यविन्यास हाइलाइट लैंग = वीएचडीएल> डी <= क्यू नहीं;

प्रक्रिया (सीएलके) शुरू करना

   अगर राइजिंग_एज (clk) तो
       क्यू <= डी;
   अगर अंत;

प्रक्रिया समाप्त; </वाक्यविन्यास हाइलाइट>

संश्लेषण के लिए इलेक्ट्रॉनिक डिज़ाइन ऑटोमेशन टूल का उपयोग करते हुए, इस विवरण को आमतौर पर किसी एप्लिकेशन-विशिष्ट एकीकृत सर्किट या FPGA के लिए समकक्ष हार्डवेयर कार्यान्वयन फ़ाइल में सीधे अनुवादित किया जा सकता है। तर्क संश्लेषण टूल तर्क अनुकूलन भी करता है।

रजिस्टर-ट्रांसफर स्तर पर, कुछ प्रकार के सर्किटों को पहचाना जा सकता है। यदि किसी रजिस्टर के आउटपुट से उसके इनपुट तक (या रजिस्टरों के आउटपुट से उसके इनपुट तक) तर्क का एक चक्रीय पथ है, तो सर्किट को एक परिमित-राज्य मशीन कहा जाता है या इसे अनुक्रमिक तर्क कहा जा सकता है। यदि बिना चक्र के एक रजिस्टर से दूसरे रजिस्टर में लॉजिक पथ हैं, तो इसे पाइपलाइन (कंप्यूटिंग) कहा जाता है।

सर्किट डिजाइन चक्र में आरटीएल

RTL का उपयोग एकीकृत सर्किट डिजाइन चक्र के डिजिटल तर्क चरण में किया जाता है।

एक आरटीएल विवरण आमतौर पर एक तर्क संश्लेषण सॉफ्टवेयर उपकरण द्वारा सर्किट के नेटलिस्ट | गेट-स्तरीय विवरण में परिवर्तित किया जाता है। भौतिक एकीकृत सर्किट बनाने के लिए संश्लेषण परिणामों का उपयोग प्लेसमेंट (ईडीए) और रूटिंग (ईडीए) टूल द्वारा किया जाता है।

तर्क अनुकरण उपकरण इसकी शुद्धता को सत्यापित करने के लिए डिज़ाइन के RTL विवरण का उपयोग कर सकते हैं।

आरटीएल के लिए शक्ति आकलन तकनीक

सर्किट स्तर के लिए सबसे सटीक बिजली विश्लेषण उपकरण उपलब्ध हैं, लेकिन दुर्भाग्य से, स्विच के साथ भी- डिवाइस-स्तरीय मॉडलिंग के बजाय, सर्किट स्तर पर उपकरण में नुकसान होता है जैसे कि वे या तो बहुत धीमे होते हैं या बहुत अधिक मेमोरी की आवश्यकता होती है जिससे बड़ी चिप हैंडलिंग में बाधा आती है। इनमें से अधिकांश SPICE जैसे सिमुलेटर हैं और डिजाइनरों द्वारा कई वर्षों से प्रदर्शन विश्लेषण उपकरण के रूप में उपयोग किए जाते हैं। इन नुकसानों के कारण, गेट-स्तरीय बिजली आकलन उपकरण कुछ स्वीकृति प्राप्त करने लगे हैं, जहां तेजी से, संभाव्य तकनीकों ने पैर जमाना शुरू कर दिया है। लेकिन इसका व्यापार बंद भी है क्योंकि सटीकता की लागत पर गति प्राप्त की जाती है, खासकर सहसंबद्ध संकेतों की उपस्थिति में। वर्षों से यह महसूस किया गया है कि कम बिजली डिजाइन में सबसे बड़ी जीत सर्किट- और गेट-स्तरीय अनुकूलन से नहीं आ सकती है, जबकि आर्किटेक्चर, सिस्टम और एल्गोरिथम अनुकूलन बिजली की खपत पर सबसे बड़ा प्रभाव डालते हैं। इसलिए, उपकरण डेवलपर्स के झुकाव में बिजली के लिए उच्च-स्तरीय विश्लेषण और अनुकूलन उपकरण की ओर एक बदलाव आया है।

प्रेरणा

यह सर्वविदित है कि अधिक महत्वपूर्ण बिजली कटौती संभव है यदि एब्स्ट्रैक्शन के स्तर पर अनुकूलन किए जाते हैं, जैसे कि आर्किटेक्चरल और एल्गोरिथम स्तर, जो सर्किट या गेट स्तर से अधिक हैं यह डेवलपर्स को नए वास्तुशिल्प स्तर के बिजली विश्लेषण उपकरणों के विकास पर ध्यान केंद्रित करने के लिए आवश्यक प्रेरणा प्रदान करता है। इसका मतलब यह नहीं है कि निचले स्तर के उपकरण महत्वहीन हैं। इसके बजाय, उपकरणों की प्रत्येक परत एक आधार प्रदान करती है जिस पर अगले स्तर का निर्माण किया जा सकता है। निचले स्तर पर अनुमान तकनीकों के सार का उपयोग उच्च स्तर पर मामूली संशोधनों के साथ किया जा सकता है।

आरटीएल या वास्तु स्तर पर शक्ति आकलन करने के लाभ

• डिज़ाइनर ऑप्टिमाइज़ेशन और ट्रेड-ऑफ़ को डिज़ाइन प्रवाह में बहुत जल्दी करने के लिए डिज़ाइन के रजिस्टर-ट्रांसफर लेवल (RTL) विवरण का उपयोग करते हैं।
• आरटीएल विवरण में कार्यात्मक ब्लॉकों की उपस्थिति बड़े चिप्स के लिए भी वास्तुशिल्प डिजाइन की जटिलता को और अधिक प्रबंधनीय बनाती है क्योंकि आरटीएल में गेट- या सर्किट-स्तरीय विवरणों की तुलना में पर्याप्त रूप से बड़ी ग्रैन्युलैरिटी होती है।

गेट समकक्ष

यह गेट समकक्ष ों की अवधारणा पर आधारित एक तकनीक है। चिप आर्किटेक्चर की जटिलता को लगभग गेट समकक्षों के संदर्भ में वर्णित किया जा सकता है जहां गेट समकक्ष गणना विशेष फ़ंक्शन को लागू करने के लिए आवश्यक संदर्भ द्वारों की औसत संख्या निर्दिष्ट करती है। किसी विशेष फ़ंक्शन के लिए आवश्यक कुल शक्ति का अनुमान गेट समकक्षों की अनुमानित संख्या को प्रति गेट औसत बिजली की खपत से गुणा करके लगाया जाता है। रेफरेंस गेट कोई भी गेट हो सकता है उदा। 2-इनपुट नंद गेट।

गेट समतुल्य तकनीक के उदाहरण

• क्लास-इंडिपेंडेंट पावर मॉडलिंग: यह एक ऐसी तकनीक है जो गेट समकक्षों के संदर्भ में डिजाइन की जटिलता के बारे में जानकारी के आधार पर चिप क्षेत्र, गति और बिजली अपव्यय का अनुमान लगाने की कोशिश करती है। कार्यक्षमता को विभिन्न ब्लॉकों में विभाजित किया गया है लेकिन ब्लॉक की कार्यक्षमता के बारे में कोई भेद नहीं किया गया है यानी यह मूल रूप से वर्ग स्वतंत्र है। यह चिप अनुमान प्रणाली (सीईएस) द्वारा उपयोग की जाने वाली तकनीक है।

कदम:

1. काउंटर, डिकोडर, मल्टीप्लायर, मेमोरी आदि जैसे कार्यात्मक ब्लॉक की पहचान करें।
2. गेट समकक्षों के संदर्भ में एक जटिलता निर्दिष्ट करें। प्रत्येक इकाई प्रकार के लिए जीई की संख्या या तो सीधे उपयोगकर्ता से इनपुट के रूप में ली जाती है या पुस्तकालय से फीड की जाती है।

$\displaystyle P=\sum _{i\in {\text{fns}}}{\textit {GE}}_{i}(E_{\text{typ}}+C_{L}^{i}V_{\text{dd}}^{2})fA_{\text{int}}^{i}$

कहां ई_typ सक्रिय होने पर, गेट समकक्ष द्वारा अनुमानित औसत विलुप्त ऊर्जा है। गतिविधि कारक, ए_int, प्रति घड़ी चक्र स्विच करने वाले फाटकों के औसत प्रतिशत को दर्शाता है और इसे फ़ंक्शन से फ़ंक्शन में भिन्न होने की अनुमति है। कैपेसिटिव लोड, सी_L, फैन-आउट लोडिंग के साथ-साथ वायरिंग का एक संयोजन है। तारों की धारिता की गणना के लिए औसत तार की लंबाई का अनुमान लगाया जा सकता है। यह उपयोगकर्ता द्वारा प्रदान किया जाता है और किराए के नियम के व्युत्पन्न का उपयोग करके क्रॉस-चेक किया जाता है।

धारणाएं:

1. विभिन्न सर्किट शैलियों, घड़ी की रणनीतियों, या लेआउट तकनीकों को ध्यान में नहीं रखते हुए सभी बिजली अनुमानों के आधार के रूप में एक एकल संदर्भ गेट लिया जाता है।
2. गतिविधि कारकों द्वारा निरूपित प्रति घड़ी चक्र में गेट स्विचिंग का प्रतिशत इनपुट पैटर्न की परवाह किए बिना निश्चित माना जाता है।
3. विशिष्ट गेट स्विचिंग ऊर्जा इनपुट डेटा के पूरी तरह से यादृच्छिक वर्दी सफेद शोर (यूडब्ल्यूएन) वितरण द्वारा विशेषता है। इसका तात्पर्य यह है कि सर्किट के निष्क्रिय होने या अधिकतम भार पर ध्यान दिए बिना बिजली का अनुमान समान है क्योंकि यह UWN मॉडल इस बात की अनदेखी करता है कि विभिन्न इनपुट वितरण गेट और मॉड्यूल की बिजली की खपत को कैसे प्रभावित करते हैं।

• क्लास-डिपेंडेंट पावर मॉडलिंग: यह दृष्टिकोण पिछले दृष्टिकोण की तुलना में थोड़ा बेहतर है क्योंकि यह विभिन्न प्रकार के कार्यात्मक ब्लॉकों के लिए अनुकूलित अनुमान तकनीकों को ध्यान में रखता है और इस प्रकार मॉडलिंग सटीकता को बढ़ाने की कोशिश करता है जो पिछली तकनीक में ऐसा नहीं था जैसे कि तर्क, स्मृति, इंटरकनेक्ट, और घड़ी इसलिए नाम। शक्ति का आकलन स्वतंत्र मामले के समान ही किया जाता है। बुनियादी स्विचिंग ऊर्जा तीन-इनपुट और गेट पर आधारित होती है और इसकी गणना प्रौद्योगिकी मापदंडों जैसे की जाती है। उपयोगकर्ता द्वारा प्रदान की गई गेट की चौड़ाई, टोक्स और धातु की चौड़ाई।

$P_{\text{bitlines}}={\dfrac {N_{\text{col}}}{2}}\cdot (L_{\text{col}}C_{\text{wire}}+N_{\text{row}}C_{\text{cell}})V_{\text{dd}}V_{\text{swing}}$

कहां सी_wire प्रति यूनिट लंबाई और C . की बिट लाइन वायरिंग कैपेसिटेंस को दर्शाता है_cell बिट लाइन से लटके एकल सेल के कारण लोडिंग को दर्शाता है। क्लॉक कैपेसिटेंस एच-पेड़ डिस्ट्रीब्यूशन नेटवर्क की धारणा पर आधारित है। गतिविधि को UWN मॉडल का उपयोग करके तैयार किया जाता है। जैसा कि समीकरण से देखा जा सकता है कि प्रत्येक घटक की बिजली खपत कॉलम की संख्या से संबंधित है (एन_col) और पंक्तियाँ (N_row) स्मृति सरणी में।

नुकसान:

1. सर्किट गतिविधियों को सटीक रूप से मॉडल नहीं किया जाता है क्योंकि संपूर्ण चिप के लिए एक समग्र गतिविधि कारक माना जाता है जो उपयोगकर्ता द्वारा प्रदान किए गए भरोसेमंद भी नहीं है। तथ्य की बात के रूप में गतिविधि कारक पूरे चिप में अलग-अलग होंगे इसलिए यह बहुत सटीक नहीं है और त्रुटि की संभावना है। यह समस्या की ओर ले जाता है कि भले ही मॉडल चिप द्वारा कुल बिजली खपत के लिए सही अनुमान देता है, मॉड्यूल के अनुसार बिजली वितरण काफी गलत है।
2. चयनित गतिविधि कारक सही कुल शक्ति देता है, लेकिन तर्क, घड़ी, स्मृति, आदि में शक्ति का टूटना कम सटीक होता है। इसलिए यह टूल सीईएस की तुलना में बहुत अलग या बेहतर नहीं है।

पूर्व विशेषता वाले सेल पुस्तकालय

यह तकनीक लॉजिक, मेमोरी और इंटरकनेक्ट के लिए अलग-अलग पावर मॉडल होने के कारण विभिन्न कार्यात्मक ब्लॉकों के पावर अनुमान को अनुकूलित करती है, जो कि मल्टीप्लायर, एडर्स इत्यादि जैसे कार्यात्मक ब्लॉकों की पूरी लाइब्रेरी को व्यक्तिगत रूप से चिह्नित करने के लिए ऊर्जा घटक सन्निकटन (पीएफए) विधि का सुझाव देती है। "तर्क" ब्लॉकों के लिए एकल गेट-समतुल्य मॉडल का।
संपूर्ण चिप पर शक्ति अभिव्यक्ति द्वारा अनुमानित है:

$\displaystyle P=\sum _{i\in {\text{all blocks}}}K_{i}G_{i}f_{i}$

जहां के_i पीएफए ​​आनुपातिकता स्थिरांक है जो i . की विशेषता है_th कार्यात्मक तत्व $G_{i}$ हार्डवेयर जटिलता का माप है, और $f_{i}$ सक्रियण आवृत्ति को दर्शाता है।

उदाहरण

जी_i गुणक की हार्डवेयर जटिलता को निरूपित करना इनपुट शब्द लंबाई के वर्ग से संबंधित है अर्थात N² जहां N शब्द की लंबाई है। सक्रियण आवृत्ति वह दर है जिस पर द्वारा निरूपित एल्गोरिथम द्वारा गुणा किया जाता है $f_{mult}$ और पीएफए ​​स्थिरांक, $K_{mult}$, पिछले गुणक डिजाइनों से आनुभविक रूप से निकाला जाता है और 5V पर 1.2 माइक्रोन तकनीक के लिए लगभग 15 fW/bit2-Hz दिखाया जाता है। उपरोक्त मान्यताओं के आधार पर गुणक के लिए परिणामी शक्ति मॉडल है:

$\displaystyle P_{\text{mult}}=K_{\text{mult}}N^{2}f_{\text{mult}}$

लाभ:

• उस ब्लॉक के लिए उपयुक्त जो भी जटिलता पैरामीटर हैं, उनके संदर्भ में अनुकूलन संभव है। उदा. गुणक के लिए शब्द की लंबाई का वर्ग उपयुक्त था। मेमोरी के लिए, बिट्स में स्टोरेज क्षमता का उपयोग किया जाता है और I/O ड्राइवरों के लिए अकेले शब्द की लंबाई पर्याप्त होती है।

कमज़ोरी:

• इसमें निहित धारणा है कि इनपुट गुणक गतिविधि को प्रभावित नहीं करते हैं जो इस तथ्य के विपरीत है कि पीएफए ​​स्थिरांक $K_{mult}$ मल्टीप्ली ऑपरेशन से जुड़ी आंतरिक आंतरिक गतिविधि को पकड़ने का इरादा है क्योंकि इसे स्थिर माना जाता है।

16x16 गुणक के लिए अनुमान त्रुटि (स्विच-लेवल सिमुलेशन के सापेक्ष) का प्रयोग किया जाता है और यह देखा गया है कि जब इनपुट की गतिशील रेंज गुणक की शब्द लंबाई पर पूरी तरह से कब्जा नहीं करती है, तो UWN मॉडल बेहद गलत हो जाता है। दी, अच्छे डिजाइनर शब्द की लंबाई के उपयोग को अधिकतम करने का प्रयास करते हैं। फिर भी, 50-100% की सीमा में त्रुटियां असामान्य नहीं हैं। यह आंकड़ा स्पष्ट रूप से UWN मॉडल में एक दोष का सुझाव देता है।

यह भी देखें

• डेटा पथ
• इलेक्ट्रॉनिक डिजाइन स्वचालन (ईडीए)
• इलेक्ट्रॉनिक सिस्टम-स्तर
• डेटापथ के साथ परिमित-राज्य मशीन
• एकीकृत सर्किट डिजाइन
• तुल्यकालिक सर्किट
• एल्गोरिथम राज्य मशीन

शक्ति का अनुमान

• गेट समकक्ष
• पावर ऑप्टिमाइजेशन (ईडीए)
• गाऊसी शोर

संदर्भ

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