तार्किक संकलन

कंप्यूटर इंजीनियरिंग में, तर्क संमिश्रण एक ऐसी प्रक्रिया है जिसके द्वारा वांछित परिपथ (इलेक्ट्रॉनिक्स) व्यवहार का एक तत्त्व विनिर्देश,आमतौर पर रजिस्टर स्थानान्तरण लेवल (RTL) पर, तर्क द्वार के संदर्भ में एक नमूना कार्यान्वयन में बदल दिया जाता है । जिसे आमतौर पर एक कंप्यूटर प्रोग्राम द्वारा कहा जाता है। संश्लेषण उपकरण। इस प्रक्रिया के सामान्य उदाहरणों में वीएचडीएल और Verilog सहित हार्डवेयर विवरण भाषा ओं में निर्दिष्ट नमूनाों का संश्लेषण शामिल है।कुछ संश्लेषण उपकरण प्रोग्रामयोग्य तर्क उपकरणों के लिए बिटस्ट्रीम उत्पन्न करते हैं जैसे प्रोग्रामयोग्य सरणी तर्क्स या क्षेत्र में प्रोग्राम की जा सकने वाली द्वार श्रंखला , जबकि अन्य ASIC s के निर्माण को लक्षित करते हैं। तर्क संश्लेषण इलेक्ट्रॉनिक डिजाइन स्वचालन का एक पहलू है।

तर्क संश्लेषण का इतिहास

तर्क संश्लेषण की जड़ें जॉर्ज बूले (1815 से 1864) द्वारा तर्क के उपचार के लिए खोजी जा सकती हैं, जिसे अब [[ बूलियन बीजगणित (तर्क) ]] कहा जाता है। 1938 में, क्लाउड एलवुड शैनन ने दिखाया कि दो-मूल्यवान बूलियन बीजगणित स्विचिंग परिपथ के संचालन का वर्णन कर सकते हैं। शुरुआती दिनों में, तर्क डिजाइन में कर्णघ मानचित्रों के रूप में सत्य तालिका प्रस्तुतियों में हेरफेर करना शामिल था। कर्णघ नक्शा -आधारित तर्क को कम करने के नियमों के एक सेट द्वारा निर्देशित किया जाता है कि नक्शे में प्रविष्टियों को कैसे जोड़ा जा सकता है। एक मानव डिजाइनर आमतौर पर केवल कर्णघ मानचित्रों के साथ काम कर सकता है जिसमें चार से छह चर होते हैं।

तर्क न्यूनीकरण के स्वचालन की दिशा में पहला कदम क्विन-मैकक्लुस्की एल्गोरिथम की शुरूआत थी जिसे कंप्यूटर पर लागू किया जा सकता था। इस सटीक न्यूनीकरण तकनीक ने प्राइम इंप्लिकेंट्स और न्यूनतम लागत कवर की धारणा प्रस्तुत की जो दो-स्तरीय न्यूनीकरण की आधारशिला बन जाएगी। आजकल, अधिक कुशल एस्प्रेसो हेयुरिस्टिक तर्क मिनिमाइज़र इस ऑपरेशन के लिए मानक उपकरण बन गया है। प्रारंभिक शोध का एक अन्य क्षेत्र राज्य के न्यूनतमकरण और परिमित-राज्य मशीनों (एफएसएम) के एन्कोडिंग में था, एक ऐसा कार्य जो डिजाइनरों के लिए अभिशाप था। तर्क संश्लेषण के लिए आवेदन मुख्य रूप से डिजिटल कंप्यूटर डिजाइन में होते हैं। इसलिए, आईबीएम और बेल लैब्स ने तर्क संश्लेषण के प्रारंभिक स्वचालन में एक महत्वपूर्ण भूमिका निभाई। असतत तर्क घटकों से प्रोग्राम करने योग्य तर्क सरणियों (पीएलए) के विकास ने कुशल दो-स्तरीय न्यूनतमकरण की आवश्यकता को तेज कर दिया, क्योंकि दो-स्तरीय प्रतिनिधित्व में शर्तों को कम करने से पीएलए में क्षेत्र कम हो जाता है।

हालांकि, बहुत बड़े पैमाने पर एकीकरण (वीएलएसआई) डिजाइन में दो-स्तरीय तर्क परिपथ सीमित महत्व के हैं; अधिकांश नमूना तर्क के कई स्तरों का उपयोग करते हैं। वास्तव में, आरटीएल या व्यवहार विवरण में लगभग कोई भी परिपथ प्रतिनिधित्व एक बहु-स्तरीय प्रतिनिधित्व है। एक प्रारंभिक प्रणाली जिसका उपयोग बहुस्तरीय परिपथों को डिजाइन करने के लिए किया गया था, वह आईबीएम से एलएसएस था। इसने तर्क को सरल बनाने के लिए स्थानीय परिवर्तनों का उपयोग किया। एलएसएस और यॉर्कटाउन सिलिकॉन कंपाइलर पर काम ने 1980 के दशक में तर्क संश्लेषण में तेजी से अनुसंधान प्रगति को प्रेरित किया। कई विश्वविद्यालयों ने अपने शोध को जनता के लिए उपलब्ध कराने में योगदान दिया, विशेष रूप से कैलिफोर्निया विश्वविद्यालय, बर्कले से एसआईएस, कैलिफोर्निया विश्वविद्यालय, लॉस एंजिल्स से आरएएसपी और कोलोराडो विश्वविद्यालय, बोल्डर से बोल्ड। एक दशक के भीतर, प्रौद्योगिकी इलेक्ट्रॉनिक डिजाइन ऑटोमेशन कंपनियों द्वारा पेश किए गए वाणिज्यिक तर्क संश्लेषण उत्पादों में चली गई।

तर्क तत्व

तर्क नमूना मानक नमूना चक्र में एक चरण है जिसमें विद्युत परिपथ के कार्यात्मक नमूना को प्रतिनिधित्व में परिवर्तित किया जाता है जो बूलियन बीजगणित (तर्क), अंकगणितीय संचालन, नियंत्रण प्रवाह इत्यादि को कैप्चर करता है। इस चरण का एक सामान्य आउटपुट आरटीएल विवरण है। तर्क डिजाइन आमतौर पर परिपथ नमूना चरण के बाद होता है। आधुनिक इलेक्ट्रॉनिक डिजाइन में तर्कल डिजाइन के ऑटोमेशन भागों को परिपथ के व्यवहार विवरण के आधार पर उच्च स्तरीय संश्लेषण उपकरणों का उपयोग करके स्वचालित किया जा सकता है।

बूलियन संचालन के विभिन्न अभ्यावेदन

तर्क ऑपरेशंस में आमतौर पर बूलियन AND, OR, XOR और NAND ऑपरेशंस शामिल होते हैं, और इलेक्ट्रॉनिक परिपथ में ऑपरेशंस के सबसे बुनियादी रूप होते हैं। अंकगणितीय संचालन आमतौर पर तर्क ऑपरेटरों के उपयोग के साथ कार्यान्वित किए जाते हैं।

उच्च स्तरीय संश्लेषण या व्यवहार संश्लेषण

Main article: High-level synthesis

डिजाइनर उत्पादकता बढ़ाने के लक्ष्य के साथ, व्यवहार स्तर पर निर्दिष्ट परिपथ के संश्लेषण पर अनुसंधान प्रयासों ने 2004 में व्यावसायिक समाधानों का उदय किया है,जिनका उपयोग जटिल ASIC और FPGA नमूना के लिए किया जाता है। ये उपकरण स्वचालित रूप से उच्च स्तरीय भाषाओं, जैसे एएनएसआई सी/सी++ या सिस्टमसी का उपयोग करके निर्दिष्ट परिपथ को एक रजिस्टर स्थानान्तरण लेवल (आरटीएल) विनिर्देश में संश्लेषित करते हैं, जिसे गेट-स्तरीय तर्क संश्लेषण प्रवाह में इनपुट के रूप में उपयोग किया जा सकता है।उच्च-स्तरीय संश्लेषण का उपयोग करना, जिसे ईएसएल संश्लेषण के रूप में भी जाना जाता है, घड़ी चक्रों और संरचनात्मक घटकों जैसे फ्लोटिंग-पॉइंट एएलयू में काम का आवंटन, एक अनुकूलन प्रक्रिया का उपयोग करके संकलक द्वारा किया जाता है, जबकि आरटीएल तर्क संश्लेषण के साथ (व्यवहार से भी) वेरिलोग या वीएचडीएल, जहां निष्पादन का एक धागा एक घड़ी चक्र के भीतर एक चर को कई बार पढ़ता और लिखता है) वे आवंटन निर्णय पहले ही किए जा चुके हैं।

बहु-स्तरीय तर्क न्यूनीकरण

See also: Logic optimization and Circuit minimization

तर्क फ़ंक्शन के विशिष्ट व्यावहारिक कार्यान्वयन तर्क तत्वों के बहु-स्तरीय नेटवर्क का उपयोग करते हैं। एक डिजाइन के आरटीएल विवरण से शुरू होकर, संश्लेषण उपकरण एक संबंधित बहुस्तरीय बूलियन नेटवर्क का निर्माण करता है।

इसके बाद, इस नेटवर्क को प्रौद्योगिकी-निर्भर अनुकूलन करने से पहले कई प्रौद्योगिकी-स्वतंत्र तकनीकों का उपयोग करके अनुकूलित किया जाता है। प्रौद्योगिकी-स्वतंत्र ऑप्टिमाइज़ेशन के दौरान विशिष्ट लागत फ़ंक्शन कुल प्रोपोज़िशनल फॉर्मूला # लिटरल। 2 सी टर्म और तर्क फ़ंक्शन के फ़ैक्टर प्रतिनिधित्व की वैकल्पिक गणना (जो परिपथ क्षेत्र के साथ काफी अच्छी तरह से संबंधित है)।

अंत में, प्रौद्योगिकी-निर्भर अनुकूलन प्रौद्योगिकी-स्वतंत्र परिपथ को किसी दिए गए प्रौद्योगिकी में गेट्स के नेटवर्क में बदल देता है। सरल लागत अनुमानों को प्रौद्योगिकी मानचित्रण के दौरान और बाद में अधिक ठोस, कार्यान्वयन-संचालित अनुमानों द्वारा प्रतिस्थापित किया जाता है। मानचित्रण प्रौद्योगिकी पुस्तकालय में उपलब्ध गेट्स (तर्क फ़ंक्शंस), प्रत्येक गेट के लिए ड्राइव आकार, और देरी, विद्युत शक्ति और प्रत्येक गेट की क्षेत्र विशेषताओं जैसे कारकों से विवश है।

यह भी देखें

• सिलिकॉन संकलक
• द्विआधारी निर्णय आरेख
• कार्यात्मक सत्यापन
• बूलियन डिफरेंशियल कैलकुलस

संदर्भ

• Electronic Design Automation For Integrated Circuits Handbook, by Lavagno, Martin, and Scheffer, ISBN 0-8493-3096-3 A survey of the field of Electronic design automation. The above summary was derived, with permission, from Volume 2, Chapter 2, Logic Synthesis by Sunil Khatri and Narendra Shenoy.

अग्रिम पठन

• Burgun, Luc; Greiner, Alain; Prado Lopes Eudes (October 1994). "A Consistent Approach in Logic Synthesis for FPGA Architectures". Proceedings of the International Conference on ASIC (ASICON). Pekin: 104–107.
• Jiang, Jie-Hong "Roland"; Devadas, Srinivas (2009). "Chapter 6: Logic synthesis in a nutshell". In Wang, Laung-Terng; Chang, Yao-Wen; Cheng, Kwang-Ting (eds.). Electronic design automation: synthesis, verification, and test. Morgan Kaufmann. ISBN 978-0-12-374364-0.
• Hachtel, Gary D.; Somenzi, Fabio (2006) [1996]. Logic Synthesis and Verification Algorithms. Springer Science & Business Media. ISBN 0-7923-9746-0.
• Hassoun, Soha; Sasao, Tsutomu, eds. (2002). Logic synthesis and verification. Kluwer. ISBN 978-0-7923-7606-4.
• Perkowski, Marek A.; Grygiel, Stanislaw (1995-11-20). "6. Historical Overview of the Research on Decomposition". A Survey of Literature on Function Decomposition (PDF). Version IV. Functional Decomposition Group, Department of Electrical Engineering, Portland University, Portland, Oregon, USA. CiteSeerX 10.1.1.64.1129. Archived (PDF) from the original on 2021-03-28. Retrieved 2021-03-28. (188 pages)
• Stanković, Radomir S.; Sasao, Tsutomu; Astola, Jaakko T. (August 2001). "Publications in the First Twenty Years of Switching Theory and Logic Design" (PDF). Tampere International Center for Signal Processing (TICSP) Series. Tampere University of Technology / TTKK, Monistamo, Finland. ISSN 1456-2774. S2CID 62319288. #14. Archived (PDF) from the original on 2017-08-09. Retrieved 2021-03-28. (4+60 pages)

बाहरी संबंध

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