2 एनएम प्रक्रिया

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Semiconductor
device
fabrication
4-fach-NAND-C10.JPG
MOSFET scaling
(process nodes)
Future

अर्धचालक निर्माण में, 2 एनएम प्रक्रिया अगला एमओएसएफईटी (मेटल-ऑक्साइड-अर्धचालक फील्ड-इफेक्ट ट्रांजिस्टर) है जो 3 एनएम प्रक्रिया नोड के बाद सिकुड़ जाता है। मई 2022 तक, टीएसएमसी ने 2024 के अंत में 2 एनएम उत्पादन और 2025 में बड़े पैमाने पर उत्पादन प्रारंभ करने की योजना बनाई है;[1][2] इंटेल ने 2024[3] और दक्षिण कोरियाई चिपमेकर सैमसंग में 2025 में उत्पादन का अनुमान लगाया है।[4]

शब्द 2 नैनोमीटर या वैकल्पिक रूप से 20 एंग्स्ट्रॉम (इंटेल द्वारा प्रयुक्त शब्द) का ट्रांजिस्टर के किसी भी वास्तविक भौतिक विशेषता (जैसे गेट की लंबाई, धातु की पिच या गेट पिच) से कोई संबंध नहीं है। इंस्टीट्यूट ऑफ़ इलेक्ट्रिकल एंड इलेक्ट्रॉनिक्स इंजीनियर्स (आईईईई) द्वारा प्रकाशित उपकरणों और प्रणालियों के लिए अंतर्राष्ट्रीय रोडमैप के 2021 अपडेट में निहित अनुमानों के अनुसार, 2.1 एनएम नोड रेंज लेबल में 45 नैनोमीटर की संपर्क गेट पिच और 20 नैनोमीटर की धातु की पिच सबसे सख्त धातु पिच होने की अपेक्षा है।[5]

Process Gate pitch Metal pitch Year
5 nm 51 nm 30 nm 2020
3 nm 48 nm 24 nm 2022
2 nm 45 nm 20 nm 2024?

इस प्रकार, अर्धचालक उद्योग द्वारा ट्रांजिस्टर घनत्व (लघुकरण की उच्च डिग्री), बढ़ी हुई गति, और कम बिजली की खपत के मामले में चिप्स की नई, बेहतर पीढ़ी को संदर्भित करने के लिए मुख्य रूप से 2 एनएम का उपयोग विपणन शब्द के रूप में किया जाता है। पिछली 3 एनएम नोड पीढ़ी।[6][7]


पृष्ठभूमि

2018 तक, FinFET के अंतिम प्रतिस्थापन के लिए कई ट्रांजिस्टर आर्किटेक्चर प्रस्तावित किए गए थे, जिनमें से अधिकांश GAAFET की अवधारणा पर आधारित हैं: क्षैतिज और लंबवत नैनोवायर, क्षैतिज नैनोशीट ट्रांजिस्टर[8][9] (Samsung MBCFET, Intel Nanoribbon), वर्टिकल FET (VFET), पूरक FET (CFET), स्टैक्ड FET, और नेगेटिव-कैपेसिटेंस FET (NC-FET) जो अत्यधिक विभिन्न सामग्रियों का उपयोग करता है।[10] 2018 के अंत में, TSMC के अध्यक्ष मार्क लियू ने भविष्यवाणी की कि चिप स्केलिंग 3 एनएम और 2 एनएम नोड्स तक जारी रहेगी;[11]चूंकि, 2019 तक, अन्य अर्धचालक विशेषज्ञ इस बारे में अनिर्णीत थे कि 3 एनएम से आगे के नोड व्यवहार्य हो सकते हैं या नहीं।[12]TSMC ने 2019 में 2 nm पर शोध प्रारंभ किया[13]- FinFET से GAAFET ट्रांजिस्टर प्रकार में परिवर्तन की अपेक्षा।[14] जुलाई 2021 में, TSMC को अपना 2 nm प्लांट बनाने के लिए सरकारी मंज़ूरी मिली थी। अगस्त 2020 में इसने सिंचु में 2 एनएम तकनीक के लिए आरएंडडी लैब का निर्माण प्रारंभ किया, जिसके 2021 तक आंशिक रूप से चालू होने की अपेक्षा है।[15] सितंबर 2020 में TSMC ने इसकी पुष्टि की और कहा कि वह मांग के आधार पर ताइचुंग में भी उत्पादन स्थापित कर सकती है।[16] ताइवान आर्थिक दैनिक (2020) के अनुसार अपेक्षाें 2023 के अंत में उच्च उपज जोखिम उत्पादन के लिए थीं।[17][18] Nikkei, Inc. के अनुसार कंपनी को 2023 तक 2 एनएम के लिए उत्पादन उपकरण स्थापित करने की अपेक्षा है।[19] इंटेल के 2019 रोडमैप ने क्रमशः 2025 और 2027 के लिए संभावित समतुल्य 3 एनएम और 2 एनएम नोड्स निर्धारित किए, और दिसंबर 2019 में 2029 में 1.4 एनएम उत्पादन की योजना की घोषणा की।[20] 2020 के अंत में, सत्रह यूरोपीय संघ के देशों ने अपने संपूर्ण अर्धचालक उद्योग को विकसित करने के लिए संयुक्त घोषणा पर हस्ताक्षर किए, जिसमें 2 एनएम जितना छोटा प्रक्रिया नोड विकसित करना, साथ ही साथ कस्टम प्रक्रियार का डिजाइन और निर्माण करना शामिल है, जिसमें 145 बिलियन यूरो तक की धनराशि आवंटित की गई है।[21][22] मई 2021 में, आईबीएम ने घोषणा की कि उसने 12 एनएम की गेट लंबाई के साथ तीन सिलिकॉन परत नैनोशीट्स का उपयोग करके 2 एनएम क्लास जीएएएफईटी ट्रांजिस्टर के साथ चिप्स का उत्पादन किया है।[23][24][25] जुलाई 2021 में, इंटेल ने 2021 के बाद से अपने प्रक्रिया नोड रोडमैप का अनावरण किया। कंपनी ने Intel 20A नामक उनके 2nm प्रक्रिया नोड की पुष्टि की,[notes 1] ए का संदर्भ एंगस्ट्रॉम से है, जो 0.1 नैनोमीटर के बराबर इकाई है।[26] उसी समय उन्होंने नई प्रक्रिया नोड नामकरण योजना प्रारंभ की जिसने उनके उत्पाद नामों को उनके मुख्य प्रतिस्पर्धियों से समान पदनामों के साथ संरेखित किया।[27] Intel के 20A नोड को FinFET से गेट-ऑल-अराउंड ट्रांजिस्टर (GAAFET) में जाने वाला पहला नोड होने का अनुमान है; Intel के वर्जन का नाम 'RibbonFET' है।[27]उनके 2021 रोडमैप ने 2024 में वॉल्यूम उत्पादन के लिए Intel 20A नोड और 2025 के लिए Intel 18A निर्धारित किया।[26][27]

अक्टूबर 2021 में, सैमसंग फाउंड्री फोरम 2021 में, सैमसंग ने घोषणा की कि वह 2025 में अपने एमबीसीएफईटी (मल्टी-ब्रिज चैनल एफईटी, सैमसंग का जीएएएफईटी का संस्करण) 2 एनएम प्रक्रिया के साथ बड़े पैमाने पर उत्पादन प्रारंभ करेगा।[28] अप्रैल 2022 में, TSMC ने घोषणा की कि इसकी GAAFET N2 प्रक्रिया प्रौद्योगिकी 2024 के अंत में जोखिम उत्पादन चरण और 2025 में उत्पादन चरण में प्रवेश करेगी।[1] जुलाई 2022 में, TSMC ने घोषणा की कि इसकी N2 प्रक्रिया टेक्नोलॉजी में बैकसाइड पावर डिलीवरी की सुविधा होगी और यह iso पावर पर 10–15% उच्च प्रदर्शन या iso प्रदर्शन पर 20–30% कम पावर और 20% से अधिक उच्च ट्रांजिस्टर घनत्व की पेशकश करेगी। N3E की तुलना में। रेफरी>"TSMC Q2 2022 अर्निंग कॉल" (PDF). TSMC. 2022-07-14. Archived (PDF) from the original on 15 July 2022. Retrieved 22 July 2022.</ref>

जुलाई 2022 में, सैमसंग ने कंपनी की आगामी प्रक्रिया टेक्नोलॉजी 2GAP (2nm गेट ऑल-अराउंड प्रोडक्शन) के बारे में कई खुलासे किए: बड़े पैमाने पर उत्पादन में 2025 लॉन्च के लिए प्रक्रिया ट्रैक पर बनी हुई है; 3जीएपी में नैनोशीट्स की संख्या 3 से बढ़कर 4 हो जाएगी; कंपनी मेटलाइजेशन के कई सुधारों पर काम करती है, जैसे कि लो-रेसिस्टेंस वियास के लिए सिंगल-ग्रेन मेटल और 2GAP और उससे आगे के लिए डायरेक्ट-एच्च्ड मेटल इंटरकनेक्ट।[29]

अगस्त 2022 में, जापानी कंपनियों के संघ ने 2 एनएम चिप्स के निर्माण के लिए तेज़ नामक सरकारी समर्थन के साथ नए उद्यम को वित्त पोषित किया। रैपिडस ने आईएमईसी के साथ समझौते पर हस्ताक्षर किए रेफरी>Manners, David (2022-12-16). "इमेक और रैपिडस 2एनएम के लिए साइन अप करते हैं". Electronics Weekly (in English).</ref> और आईबीएम रेफरी>{{Cite web |title=जापान IBM की थोड़ी सी मदद से 2nm चिप्स का निर्माण करेगा|url=https://www.pcmag.com/news/japan-to-manufacture-2nm-chips-with-a-little-help-from-ibm |date=2022-12-13 |first=Matthew |last=Humphries |website=PCMAG |language=en}</ref> दिसंबर 2022 में।

अप्रैल 2023 में, अपने प्रौद्योगिकी संगोष्ठी में, TSMC ने अपने 2nm प्रौद्योगिकी प्लेटफॉर्म की दो और प्रक्रियाओं की शुरुआत की: N2P जिसमें बैकसाइड पावर डिलीवरी और 2026 के लिए निर्धारित और उच्च-प्रदर्शन अनुप्रयोगों के लिए N2X शामिल है। यह भी पता चला कि एआरएम कॉर्टेक्स-ए715 कोर उच्च-प्रदर्शन मानक पुस्तकालय का उपयोग करते हुए एन2 प्रक्रिया पर आधारित है, आईएसओ पावर पर 16.4% गति प्राप्त करता है, आईएसओ गति पर 37.2% बिजली बचाता है, या ~ 10% गति प्राप्त करता है और ~ 20% बचाता है। 3-2 फिन लाइब्रेरी का उपयोग करते हुए N3E पर कोर फैबेड की तुलना में आइसो वोल्टेज (0.8 V) पर साथ बिजली। रेफरी नाम = tsmc2023> "TSMC ने 2nm योजनाओं की रूपरेखा दी: N2P 2026 में बैकसाइड पावर डिलीवरी लाता है, N2X को रोडमैप में जोड़ा गया". AnandTech. 2023-04-26.</ref>

2 एनएम प्रक्रिया नोड्स

Samsung[30][29] TSMC Intel
Process name 2GAP N2 N2P N2X 20A 18A
Transistor type MBCFET GAAFET GAAFET GAAFET RibbonFET RibbonFET
Transistor density (MTr/mm2) Un­known Un­known Un­known Un­known Un­known Un­known
SRAM bit-cell size (μm2) Un­known Un­known Un­known Un­known Un­known Un­known
Transistor gate pitch (nm) Un­known Un­known Un­known Un­known Un­known Un­known
Interconnect pitch (nm) Un­known Un­known Un­known Un­known Un­known Un­known
Release status 2025 volume production[28] 2024 H2 risk production
2025 volume production[1] 		2026 production readiness[31] Un­known 2024 volume production[27][26] 2025 production[27][26]


2 एनएम से परे

2008 में ब्रिटेन के शोधकर्ताओं ने परमाणु मोटा और दस परमाणु चौड़ा ट्रांजिस्टर बनाया था। वे भविष्य की कंप्यूटिंग के आधार के रूप में सिलिकॉन के संभावित विकल्प ग्राफीन से उकेरे गए थे। ग्राफीन कार्बन की चपटी चादरों से मधुकोश व्यवस्था में बनी सामग्री है, और प्रमुख दावेदार है। ब्रिटेन के मैनचेस्टर विश्वविद्यालय की टीम ने इस समय कुछ सबसे छोटे ट्रांजिस्टर बनाने के लिए इसका इस्तेमाल किया: केवल 1 एनएम के उपकरण जिनमें केवल कुछ कार्बन रिंग होते हैं।[32] 2012 में, एकल-परमाणु ट्रांजिस्टर को सिलिकॉन सतह (दो काफी बड़े इलेक्ट्रोड के बीच) से जुड़े फास्फोरस परमाणु का उपयोग करके बनाया गया था।[33] इस ट्रांजिस्टर को 180 पीकोमीटर ट्रांजिस्टर कहा जा सकता है, फॉस्फोरस परमाणु का वैन डेर वाल्स त्रिज्या; चूंकि इसकी सहसंयोजक त्रिज्या सिलिकॉन से बंधी होने की संभावना कम है।[34] इससे छोटे ट्रांजिस्टर बनाने के लिए या तो छोटे परमाणु त्रिज्या वाले तत्वों का उपयोग करना होगा, या उपपरमाण्विक कणों जैसे इलेक्ट्रॉनों या प्रोटॉनों का उपयोग कार्यात्मक ट्रांजिस्टर के रूप में करना होगा।

2016 में लॉरेंस बर्कले राष्ट्रीय प्रयोगशाला के शोधकर्ताओं ने 1-नैनोमीटर गेट के साथ ट्रांजिस्टर बनाया।[35] जुलाई 2021 में, Intel ने 2025 के लिए 18A (1.8 एनएम के बराबर) उत्पादन की योजना बनाई है।[26]Intel के फरवरी 2022 के रोडमैप में कहा गया है कि 18A, Intel 20A की तुलना में प्रति वाट प्रदर्शन में 10% सुधार प्रदान करेगा और 2024 H2 में निर्माण के लिए तैयार हो जाएगा।[3]

दिसंबर 2021 में वर्टिकल-ट्रांसपोर्ट FET (VTFET) सीएमओएस लॉजिक ट्रांजिस्टर डिज़ाइन को वर्टिकल नैनोशीट के साथ सब-45 एनएम गेट पिच पर प्रदर्शित किया गया था।[36] मई 2022 में, IMEC ने प्रक्रिया टेक्नोलॉजी रोडमैप प्रस्तुत किया, जो नोड परिचय की वर्तमान द्विवार्षिक ताल और 2036 तक दो नोड नामकरण नियम का वर्ग-रूट बढ़ाता है। रोडमैप TSMC के नामकरण के अनुरूप प्रक्रिया नोड A2 (2 एंग्स्ट्रॉम के लिए) के साथ समाप्त होता है। तब तक योजना प्रारंभ की जाएगी।[37] ट्रांजिस्टर संरचनाओं और इंटरकनेक्ट के आयामी स्केलिंग के अलावा, आईमेक द्वारा पूर्वानुमानित नवाचार इस प्रकार हैं:

  • ट्रांजिस्टर आर्किटेक्चर (फोर्कशीट एफईटी, सीएफईटी, सीएफईटी परमाणु (2डी सामग्री) चैनल के साथ);
  • 2023 में ASML होल्डिंग में पूरा होने वाले पहले $400 मिलियन टूल के साथ हाई-NA (0.55) अत्यधिक पराबैंगनी लिथोग्राफी टूल की तैनाती, और 2025 में Intel को भेजे जाने वाले पहले प्रोडक्शन टूल;
  • मानक सेल ऊंचाई में और कमी (अंततः 4 ट्रैक से कम);
  • बैक-साइड बिजली वितरण, दफन बिजली रेल;
  • नई सामग्री (धातुकरण के लिए रूथेनियम (इंटरकनेक्ट), ग्राफीन, डब्ल्यूएस2 परमाणु चैनल के लिए मोनोलेयर);
  • नई निर्माण तकनीकें (घटाव धातुकरण, प्रत्यक्ष धातु खोदना);
  • इंटरमेटल डाइलेक्ट्रिक की सापेक्ष पारगम्यता को और कम करने के लिए वायु अंतराल और इसलिए, इंटरकनेक्ट कैपेसिटेंस;
  • आईसी डिजाइन नवाचार (2.5डी चिपलेट्स, 3डी इंटरकनेक्ट), अधिक उन्नत ईडीए उपकरण।

सितंबर 2022 में, सैमसंग इलेक्ट्रॉनिक्स ने अपने भविष्य के व्यावसायिक लक्ष्यों को प्रस्तुत किया जिसमें 2027 तक बड़े पैमाने पर 1.4 एनएम का उत्पादन करने का लक्ष्य शामिल है।[38]


टिप्पणियाँ

  1. ↑ Under Intel's previous naming scheme this node was known as 'Intel 5 nm'.[26]


संदर्भ

  1. ↑ 1.0 1.1 1.2 {{cite web|url=https://www.anandtech.com/print/17356/tsmc-roadmap-update-n3e-in-2024-n2-in-2026-major-changes-incoming%7Ctitle=TSMC रोडमैप अपडेट: 2024 में N3E, 2026 में N2, आने वाले बड़े बदलाव|website=AnandTech|date=2022-04-22|access-date=9 May 2022|archive-date=9 May 2022|archive-url=https://web.archive.org/web/20220509122111/https://www.anandtech.com/print/17356/tsmc-roadmap-update-n3e-in-2024-n2-in-2026-major-changes-incoming%7Curl-status=live}
  2. ↑ "TSMC Roadmap Update: 3nm in Q1 2023, 3nm Enhanced in 2024, 2nm in 2025". AnandTech (in English). 2021-10-18. Archived from the original on 23 March 2022. Retrieved 23 March 2022.
  3. ↑ 3.0 3.1 "इंटेल प्रौद्योगिकी रोडमैप और मील के पत्थर". Intel (in English). 2022-02-17. Archived from the original on 16 July 2022. Retrieved 15 March 2022.
  4. ↑ "Samsung Foundry: 2nm Silicon in 2025". AnandTech (in English). 2021-10-06. Archived from the original on 23 March 2022. Retrieved 23 March 2022.
  5. ↑ INTERNATIONAL ROADMAP FOR DEVICES AND SYSTEMS™: More Moore, IEEE, 2021, p. 7, archived from the original on 7 August 2022, retrieved 7 August 2022
  6. ↑ "TSMC's 7nm, 5nm, and 3nm "are just numbers… it doesn't matter what the number is"". Archived from the original on 17 June 2020. Retrieved 20 April 2020.
  7. ↑ Samuel K. Moore (21 July 2020). "A Better Way to Measure Progress in Semiconductors: It's time to throw out the old Moore's Law metric". IEEE Spectrum. IEEE. Archived from the original on 2 December 2020. Retrieved 20 April 2021.
  8. ↑ https://semiengineering.com/whats-different-about-next-gen-transistors/
  9. ↑ https://spectrum.ieee.org/amp/intels-stacked-nanosheet-transistors-could-be-the-next-step-in-moores-law-2652903505
  10. ↑ https://semiengineering.com/transistor-options-beyond-3nm/
  11. ↑ Patterson, Alan (12 Sep 2018), "TSMC: Chip Scaling Could Accelerate", www.eetimes.com, archived from the original on 24 September 2018, retrieved 23 September 2020
  12. ↑ Merritt, Rick (4 March 2019), "SPIE Conference Predicts Bumpy Chip Roadmap", www.eetasia.com, archived from the original on 27 June 2019, retrieved 23 September 2020
  13. ↑ Zafar, Ramish (12 June 2019), TSMC To Commence 2nm Research In Hsinchu, Taiwan Claims Report, archived from the original on 7 November 2020, retrieved 23 September 2020
  14. ↑ "Highlights of the day: TSMC reportedly adopts GAA transistors for 2nm chips", www.digitimes.com, 21 Sep 2020, archived from the original on 23 October 2020, retrieved 23 September 2020
  15. ↑ Wang, Lisa (26 Aug 2020), "TSMC developing 2nm tech at new R&D center", taipeitimes.com, archived from the original on 24 January 2021, retrieved 23 September 2020
  16. ↑ Chien-Chung, Chang; Huang, Frances (23 Sep 2020), "TSMC to build 2nm wafer plant in Hsinchu", focustaiwan.tw, archived from the original on 25 October 2020, retrieved 23 September 2020
  17. ↑ Udin, Efe (23 Sep 2020), "TSMC 2NM PROCESS MAKES A SIGNIFICANT BREAKTHROUGH", www.gizchina.com, archived from the original on 19 October 2021, retrieved 24 September 2021
  18. ↑ 台积电2nm工艺重大突破！2023年风险试产良率或达90% (in Chinese), 22 Sep 2020, archived from the original on 24 September 2021, retrieved 24 September 2021{{citation}}: CS1 maint: unrecognized language (link)
  19. ↑ "ताइवान ने सबसे उन्नत चिप संयंत्र के लिए TSMC को हरी झंडी दी". Nikkei Asia (in British English). Archived from the original on 4 November 2021. Retrieved 2021-08-24.
  20. ↑ Cutress, Ian, "Intel's Manufacturing Roadmap from 2019 to 2029: Back Porting, 7nm, 5nm, 3nm, 2nm, and 1.4 nm", www.anandtech.com, archived from the original on 2021-01-12, retrieved 2020-09-23
  21. ↑ Dahad, Nitin (9 Dec 2020), "EU Signs €145bn Declaration to Develop Next Gen Processors and 2nm Technology", www.eetimes.eu, archived from the original on 10 January 2021, retrieved 9 January 2021
  22. ↑ Joint declaration on processors and semiconductor technologies, EU, 7 Dec 2020, archived from the original on 11 January 2021, retrieved 9 January 2021
  23. ↑ Nellis, Stephen (6 May 2021), "IBM unveils 2-nanometer chip technology for faster computing", Reuters (in English), archived from the original on 2021-05-07, retrieved 2021-05-06
  24. ↑ Johnson, Dexter (6 May 2021), "IBM Introduces the World's First 2-nm Node Chip", IEEE Spectrum, archived from the original on 7 May 2021, retrieved 7 May 2021
  25. ↑ 12 nm gate length is the dimension defined by the IRDS 2020 to be associated with the "1.5 nm" process node: [1] Archived 24 June 2021 at the Wayback Machine
  26. ↑ 26.0 26.1 26.2 26.3 26.4 26.5 Cutress, Dr Ian (26 July 2021). "Intel's Process Roadmap to 2025: with 4nm, 3nm, 20A and 18A?!". www.anandtech.com. Archived from the original on 3 November 2021. Retrieved 2021-07-27.
  27. ↑ 27.0 27.1 27.2 27.3 27.4 Santo, Brian (27 July 2021), "Intel Charts Manufacturing Course to 2025", www.eetimes.com, archived from the original on 19 August 2021, retrieved 11 August 2021
  28. ↑ 28.0 28.1 "Samsung Foundry Innovations Power the Future of Big Data, AI/ML and Smart, Connected Devices". Samsung. 2021-10-07. Archived from the original on 8 April 2022. Retrieved 9 May 2022.
  29. ↑ 29.0 29.1 "सैमसंग 3nm GAAFET ने जोखिम उत्पादन में प्रवेश किया; अगली पीढ़ी के सुधारों पर चर्चा करता है". WikiChip Fuse. 2022-07-05.
  30. ↑ "Samsung Foundry: 2nm Silicon in 2025". AnandTech. 2021-10-06.
  31. ↑ Cite error: Invalid <ref> tag; no text was provided for refs named tsmc2023
  32. ↑ Atom-thick material runs rings around silicon
  33. ↑ Fuechsle, M.; Miwa, J. A.; Mahapatra, S.; Ryu, H.; Lee, S.; Warschkow, O.; Hollenberg, L. C. L.; Klimeck, G.; Simmons, M. Y. (2012). "एकल-परमाणु ट्रांजिस्टर". Nature Nanotechnology. 7 (4): 242. doi:10.1038/nnano.2012.21.
  34. ↑ "टीम ने बनाया दुनिया का सबसे छोटा ट्रांजिस्टर". Retrieved 28 May 2013.
  35. ↑ Yang, Sarah (2016-10-06). "Smallest. Transistor. Ever. | Berkeley Lab". News Center. Retrieved 2016-10-08.
  36. ↑ Jagannathan, H.; et al. (2021). "Vertical-Transport Nanosheet Technology for CMOS Scaling beyond Lateral-Transport Devices". 2021 IEEE International Electron Devices Meeting (IEDM). pp. 26.1.1–26.1.4. doi:10.1109/IEDM19574.2021.9720561. ISBN 978-1-6654-2572-8. S2CID 247321213.
  37. ↑ "Imec Presents Sub-1nm Process and Transistor Roadmap Until 2036". Tom's Hardware. 2022-05-21.
  38. ↑ "Samsung Electronics Unveils Plans for 1.4nm Process Technology and Investment for Production Capacity at Samsung Foundry Forum 2022". Samsung Global Newsroom. 2022-10-04.


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