प्रक्रिया कोनों
अर्धचालक मैन्युफैक्चरिंग में, प्रोसेस कॉर्नर डिजाइन-ऑफ-एक्सपेरिमेंट्स (डीओई) तकनीक का उदाहरण है, जो सेमीकंडक्टर वेफर (इलेक्ट्रॉनिक्स) के लिए एकीकृत परिपथ डिजाइन को लागू करने में उपयोग किए जाने वाले निर्माण मापदंडों की भिन्नता को संदर्भित करता है। प्रक्रिया कोने इन पैरामीटर विविधताओं के चरम सीमाओं का प्रतिनिधित्व करते हैं जिसके अन्दर एक परिपथ जो वेफर पर उकेरा गया है, सही ढंग से काम करना चाहिए। इन प्रक्रिया कोनों पर निर्मित उपकरणों पर चलने वाला परिपथ निर्दिष्ट और कम या उच्च तापमान और वोल्टेज पर धीमी या तेज गति से चल सकता है, किंतु यदि परिपथ इनमें से किसी भी प्रक्रिया के चरम पर काम नहीं करता है, तो डिजाइन को अपर्याप्त डिजाइन मार्जिन माना जाता है।[1]
एक एकीकृत परिपथ डिजाइन की मजबूती को सत्यापित करने के लिए, सेमीकंडक्टर निर्माता कोने लॉट तैयार करेंगे, जो वेफर्स के समूह हैं जिनके पास इन चरम सीमाओं के अनुसार समायोजित प्रक्रिया पैरामीटर हैं, और फिर इन विशेष वेफर्स से बने उपकरणों का पर्यावरणीय परिस्थितियों में अलग-अलग वृद्धि पर परीक्षण करेंगे। , जैसे कि वोल्टेज, क्लॉक फ्रीक्वेंसी और तापमान, संयोजन में (दो या कभी-कभी तीनों एक साथ) प्रक्रिया में लागू होते हैं जिसे लक्षण वर्णन कहा जाता है। इन परीक्षणों के परिणामों को रेखांकन तकनीक का उपयोग करके प्लॉट किया जाता है जिसे shmoo प्लॉट के रूप में जाना जाता है जो स्पष्ट रूप से उस सीमा सीमा को इंगित करता है जिसके आगे इन पर्यावरणीय परिस्थितियों के दिए गए संयोजन के लिए उपकरण विफल होना प्रारंभ हो जाता है।
डिजिटल इलेक्ट्रॉनिक्स में कॉर्नर-लॉट विश्लेषण सबसे प्रभावी है क्योंकि तर्क स्थिति से दूसरे में संक्रमण के समय ट्रांजिस्टर स्विचिंग की गति पर प्रक्रिया विविधताओं का प्रत्यक्ष प्रभाव होता है, जो एनालॉग परिपथ जैसे एम्पलीफायरों के लिए प्रासंगिक नहीं है।
या विविधताओं का प्रत्यक्ष प्रभावर्क स्थिति से दूसरे में संक्रमण के समय ट्रांजिस्टर स्विचिंग की गति पर प्रक्रिया विविधताओं का प्रत्यक्ष प्रभाव हो
डिजिटल इलेक्ट्रॉनिक्स के लिए महत्व
वेरी-लार्ज-स्केल इंटीग्रेशन (वीएलएसआई) इंटीग्रेटेड परिपथ माइक्रोप्रोसेसर डिज़ाइन और अर्धचालक निर्माण में, एक सिलिकॉन बिस्किट पर ट्रांजिस्टर में प्रोसेस कॉर्नर नाममात्र (मूल्य) डोपेंट सांद्रता (और अन्य मापदंडों) से तीन या छह मानक विचलन का प्रतिनिधित्व करता है।[2] यह भिन्नता कर्तव्य चक्र और डिजिटल तर्क सिग्नल की कई दर में महत्वपूर्ण परिवर्तन कर सकती है, और कभी-कभी पूरे सिस्टम की विपत्तिपूर्ण विफलता का परिणाम हो सकती है।
भिन्नता कई कारणों से हो सकती है, जैसे वेफर्स को ले जाने पर साफ कमरे में नमी या तापमान में साधारण बदलाव, या वेफर के केंद्र के सापेक्ष डाई (एकीकृत परिपथ) की स्थिति के कारण।
कोनों के प्रकार
योजनाबद्ध डोमेन में काम करते समय, हम आमतौर पर केवल पंक्ति का अगला सिरा (FEOL) प्रोसेस कॉर्नर के साथ काम करते हैं क्योंकि ये कोने डिवाइस के प्रदर्शन को प्रभावित करेंगे। किंतु प्रक्रिया मापदंडों का ऑर्थोगोनल सेट है जो पंक्ति का पिछला सिरा (बीईओएल) परजीवी को प्रभावित करता है।
एफईओएल कोने
प्रक्रिया कोनों के लिए नामकरण सम्मेलन दो-अक्षर वाले डिज़ाइनर का उपयोग करना है, जहां पहला अक्षर एन-चैनल MOSFET (NMOS तर्क) कोने को संदर्भित करता है, और दूसरा अक्षर P चैनल (PMOS तर्क) कोने को संदर्भित करता है। इस नामकरण परिपाटी में, तीन कोने मौजूद हैं: ठेठ, तेज और धीमा। तेज और धीमे कोने वाहक गतिशीलता प्रदर्शित करते हैं जो क्रमशः सामान्य से अधिक और कम होती हैं। उदाहरण के लिए, FS के रूप में नामित कोना तेज़ NFETs और धीमे PFETs को दर्शाता है।
इसलिए पांच संभावित कोने हैं: टिपिकल-टिपिकल (TT) (वास्तव में n बनाम p मोबिलिटी ग्राफ का कोना नहीं है, किंतु वैसे भी कॉर्नर कहा जाता है), फास्ट-फास्ट (FF), स्लो-स्लो (SS), फास्ट -धीमा (FS), और धीमा-तेज़ (SF)। पहले तीन कोनों (TT, FF, SS) को सम कोने कहा जाता है, क्योंकि दोनों प्रकार के उपकरण समान रूप से प्रभावित होते हैं, और आमतौर पर परिपथ की तार्किक शुद्धता पर प्रतिकूल प्रभाव नहीं डालते हैं। परिणामी उपकरण धीमी या तेज घड़ी आवृत्तियों पर कार्य कर सकते हैं, और अक्सर उत्पाद बिनिंग होते हैं। अंतिम दो कोने (FS, SF) तिरछे कोने कहलाते हैं, और चिंता का कारण हैं। ऐसा इसलिए है क्योंकि एक प्रकार का FET दूसरे की तुलना में बहुत तेजी से स्विच करेगा, और असंतुलित स्विचिंग के इस रूप के कारण आउटपुट का किनारा दूसरे किनारे की तुलना में बहुत कम हो सकता है। कुंडी (इलेक्ट्रॉनिक्स) डिवाइस तब तर्क श्रृंखला में गलत मान रिकॉर्ड कर सकते हैं।
बीईओएल कोने [3]
एफईटी के अलावा, अधिक ऑन-चिप वेरिएशन (ओसीवी) प्रभाव हैं जो खुद को छोटे डाई सिकुड़ने पर प्रकट करते हैं। इनमें ऑन-चिप इंटरकनेक्ट के साथ-साथ संरचनाओं के माध्यम से प्रक्रिया, वोल्टेज और तापमान (पीवीटी) भिन्नता प्रभाव शामिल हैं।
प्रक्रिया लक्ष्य के नाममात्र क्रॉस सेक्शन को दर्शाने के लिए निष्कर्षण उपकरण में अक्सर नाममात्र का कोना होता है। तब कोनों cbest और cworst को सबसे छोटे और सबसे बड़े क्रॉस सेक्शन को मॉडल करने के लिए बनाया गया था जो अनुमत प्रक्रिया भिन्नता में हैं। सरल विचार प्रयोग से पता चलता है कि सबसे बड़ा लंबवत रिक्ति वाला सबसे छोटा क्रॉस सेक्शन सबसे छोटा युग्मन क्षमता उत्पन्न करेगा। सीएमओएस डिजिटल परिपथ प्रतिरोध की तुलना में समाई के प्रति अधिक संवेदनशील थे इसलिए यह बदलाव प्रारंभ में स्वीकार्य था। जैसे-जैसे प्रक्रियाएं विकसित हुईं और वायरिंग का प्रतिरोध अधिक महत्वपूर्ण हो गया, प्रतिरोध के लिए न्यूनतम और अधिकतम क्रॉस सेक्शनल क्षेत्रों को मॉडल करने के लिए अतिरिक्त rcbest और rcworst बनाए गए। किंतु परिवर्तन यह है कि क्रॉस सेक्शनल प्रतिरोध ऑक्साइड मोटाई (तारों के बीच लंबवत रिक्ति) पर निर्भर नहीं है, इसलिए rcbest के लिए सबसे बड़ा उपयोग किया जाता है और rcworst के लिए सबसे छोटा उपयोग किया जाता है।
कोनों के लिए लेखांकन
इन भिन्नता प्रभावों का मुकाबला करने के लिए, आधुनिक 90nm अक्सर सभी (या, कम से कम, TT, FS, और SF) प्रक्रिया कोनों के लिए SPICE या BSIM सिमुलेशन मॉडल की आपूर्ति करता है, जो परिपथ डिजाइनरों को डिज़ाइन एकीकृत परिपथ होने से पहले कोने की तिरछी रेखाओं के प्रभावों का पता लगाने में सक्षम बनाता है। लेआउट, साथ ही पोस्ट-लेआउट (परिपथ निष्कर्षण के माध्यम से), इससे पहले कि यह रकम गंवाना; मर जाना हो।
संदर्भ
- ↑ Weste, Neil H.E. & Harris, David (2005). CMOS VLSI Design: A Circuits and Systems Perspective, 3rd Ed. Addison-Wesley, pp.231-235. ISBN 0-321-14901-7.
- ↑ Goering, Richard (2005-11-21). "परिवर्तनशीलता डिजाइनरों की योजनाओं को समाप्त कर देती है". EETimes.com. Retrieved 2009-01-22.
- ↑ "संग्रहीत प्रति". Archived from the original on 2013-09-21. Retrieved 2013-09-20.
