निर्देश सेट आर्किटेक्चर की तुलना
अनुदेश समुच्चय आर्किटेक्चर (आईएसए) कंप्यूटर का सार मॉडल है, जिसे कंप्यूटर आर्किटेक्चर भी कहा जाता है। आईएसए की प्राप्ति को कार्यान्वयन कहा जाता है। आईएसए कई कार्यान्वयनों की अनुमति देता है जो कंप्यूटर के प्रदर्शन, भौतिक आकार और मौद्रिक लागत (अन्य बातों के अलावा) में भिन्न हो सकते हैं; क्योंकि आईएसए सॉफ़्टवेयर और कंप्यूटर हार्डवेयर के बीच इंटरफेस (कम्प्यूटिंग ) के रूप में कार्य करता है। आईएसए के लिए लिखा गया सॉफ्टवेयर एक ही आईएसए के विभिन्न कार्यान्वयन पर चल सकता है। इसने कंप्यूटर की विभिन्न पीढ़ियों के बीच द्वयाधारी संगतता को आसानी से प्राप्त करने और कंप्यूटर वर्ग के विकास को सक्षम किया है। इन दोनों विकासों ने कंप्यूटरों की लागत कम करने और उनकी प्रयोज्यता बढ़ाने में मदद की है। इन कारणों से, आईएसए आज कंप्यूटिंग में सबसे महत्वपूर्ण अमूर्तताओं में से एक है।
आईएसए कंप्यूटर प्रोग्राम करने के लिए मशीन भाषा प्रोग्रामर को जानने के लिए आवश्यक सब कुछ परिभाषित करता है। आईएसए क्या परिभाषित करता है आईएसए के बीच भिन्न होता है; सामान्य तौर पर, आईएसए समर्थित डेटा प्रकार को परिभाषित करता है, वहां क्या स्थिति है (जैसे कि मुख्य मेमोरी और प्रोसेसर रजिस्टर) और उनके शब्दार्थ (मेमोरी स्थिरता और एड्रेसिंग मोड), अनुदेश समुच्चय (मशीन का सेट निर्देश जिसमें कंप्यूटर की मशीन भाषा शामिल है), और इनपुट/आउटपुट मॉडल शामिल हैं।
आधार
कंप्यूटिंग के प्रारंभिक दशकों में, ऐसे कंप्यूटर थे जो द्वयाधारी संख्या, दशमलव कंप्यूटर [1] और यहां तक कि टर्नरी कंप्यूटर का उपयोग करते थे।[2][3] समकालीन कंप्यूटर लगभग अनन्य रूप से द्वयाधारी हैं।
बिट
कंप्यूटर आर्किटेक्चर को अक्सर n-बिट आर्किटेक्चर के रूप में वर्णित किया जाता है। आज n अक्सर 8, 16, 32, या 64 होता है, लेकिन अन्य आकारों का उपयोग किया गया है (6, 12, 18, 24, 30, 36, 39, 48, 60 सहित)। यह वास्तव में सरलीकरण है क्योंकि कंप्यूटर आर्किटेक्चर में अक्सर अनुदेश समुच्चय में कुछ अधिक या कम "प्राकृतिक" डेटा आकार होते हैं, लेकिन इनका हार्डवेयर कार्यान्वयन बहुत भिन्न हो सकता है। कई निर्देश समुच्चय आर्किटेक्चर में निर्देश होते हैं, जो उस निर्देश सेट आर्किटेक्चर के कुछ कार्यान्वयन पर, प्रोसेसर के प्रमुख आंतरिक डेटापथ के आधे और/या दोगुने आकार पर काम करते हैं। इसके उदाहरण Z80, MC68000, और आईबीएम सिस्टम/360 हैं। इस प्रकार के कार्यान्वयन पर, दो बार विस्तृत ऑपरेशन आमतौर पर लगभग दो गुना अधिक क्लॉक साइकिल ( सी पी यू का क्षमता मापक) लेता है (जो उच्च प्रदर्शन कार्यान्वयन पर मामला नहीं है)। उदाहरण के लिए, 68000 पर, इसका मतलब 4 क्लॉक टिक के बजाय 8 है, और इस विशेष चिप को16-बिट कंप्यूटिंग के साथ 32-बिट आर्किटेक्चर के रूप में वर्णित किया जा सकता है। आईबीएम सिस्टम/360 अनुदेश समुच्चय आर्किटेक्चर 32-बिट है, लेकिन सिस्टम/360 श्रृंखला के कई मॉडल, जैसे आईबीएम सिस्टम/360 मॉडल 30, में छोटे आंतरिक डेटा पथ हैं, जबकि अन्य, जैसे 360/195, में छोटे आंतरिक डेटा पथ हैं। बड़े आंतरिक डेटा पथ आर्किटेक्चर की चौड़ाई निर्धारित करने के लिए बाहरी डेटाबस चौड़ाई का उपयोग नहीं किया जाता है; NS32008, NS32016 और NS32032 मूल रूप से अलग-अलग बाहरी डेटा बसों के साथ समान 32-बिट चिप थे; NS32764 में 64-बिट बस थी, और 32-बिट रजिस्टर का उपयोग किया गया था।प्रारंभिक 32-बिट माइक्रोप्रोसेसरों में अक्सर 24-बिट का एड्रेस होता था, जैसा कि सिस्टम/360 प्रोसेसर में होता था।
संचालन
ऑपरेंड की संख्या उन कारकों में से एक है जो अनुदेश समुच्चय के प्रदर्शन के बारे में संकेत दे सकती है। तीन-ऑपरेंड आर्किटेक्चर (2-इन, 1-आउट) की अनुमति देगा
A := B + C
निर्देश में गणना की जानी है
दो-ऑपरेंड आर्किटेक्चर (1-इन, 1-इन-एंड-आउट) की अनुमति देगा
A := A + B
निर्देश में गणना करने के लिए, तीन-ऑपरेंड निर्देश को अनुकरण करने के लिए दो निर्देशों को निष्पादित करने की आवश्यकता होगी।
A:= A * C A�:= A + C
एन्कोडिंग लंबाई
जैसा कि नीचे दी गई तालिका में देखा जा सकता है कि कुछ अनुदेश समुच्चय एक बहुत ही सरल निश्चित एन्कोडिंग लंबाई रखते हैं, और अन्य में चर-लंबाई होती है। आम तौर पर यह अल्प निर्देश सेट कंप्यूटर (आरआईएससी) आर्किटेक्चर है जिसमें निश्चित एन्कोडिंग लंबाई होती है और जटिल अनुदेश समुच्चय कंप्यूटर (सीआईएससी) आर्किटेक्चर होते हैं जिनमें परिवर्तनीय लंबाई होती है, लेकिन हमेशा नहीं होती है।
एंडियननेस
आर्किटेक्चर "बड़े" या "छोटे" अंतराल या दोनों का उपयोग कर सकता है, या दोनों का उपयोग करने के लिए समनुरूप करने योग्य हो सकता है। लिटिल-एंडियन प्रोसेसर सबसे कम संख्या वाले मेमोरी लोकेशन में मल्टी-बाइट मान के कम से कम महत्वपूर्ण बाइट के साथ मेमोरी में बाइट्स ऑर्डर करते हैं। बिग-एंडियन आर्किटेक्चर इसके बजाय बाइट्स को सबसे कम संख्या वाले एड्रेस पर सबसे महत्वपूर्ण बाइट के साथ व्यवस्थित करते हैं। x86 आर्किटेक्चर के साथ-साथ कई 8-बिट आर्किटेक्चर लिट-एंडियन हैं। अधिकांश आरआईएससी आर्किटेक्चर (एसपीएआरसी, पावर, पावरपीसी, एमआईपीएस) मूल रूप से बिग-एंडियन थे (एआरएम छोटे-एंडियन थे), लेकिन कई (एआरएम सहित) अब या तो समनुरूप करने योग्य हैं।
एंडियननेस केवल उन प्रोसेसरों पर लागू होता है जो डेटा की इकाइयों (जैसे बाइट्स) के व्यक्तिगत एड्रेस की अनुमति देते हैं जो मूल एड्रेस योग्य मशीन शब्द से छोटे होते हैं।
अनुदेश समुच्चय
नीचे दी गई तालिका अनुदेश समुच्चय आर्किटेक्चर के बारे में मूलभूत जानकारी की तुलना करती है।
टिप्पणियाँ:
- आमतौर पर रजिस्टरों की संख्या दो की घात होती है, उदाहरण 8, 16, 32 है। कुछ मामलों में आर्किटेक्चर की रजिस्टर फ़ाइल के "हिस्से" के रूप में हार्डवार्ड-टू-जीरो सूडो-रजिस्टर शामिल है, ज्यादातर इंडेक्सिंग मोड को सरल बनाने के लिए है। कॉलम रजिस्टर केवल किसी भी समय सामान्य निर्देशों द्वारा प्रयोग करने योग्य पूर्णांक रजिस्टरों की गणना करता है। आर्किटेक्चर में हमेशा विशेष-उद्देश्य रजिस्टर जैसे प्रोग्राम काउंटर (पीसी) शामिल होते हैं। जब तक उल्लेख नहीं किया जाता तब तक उनकी गिनती नहीं की जाती है। ध्यान दें कि कुछ आर्किटेक्चर, जैसे स्पार्क, में रजिस्टर विंडो होती हैं; उन आर्किटेक्चर के लिए, गिनती इंगित करती है कि रजिस्टर विंडो में कितने रजिस्टर उपलब्ध हैं। इसके अलावा, रजिस्टर नाम बदलने के लिए गैर-आर्किटेक्टेड रजिस्टरों की गणना नहीं की जाती है।
- "टाइप" कॉलम में, "रजिस्टर-रजिस्टर" एक सामान्य प्रकार के आर्किटेक्चर का पर्याय है, "लोड-स्टोर", जिसका अर्थ है कि कोई भी निर्देश सीधे मेमोरी तक नहीं पहुंच सकता है, सिवाय कुछ विशेष के, यानी रजिस्टर से लोड या स्टोर करें ), परमाणु संचालन के लिए मेमोरी लॉकिंग निर्देशों के संभावित अपवादों के साथ है।
- एंडियननेस कॉलम में, Bi का अर्थ है कि एंडियननेस विन्यास योग्य है।
| आर्किटेक्चर | बिट | संस्करण | परिचय | अधिकतम # ऑपरेंड |
प्रकार | डिज़ाइन | रजिस्टर
(एफपी/वेक्टर को छोड़कर) |
निर्देश एन्कोडिंग | शाखा मूल्यांकन | एंडियननेस | एक्सटेंशन | खुला हुआ | रॉयल्टी
मुक्त |
|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
| 6502 | 8 | 1975 | 1 | रजिस्टर-मेमोरी | CISC | 3 | Variable (8- to 24-bit) | स्थिति रजिस्टर | Little | ||||
| 6800 | 8 | 1974 | 1 | रजिस्टर-मेमोरी | CISC | 3 | Variable (8- to 32-bit) | स्थिति रजिस्टर | Big | ||||
| 6809 | 8 | 1978 | 1 | रजिस्टर-मेमोरी | CISC | 3 | Variable (8- to 32-bit) | स्थिति रजिस्टर | Big | ||||
| 680x0 | 32 | 1979 | 2 | रजिस्टर-मेमोरी | CISC | 8 data and 8 address | Variable | स्थिति रजिस्टर | Big | ||||
| 8080 | 8 | 1974 | 2 | रजिस्टर-मेमोरी | CISC | 7 | Variable (8 to 24 bits) | स्थिति रजिस्टर | Little | ||||
| 8051 | 32 (8→32) | 1977? | 1 | Register–Register | CISC |
|
Variable (8-bit to 128 bytes) | Compare and branch | Little | ||||
| x86 | 16, 32, 64 (16→32→64) |
1978 | 2 (integer) 3 (AVX)[lower-alpha 1] 4 (FMA4 and VPBLENDVPx)[4] |
रजिस्टर-मेमोरी | CISC |
|
Variable (8086 ~ 80386: variable between 1 and 6 bytes /w MMU + intel SDK, 80486: 2 to 5 bytes with prefix, pentium and onward: 2 to 4 bytes with prefix, x64: 4 bytes prefix, third party x86 emulation: 1 to 15 bytes w/o prefix & MMU . SSE/MMX: 4 bytes /w prefix AVX: 8 Bytes /w prefix) | Condition code | Little | x87, IA-32, MMX, 3DNow!, SSE, SSE2, PAE, x86-64, SSE3, SSSE3, SSE4, BMI, AVX, AES, FMA, XOP, F16C |
No | No | |
| Alpha | 64 | 1992 | 3 | Register–Register | RISC | 32 (including "zero") | Fixed (32-bit) | स्थिति रजिस्टर | Bi | MVI, BWX, FIX, CIX | No | ||
| ARC | 16/32/64 (32→64) | ARCv3[5] | 1996 | 3 | Register–Register | RISC | 16 or 32 including SP user can increase to 60 |
Variable (16- or 32-bit) | Compare and branch | Bi | APEX User-defined instructions | ||
| ARM/A32 | 32 | ARMv1–v9 | 1983 | 3 | Register–Register | RISC |
|
Fixed (32-bit) | Condition code | Bi | NEON, Jazelle, VFP, TrustZone, LPAE |
No | |
| Thumb/T32 | 32 | ARMv4T-ARMv8 | 1994 | 3 | Register–Register | RISC |
|
Thumb: Fixed (16-bit), Thumb-2: Variable (16- or 32-bit) |
Condition code | Bi | NEON, Jazelle, VFP, TrustZone, LPAE |
No | |
| Arm64/A64 | 64 | ARMv8-A[6] | 2011[7] | 3 | Register–Register | RISC | 32 (including the stack pointer/"zero" register) | Fixed (32-bit), Variable (32-bit or 64-bit for FMA4 with 32-bit prefix[8]) | Condition code | Bi | SVE and SVE2 | No | |
| AVR | 8 | 1997 | 2 | Register–Register | RISC | 32 16 on "reduced architecture" |
Variable (mostly 16-bit, four instructions are 32-bit) | स्थिति रजिस्टर, skip conditioned on an I/O or general purpose register bit, compare and skip |
Little | ||||
| AVR32 | 32 | Rev 2 | 2006 | 2–3 | RISC | 15 | Variable[9] | Big | Java virtual machine | ||||
| Blackfin | 32 | 2000 | 3[10] | Register–Register | RISC[11] | 2 accumulators
8 data registers 8 pointer registers 4 index registers 4 buffer registers |
Variable (16- or 32-bit) | Condition code | Little[12] | ||||
| CDC Upper 3000 series | 48 | 1963 | 3 | रजिस्टर-मेमोरी | CISC | 48-bit A reg., 48-bit Q reg., 6 15-bit B registers, miscellaneous | Variable (24- or 48-bit) | Multiple types of jump and skip | Big | ||||
| CDC 6000 Central Processor (CP) |
60 | 1964 | 3 | Register–Register | n/a[lower-alpha 2] | 24 (8 18-bit address reg., 8 18-bit index reg., 8 60-bit operand reg.) |
Variable (15-, 30-, or 60-bit) | Compare and branch | n/a[lower-alpha 3] | Compare/Move Unit | No | No | |
| CDC 6000 Peripheral Processor (PP) |
12 | 1964 | 1 or 2 | रजिस्टर-मेमोरी | CISC | 1 18-bit A register, locations 1–63 serve as index registers for some instructions | Variable (12- or 24-bit) | Test A register, test channel | n/a[lower-alpha 4] | additional Peripheral Processing Units | No | No | |
| Crusoe (native VLIW) |
32[13] | 2000 | 1 | Register–Register | VLIW[13][14] | Variable (64- or 128-bit in native mode, 15 bytes in x86 emulation)[14] | Condition code[13] | Little | |||||
| Elbrus (native VLIW)(Elbrus) |
64 | Elbrus-4S | 2014 | 1 | Register–Register[13] | VLIW | 8–64 | 64 | Condition code | Little | Just-in-time dynamic translation: x87, IA-32, MMX, SSE, SSE2, x86-64, SSE3, AVX |
No | No |
| DLX | 32 | 1990 | 3 | RISC | 32 | Fixed (32-bit) | Big | Yes | ? | ||||
| eSi-RISC | 16/32 | 2009 | 3 | Register–Register | RISC | 8–72 | Variable (16- or 32-bit) | Compare and branch and स्थिति रजिस्टर |
Bi | User-defined instructions | No | No | |
| iAPX 432[15] | 32 | 1981 | 3 | Stack machine | CISC | 0 | Variable (6 to 321 bits) | No | No | ||||
| Itanium (IA-64) |
64 | 2001 | Register–Register | EPIC | 128 | Fixed (128-bit bundles with 5-bit template tag and 3 instructions, each 41-bit long) | स्थिति रजिस्टर | Bi (selectable) |
Intel Virtualization Technology | No | No | ||
| LoongArch | 32, 64 | 2021 | 4 | Register–Register | RISC | 32 (including "zero") | Fixed (32-bit) | Little | No | No | |||
| M32R | 32 | 1997 | 3 | Register–Register | RISC | 16 | Variable (16- or 32-bit) | स्थिति रजिस्टर | Bi | ||||
| m88k | 32 | 1988 | 3 | Register–Register | RISC | Fixed (32-bit) | Big | ||||||
| Mico32 | 32 | ? | 2006 | 3 | Register–Register | RISC | 32[16] | Fixed (32-bit) | Compare and branch | Big | User-defined instructions | Yes[17] | Yes |
| MIPS | 64 (32→64) | 6[18][19] | 1981 | 1–3 | Register–Register | RISC | 4–32 (including "zero") | Fixed (32-bit) | स्थिति रजिस्टर | Bi | MDMX, MIPS-3D | No | No[20][21] |
| MMIX | 64 | ? | 1999 | 3 | Register–Register | RISC | 256 | Fixed (32-bit) | ? | Big | ? | Yes | Yes |
| Nios II | 32 | 2000 | 3 | Register–Register | RISC | 32 | Fixed (32-bit) | स्थिति रजिस्टर | Little | Soft processor that can be instantiated on an Altera FPGA device | No | On Altera/Intel FPGA only | |
| NS320xx | 32 | 1982 | 5 | Memory–Memory | CISC | 8 | Variable Huffman coded, up to 23 bytes long | Condition code | Little | BitBlt instructions | |||
| OpenRISC | 32, 64 | 1.3[22] | 2000 | 3 | Register–Register | RISC | 16 or 32 | Fixed | ? | ? | ? | Yes | Yes |
| PA-RISC (HP/PA) |
64 (32→64) | 2.0 | 1986 | 3 | Register–Register | RISC | 32 | Fixed (32-bit) | Compare and branch | Big → Bi | MAX | No | |
| PDP-8[23] | 12 | 1966 | रजिस्टर-मेमोरी | CISC | 1 accumulator
1 multiplier quotient register |
Fixed (12-bit) | स्थिति रजिस्टर
Test and branch |
EAE (Extended Arithmetic Element) | |||||
| PDP-11 | 16 | 1970 | 2 | Memory–Memory | CISC | 8 (includes program counter and stack pointer, though any register can act as stack pointer) | Variable (16-, 32-, or 48-bit) | Condition code | Little | Floating Point, Commercial Instruction Set |
No | No | |
| POWER, PowerPC, Power आईएसए | 32/64 (32→64) | 3.1[24] | 1990 | 3 (mostly). FMA, LD/ST-Update | Register–Register | RISC | 32 GPR, 8 4-bit Condition Fields, Link Register, Counter Register | Fixed (32-bit), Variable (32- or 64-bit with the 32-bit prefix[24]) | Condition code, Branch-Counter auto-decrement | Bi-endian | AltiVec, APU, VSX, Cell, Floating-point, Matrix Mutiply Assist | Yes | Yes |
| RISC-V | 32, 64, 128 | 20191213[25] | 2010 | 3 | Register–Register | RISC | 32 (including "zero") | Variable | Compare and branch | Little | ? | Yes | Yes |
| RX | 64/32/16 | 2000 | 3 | Memory–Memory | CISC | 4 integer + 4 address | Variable | Compare and branch | Little | No | |||
| S+core | 16/32 | 2005 | RISC | Little | |||||||||
| SPARC | 64 (32→64) | OSA2017[26] | 1985 | 3 | Register–Register | RISC | 32 (including "zero") | Fixed (32-bit) | Condition code | Big → Bi | VIS | Yes | Yes[27] |
| SuperH (SH) | 32 | 1994 | 2 | Register–Register रजिस्टर-मेमोरी |
RISC | 16 | Fixed (16- or 32-bit), Variable | Condition code (single bit) |
Bi | Yes | Yes | ||
| System/360 System/370 z/Architecture |
64 (32→64) | 1964 | 2 (most) 3 (FMA, distinct operand facility) 4 (some vector inst.) |
रजिस्टर-मेमोरी Memory–Memory Register–Register |
CISC | 16 general 16 control (S/370 and later) 16 access (ESA/370 and later) |
Variable (16-, 32-, or 48-bit) | Condition code, compare and branch auto increment, Branch-Counter auto-decrement | Big | No | No | ||
| Transputer | 32 (4→64) | 1987 | 1 | Stack machine | MISC | 3 (as stack) | Variable (8 ~ 120 bytes) | Compare and branch | Little | ||||
| VAX | 32 | 1977 | 6 | Memory–Memory | CISC | 16 | Variable | Condition code, compare and branch | Little | No | |||
| Z80 | 8 | 1976 | 2 | रजिस्टर-मेमोरी | CISC | 17 | Variable (8 to 32 bits) | स्थिति रजिस्टर | Little | ||||
| Archi- tecture |
Bits | Version | Intro- duced |
Max # ऑपरेंड |
Type | Design | Registers (excluding FP/vector) |
Instruction encoding | Branch evaluation | Endian- ness |
Extensions | Open | Royalty free |
यह भी देखें
- सेंट्रल प्रोसेसिंग यूनिट (सीपीयू)
- प्रोसेसर डिजाइन
- सीपीयू माइक्रोआर्किटेक्चर की तुलना
- अनुदेश समुच्चय आर्किटेक्चर
- माइक्रोप्रोसेसर
- बेंचमार्क (कंप्यूटिंग)
टिप्पणियाँ
- ↑ The LEA (all processors) and IMUL-immediate (80186 & later) instructions accept three operands; most other instructions of the base integer ISA accept no more than two operands.
- ↑ partly RISC: load/store architecture and simple addressing modes, partly CISC: three instruction lengths and no single instruction timing
- ↑ Since memory is an array of 60-bit words with no means to access sub-units, big endian vs. little endian makes no sense. The optional CMU unit uses big-endian semantics.
- ↑ Since memory is an array of 12-bit words with no means to access sub-units, big endian vs. little endian makes no sense.
संदर्भ
- ↑ da Cruz, Frank (October 18, 2004). "आईबीएम नौसेना आयुध अनुसंधान कैलकुलेटर". Columbia University Computing History. Retrieved January 28, 2019.
- ↑ "Russian Virtual Computer Museum – Hall of Fame – Nikolay Petrovich Brusentsov".
- ↑ Trogemann, Georg; Nitussov, Alexander Y.; Ernst, Wolfgang (2001). Computing in Russia: the history of computer devices and information technology revealed. Vieweg+Teubner Verlag. pp. 19, 55, 57, 91, 104–107. ISBN 978-3-528-05757-2..
- ↑ "AMD64 Architecture Programmer's Manual Volume 6: 128-Bit and 256-Bit XOP and FMA4 Instructions" (PDF). AMD. November 2009.
- ↑ "Synopsys Introduces New 64-bit ARC Processor IP Delivering up to 3x Performance Increase for High-End Embedded Applications".
- ↑ "ARMv8 Technology Preview" (PDF). Archived from the original (PDF) on 2018-06-10. Retrieved 2011-10-28.
- ↑ "ARM goes 64-bit with new ARMv8 chip architecture". 27 October 2011. Retrieved 26 May 2012.
- ↑ "Hot Chips 30 conference; Fujitsu briefing" (PDF). Toshio Yoshida. Archived from the original (PDF) on 2020-12-05.
- ↑ "AVR32 Architecture Document" (PDF). Atmel. Retrieved 2008-06-15.
- ↑ "Blackfin manual" (PDF). analog.com.
- ↑ "Blackfin Processor Architecture Overview". Analog Devices. Retrieved 2009-05-10.
- ↑ "Blackfin memory architecture". Analog Devices. Archived from the original on 2011-06-16. Retrieved 2009-12-18.
- ↑ 13.0 13.1 13.2 13.3 13.4 "Crusoe Exposed: Transmeta TM5xxx Architecture 2". Real World Technologies.
- ↑ 14.0 14.1 14.2 Alexander Klaiber (January 2000). "The Technology Behind Crusoe Processors" (PDF). Transmeta Corporation. Retrieved December 6, 2013.
- ↑ Intel Corporation (1981). Introduction to the iAPX 432 Architecture (PDF). pp. iii.
- ↑ "LatticeMico32 Architecture". Lattice Semiconductor. Archived from the original on 23 June 2010.
- ↑ "LatticeMico32 Open Source Licensing". Lattice Semiconductor. Archived from the original on 20 June 2010.
- ↑ MIPS64 Architecture for Programmers: Release 6
- ↑ MIPS32 Architecture for Programmers: Release 6
- ↑ MIPS Open
- ↑ "Wave Computing Closes Its MIPS Open Initiative with Immediate Effect, Zero Warning".
- ↑ OpenRISC Architecture Revisions
- ↑ "PDP-8 Users Handbook" (PDF). bitsavers.org. 2019-02-16.
- ↑ 24.0 24.1 "Power ISA Version 3.1". openpowerfoundation.org. 2020-05-01. Retrieved 2021-10-20.
- ↑ "RISC-V ISA Specifications". Retrieved 17 June 2019.
- ↑ Oracle SPARC Processor Documentation
- ↑ SPARC Architecture License
